CN117276183A - 半导体器件及其制作方法 - Google Patents
半导体器件及其制作方法 Download PDFInfo
- Publication number
- CN117276183A CN117276183A CN202311146412.1A CN202311146412A CN117276183A CN 117276183 A CN117276183 A CN 117276183A CN 202311146412 A CN202311146412 A CN 202311146412A CN 117276183 A CN117276183 A CN 117276183A
- Authority
- CN
- China
- Prior art keywords
- insulating layer
- word line
- semiconductor device
- substrate
- shallow trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 238000002955 isolation Methods 0.000 claims abstract description 62
- 230000004888 barrier function Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 11
- 239000011810 insulating material Substances 0.000 description 12
- 239000002131 composite material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000007847 structural defect Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 102100033328 Ankyrin repeat domain-containing protein 42 Human genes 0.000 description 1
- 101000732369 Homo sapiens Ankyrin repeat domain-containing protein 42 Proteins 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
本发明公开了半导体器件及其制作方法包括衬底、多个有源区、多个浅沟槽隔离以及多条字线。有源区设置在衬底中。浅沟槽隔离设置在衬底中。各浅沟槽隔离包括依序堆叠的第一绝缘层及第二绝缘层，第一绝缘层接触有源区。字线相互分隔地设置在衬底内并分别与有源区或浅沟槽隔离重叠。其中，字线包括至少一条第一字线，至少部分的第二绝缘层位在至少一条第一字线的一侧侧壁与第一绝缘层之间。如此，设置在外侧的第一字线得以同时与材质差异大的浅沟渠隔离与有源区交错以改善阶梯高度差的问题，达到较为优化的操作表现。
Description
技术领域
本发明总体上涉及一种半导体器件及其制作方法，更具体地，涉及一种包括有源结构以及浅沟渠隔离的半导体存储器件及其制作方法。
背景技术
随着半导体装置微小化以及集成电路的复杂化，组件的尺寸不断地减小，结构亦不断地变化，因此，维持小尺寸半导体组件的效能为目前业界的主要目标。在半导体制作工艺中，多半是在衬底上定义出多个有源区域作为基础，再于所述有源区域上形成所需组件。一般来说，有源区域为利用光刻及蚀刻等制作工艺在衬底上所形成多个图案，但在尺寸微缩的要求下，有源区域的宽度逐渐缩减，而各个有源区域之间的间距也渐缩小，使得其制作工艺也面临许多限制与挑战，以至于无法满足产品需求。
发明内容
本发明之一目的在于提供一种半导体器件及其制作方法，系在衬底内形成包括复合结构的浅沟渠隔离，使得同样形成在衬底内的埋藏式字线同时与所述浅沟渠隔离的所述复合结构交错，避免所述埋藏式字线产生显着的阶梯高度差。在此设置下，本发明的半导体器件及其制作方法得以改善所述埋藏式字线的结构，避免衍生结构瑕疵，进而提升所述半导体器件的操作表现。
为达上述目的，本发明之一实施例提供一种半导体器件包括衬底、多个有源区、浅沟槽隔离以及多条字线。所述有源区设置在所述衬底中，所述有源区彼此间隔并且沿着第一方向排列。所述浅沟槽隔离设置在所述衬底中，围绕所述有源区。所述浅沟槽隔离包括第一绝缘层及多个第二绝缘层，所述第一绝缘层物理性接触各所述有源区并环绕所述第二绝缘层，各所述第二绝缘层包括在所述第一方向上的两侧边。所述字线设置在所述衬底内，所述字线相互分隔地沿着第二方向延伸并与所述有源区及所述浅沟槽隔离交错，所述第二方向相交且不垂直于所述第一方向。其中，所述字线包括至少一条第一字线，所述至少一条第一字线穿过所述有源区的端部，并暴露出邻近所述端部的所述第二绝缘层的所述侧边。
为达上述目的，本发明之一实施例提供一种半导体器件包括衬底、多个有源区、多个浅沟槽隔离以及多条字线。所述有源区设置在所述衬底中。所述浅沟槽隔离设置在所述衬底中。各所述浅沟槽隔离包括依序堆叠的第一绝缘层及第二绝缘层，所述第一绝缘层物理性接触所述有源区的。所述字线相互分隔地设置在所述衬底内并分别与所述有源区或所述浅沟槽隔离重叠。其中，所述字线包括至少一条第一字线，至少部分的所述第二绝缘层位在所述至少一条第一字线一侧的侧壁与所述第一绝缘层之间。
为达上述目的，本发明之一实施例提供一种半导体器件的制作工艺包括以下步骤。提供衬底，在所述衬底中形成多个有源区。在所述衬底中形成多个浅沟槽隔离，围绕所述有源区。各所述浅沟槽隔离包括依序堆叠的第一绝缘层及第二绝缘层，所述第一绝缘层物理性接触所述有源区。在所述衬底内形成多条字线，所述字线相互分隔地形成在所述衬底内并分别与所述有源区或所述浅沟槽隔离重叠。所述字线包括至少一条第一字线，其中，至少部分的所述第二绝缘层位在所述至少一条第一字线的一侧侧壁与所述第一绝缘层之间。
附图说明
所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1至图2绘示本发明第一实施例中半导体器件的示意图，其中：
图1为本发明的半导体器件的俯视示意图；以及
图2为图1沿切线A-A’及切线B-B’的剖面示意图。
图3为本发明另一实施例中半导体器件的剖面示意图。
图4为本发明再一实施例中半导体器件的剖面示意图。
图5至图6绘示本发明第二实施例中半导体器件的示意图，其中：
图5为本发明的半导体器件的俯视示意图；以及
图6为图5沿切线A-A’的剖面示意图。
图7至图8绘示本发明第三实施例中半导体器件的示意图，其中：
图7为本发明的半导体器件的俯视示意图；以及
图8为图7沿切线A-A’的剖面示意图。
其中，附图标记说明如下：
具体实施方式
请先参照图1至图2，所绘示者为本发明第一实施例中半导体器件100的示意图。由图1所示的俯视图来看，半导体器件100包括衬底110、多个有源区132、浅沟槽隔离(shallowtrench isolation,STI)120以及多条字线(word lines,WLs)140。衬底110例如是硅衬底、含硅衬底(如SiC、SiGe)或绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底等，但不以此为限。各有源区132设置在衬底110中，彼此间隔并且沿着第一方向D1排列，并且，各有源区132在第一方向D1具有长度S1。浅沟槽隔离120同样设置在衬底110中，围绕有源区132。浅沟槽隔离120细部包括第一绝缘层122及多个第二绝缘层124，其中，第一绝缘层122例如包括氧化硅、氮氧化硅等绝缘材料，该第一绝缘层122物理性接触各有源区132在第一方向D1上的两长边132b及其在相反方向的两短边132a，而第二绝缘层124则例如包括氮化硅、碳氮化硅等不同于第一绝缘层122的绝缘材料，分别设置在第一绝缘层122内，使得第一绝缘层122环绕各第二绝缘层124设置。也就是说，浅沟槽隔离120具有复合结构，其中，各第二绝缘层124设置在第一绝缘层122内并且在第一方向D1上具有相对的两侧边124a(即各第二绝缘层124在第一方向D1上与第一绝缘层122的交界边界)，在第二方向D2上则具有相对的两另一侧边124b(即各第二绝缘层124在第二方向D2上与第一绝缘层122的交界边界)。字线140同样设置在衬底110内，各字线140相互分隔地沿着第二方向D2延伸并同时与有源区132及浅沟槽隔离120交错。其中，第二方向D2例如是图1中所示的垂直方向，系与第一方向D1交错但不垂直于第一方向D1。
需特别说明的是，字线140细部包括至少一条第一字线140b，同时穿过多个有源区132在第一方向D1上的端部，同时部分重叠邻近所述端部的各第二绝缘层124，即完全重叠各第二绝缘层124的一个另一侧边124b且部分重叠各第二绝缘层124的两侧边124a，而部分暴露出各第二绝缘层124的两侧边124a，其中，所述端部即为各有源区132邻近短边132a的部分。如此，设置在外侧的第一字线140b得以同时与材质差异大的浅沟渠隔离120(绝缘材料)与有源区132(半导体材料)交错并改善阶梯高度差的问题。具体来说，由于第一字线140b同时物理性接触半导体材料与一种以上的绝缘材料，通过所述复合结构的多种绝缘材料作为材质缓冲，避免第一字线140b在交错浅沟渠隔离120及有源结构130时造成结构高度落差大而衍生的结构瑕疵，进而提升半导体器件100的操作表现。
再如图1所示，半导体器件100还包括多个有源区134及有源边界136，同样设置在衬底110中，并由有源区132、有源区134及有源边界136共同组成半导体器件100的有源结构130。细部来说，有源边界136设置在所有的有源区132及有源区134的外侧，至少包括沿着第二方向D2延伸的一部分，但不以此为限。有源区134则设置在有源区132与有源边界136之间，并分别物理性接触有源边界136。各有源区134同样彼此间隔并且沿着第一方向D1排列，并在第一方向D1延伸而具有大于长度S1或小于长度S1不等的长度。在一实施例中，有源区134及有源区132依序沿着第二方向D2及第一方向D1排列成一特定排列，如图1所示的阵列排列(array arrangement)，使得相邻的有源区132及有源区134在第二方向D2上相互错位，但并不限于此。浅沟槽隔离120则设置在有源区132、有源区134与有源边界136之间，其中，第一绝缘层122物理性接触各有源区132、各有源区134及有源边界136，而各第二绝缘层124则在第一方向D1上设置在相邻的两个有源区132之间，或是在第一方向D1上设置在相邻的有源区132与有源区134之间，并且被第一绝缘层122围绕。在一优选实施例中，浅沟槽隔离(未绘示)例如是整体围绕有源结构130设置，以电性隔绝有源结构130与其他组件，但不以此为限。
此外，字线140还包括多条第二字线140a及至少一条第三字线140c。各第二字线140a同时与有源区132及浅沟槽隔离120交错，并同时穿过多个第二绝缘层124且完全覆盖其两个侧边124a与两个另一侧边124b。而第三字线140c则不与任何有源区132交错，且不穿过任何第二绝缘层124，仅同时与有源区134、部分的有源边界136及浅沟槽隔离120的第一绝缘层122交错。其中，第二字线140a例如是依照相对较小的一间距设置在衬底110上组件积集度相对较高的一区域，如存储区(cell region)，第三字线140c及第一字线140b则例如是依照相对较大的另一间距设置在衬底110上组件积集度相对较低的另一区域，如周边区(periphery region)，但不以此为限。在一实施例中，所述周边区例如设置在所述存储区外侧，例如在图1所示的俯视图中，所述周边区优选设置在所述存储区在第三方向D3上的两相对侧，其中，第三方向D3例如垂直第二方向D2。在此设置下，半导体器件100包括两条第一字线140b及两条第三字线140c，各第一字线140b分别设置在所有的第二字线140a的两相对外侧，而各第三字线140c则分别设置在两条第一字线140b的两相对外侧，如图1所示。
另一方面，由图2所示的剖面图来看，半导体器件100包括衬底110、多个有源区132、多个浅沟槽隔离120以及多条字线140。各有源区132彼此间隔地设置在衬底110中。各浅沟槽隔离120同样设置在衬底110中，细部包括在水平方向(即图1所示的第一方向D1)依序堆叠的第一绝缘层122及第二绝缘层124。其中，第一绝缘层122物理性接触各有源区132并在D1方向上具有相对较大的厚度W1，第二绝缘层124则设置在第一绝缘层122内并具有相对较小的厚度W2，例如约为厚度W1的二分之一至三分之二，但不以此为限。而各字线140则相互分隔地设置在衬底110内，细部包括依序设置的介质层146、金属阻障层148、闸极150以及盖层152。
需特别说明的是，字线140在垂直方向y上分别与各有源区132或各浅沟槽隔离120重叠，其中，各第一字线140b部分重叠有源区134、及浅沟槽隔离120的第一绝缘层122与第二绝缘层124，使得至少部分的第二绝缘层124在所述水平方向上位在各第一字线140b的一侧侧壁142与邻近的浅沟槽隔离120的第一绝缘层122之间，并同时物理性接触各第一字线140b的一侧侧壁142与底面144。也就是说，邻近各第一字线140b的第二绝缘层124一部分重叠各第一字线140b，另一部分则未重叠各第一字线140b，其中，未重叠各第一字线140b的部分分别位在各第一字线140b右侧或左侧，并在所述水平方向上位在两条第一字线140b之间，如图2所示。而各第二字线140a则分别重叠有源区132或浅沟槽隔离120，其中，重叠浅沟槽隔离120的第二字线140a在垂直方向y上位在第二绝缘层124的正上方，并完全重叠下方的第二绝缘层124。藉此，设置在第二字线140a外侧的两条第一字线140b即可同时物理性接触半导体材料(衬底110)与两种不同的绝缘材料(第一绝缘层122及多个第二绝缘层124)，同样得以改善浅沟渠隔离120与有源区结构130交接处容易产生显着的阶梯高度差的问题，避免因结构高度落差大而衍生的结构瑕疵，进而提升半导体器件100的操作表现。
由此，即完成本发明第一实施例的半导体器件100。后续，半导体器件100可继续用于形成其他半导体主动组件，以进一步提升后续形成器件的效能。举例来说，在后续的制作工艺中，可继续在半导体器件100的有源区132上形成晶体管组件(未绘示)，以作为鳍式场效应晶体管(fin field-effect transistor,未绘示)；或者，也可继续在半导体器件100的有源区132内与有源区132上分别形成晶体管组件(未绘示)与存储器组件(未绘示)，以作为动态随机存取存储器(dynamic random access memory,DRAM,未绘示)器件的最小组成单元(memory cell)并接收来自于位线(未绘示)及字线(未绘示)的电压信息。
本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件亦可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在另一实施例中，可依据实际器件需求调整半导体器件100中第一绝缘层122及/或第二绝缘层124的厚度，使得第二绝缘层124在所述水平方向上的厚度W3例如约为第一绝缘层122的厚度W1的三分之一至二分之一，如图3所示，以优化浅沟渠隔离120与有源结构130的交接处可能产生的阶梯高度差，进一步改善半导体器件100的结构瑕疵。
此外，在再一实施例中，还可通过调整半导体器件100中字线240的制作工艺，使得设置在第二字线140a一侧的第一字线240b具有阶梯状底面244，如图4所示。细部来说，第一字线240b在垂直方向y上同样部分重叠有源区134及浅沟槽隔离120(包括第一绝缘层122及第二绝缘层124)，并且，第一字线240b在有源区134及浅沟槽隔离120内的部分相对于衬底110的表面分别具有不同的深度。第一字线240b位在第一绝缘层122内的部分具有深度h1、位在第二绝缘层124内的部分具有深度h2、且位在有源区134内的部分具有深度h3，但不以此为限。如此，至少部分的第二绝缘层124在所述水平方向上同样位在各第一字线240b的一侧侧壁242与邻近的浅沟槽隔离120的第一绝缘层122之间，仍得以改善浅沟渠隔离120与有源区结构130交接处容易产生显着的阶梯高度差的问题，避免衍生的结构瑕疵，进而提升半导体器件100的操作表现。
为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件100并据以实现，以下将进一步针对本发明的半导体器件100的制作方法进行说明。
首先，提供如图1及图2所示的衬底110，在衬底110内形成有源结构130及浅沟槽隔离120。在一实施例中，有源结构130的制作例如是系借助衬底110的图案化制作工艺，例如先在衬底110上形成一掩膜层(未绘示)，所述掩膜层包括可用以定义有源区132、有源区134及有源边界136的多个图案(未绘示)，利用所述掩膜层进行一蚀刻工艺，部分移除衬底110以形成至少一浅沟渠(未绘示)，再依序进行两次沉积工艺，在所述浅沟渠内形成依序堆叠的第一绝缘材料(未绘示，例如包括氧化硅、氮氧化硅等)及第二绝缘材料(未绘示，例如包括氮化硅、碳氮化硅等)，并透过回蚀刻工艺形成浅沟渠隔离120，同时定义出有源区132、有源区134及有源边界136组成有源结构130。在另一实施例中，还可借助自对准双重图案化(self-aligned double patterning,SADP)工艺，或者是自对准反向图案化(self-alignedreverse patterning,SARP)工艺等制作用来定义有源区132、有源区134及有源边界136的所述掩膜层，但并不以此为限。然后，在衬底110内形成相互平行并沿着第二方向D2延伸的多个沟渠(未绘示)，在各所述沟渠内形成覆盖各所述沟渠整体表面的介质层146、覆盖各所述沟渠下半部表面的金属阻挡层148、填满各所述沟渠下半部的闸极150以及填满各所述沟渠上半部的盖层152，而在衬底110内形成多条字线140，包括第一字线140b、第二字线140a及第三字线140c。由此，即完成本发明的半导体器件100的制作。
本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件及其制作方法亦可能有其它态样或可以其他手段达成，并不限于前述。下文将进一步针对本发明的半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请先参照图5至图6，所绘示者为本发明第二实施例中半导体器件102的示意图。本实施例中半导体器件102大体上与前述第一实施例中的半导体器件100相同，相同处将不再赘述。本实施例的半导体器件102与前述第一实施例的半导体器件100的主要差异在于，同时穿过多个有源区132的所述端部的第一字线340b不物理性接触任何第二绝缘层124。
首先，由图5所示的俯视图来看，第一字线340b同时与有源结构130的多个有源区132与多个有源区134、及浅沟渠隔离120的第一绝缘层122交错，而未穿过邻近所述端部的第二绝缘层124，因此，完全暴露出邻近所述端部的各第二绝缘层124的两侧边124a及两另一侧边124b。另一方面，由图6所示的剖面图来看，第一字线340b在垂直方向y上仅同时重叠有源区134及第一绝缘层122，而未重叠第二绝缘层124。也就是说，第一字线340b仅物理性接触半导体材料(衬底110)与一种绝缘材料(浅沟槽隔离120的第一绝缘层122)，而部分的第二绝缘层124在水平方向(即图5所示的第一方向D1)上仍位在第一字线340b的一侧侧壁342与邻近的浅沟槽隔离120的第一绝缘层122之间，但不直接接触第一字线340b的侧壁342与底面344。并且，部分的第一绝缘层122还进一步夹设在第一字线340b的一侧侧壁342与邻近所述端部的第二绝缘层124之间。
由此，即完成本发明第二实施例的半导体器件102。在本实施例中的半导体器件102中，设置在第二字线140a外侧的第一字线340b同样可同时物理性接触半导体材料(衬底110)与绝缘材料(第一绝缘层122)，而改善浅沟渠隔离120与有源区结构130交接处容易产生显着的阶梯高度差的问题，避免衍生的结构瑕疵，进而提升半导体器件102的操作表现。
请先参照图7至图8，所绘示者为本发明第三实施例中半导体器件104的示意图。本实施例中半导体器件104大体上与前述第一实施例中的半导体器件100相同，相同处将不再赘述。本实施例的半导体器件104与前述第一实施例的半导体器件100的主要差异在于，同时穿过多个有源区132的所述端部的第一字线440b切齐第二绝缘层124的一侧。
首先，由图7所示的俯视图来看，第一字线440b同时与有源结构130的多个有源区132与多个有源区134、及浅沟渠隔离120的第一绝缘层122交错，而并未穿过邻近所述端部的第二绝缘层124，因此，完全暴露出邻近所述端部的各第二绝缘层124的两侧边124a。需特别说明的是，第一字线440b的一侧恰好切齐邻近所述端部的各第二绝缘层124在第二方向D2上的另一侧边124b。另一方面，由图8所示的剖面图来看，第一字线440b在垂直方向y上仅同时重叠有源区134及第一绝缘层122，而未重叠第二绝缘层124。其中，第一字线440b的侧壁442重叠邻近的第二绝缘层124的侧壁。也就是说，部分的第二绝缘层124在水平方向(即图7所示的第一方向D1)上仍位在第一字线440b的一侧侧壁442与邻近的第一绝缘层122之间，并物理性接触第一字线440b的侧壁442而不接触第一字线440b的底面444。
由此，即完成本发明第三实施例的半导体器件104。在本实施例中的半导体器件104中，设置在第二字线140a外侧的第一字线440b同样可同时物理性接触半导体材料(衬底110)与多种绝缘材料(第一绝缘层122及第二绝缘层124)，而改善浅沟渠隔离120与有源区结构130交接处容易产生显着的阶梯高度差的问题，避免衍生的结构瑕疵，进而提升半导体器件104的操作表现。
整体来说，依据本发明的半导体器件及其制作方法在衬底内设置包括复合结构的浅沟渠隔离，使得同样形成在衬底内的埋藏式字线同时与所述浅沟渠隔离的所述复合结构交错，通过所述复合结构的多种绝缘材料作为材质缓冲，避免所述埋藏式字线产生显着的阶梯高度差。在此设置下，本发明的半导体器件及其制作方法得以改善所述埋藏式字线的结构，避免衍生结构瑕疵，进而提升半导体器件的操作表现。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体器件，其特征在于包括：
衬底；
多个有源区，设置在所述衬底中，所述有源区彼此间隔并且沿着第一方向排列；
浅沟槽隔离，设置在所述衬底中，围绕所述有源区，所述浅沟槽隔离包括第一绝缘层及多个第二绝缘层，所述第一绝缘层物理性接触各所述有源区并环绕所述第二绝缘层，各所述第二绝缘层包括在所述第一方向上的两侧边；以及
多条字线，设置在所述衬底内，所述字线相互分隔地沿着第二方向延伸并与所述有源区及所述浅沟槽隔离交错，所述第二方向相交且不垂直于所述第一方向，其中，所述字线包括至少一条第一字线，所述至少一条第一字线穿过所述有源区的端部，并部分暴露出邻近所述端部的所述第二绝缘层的所述侧边。
2.根据权利要求1所述的半导体器件，其特征在于，所述至少一条第一字线完全暴露出邻近所述端部的所述第二绝缘层的两个所述侧边。
3.根据权利要求2所述的半导体器件，其特征在于，所述至少一条第一字线切齐邻近所述端部的所述第二绝缘层在所述第二方向上的另一侧边。
4.根据权利要求2所述的半导体器件，其特征在于，所述至少一条第一字线完全暴露出邻近所述端部的所述第二绝缘层在所述第二方向上的另一侧边。
5.根据权利要求1所述的半导体器件，其特征在于，所述字线还包括多条第二字线，各所述第二字线完全重叠所述第二绝缘层的两个所述侧边。
6.根据权利要求1所述的半导体器件，其特征在于，还包括：
有源边界，设置在所述衬底中，设置在所有的所述有源区外侧；以及
所述字线还包括部分重叠所述有源边界的第三字线。
7.根据权利要求6所述的半导体器件，其特征在于，所述第三字线不重叠任何的所述第二绝缘层。
8.一种半导体器件，其特征在于包括：
衬底；
多个有源区，设置在所述衬底中；
多个浅沟槽隔离，设置在所述衬底中，各所述浅沟槽隔离包括依序堆叠的第一绝缘层及第二绝缘层，所述第一绝缘层物理性接触所述有源区；以及
多条字线，相互分隔地设置在所述衬底内并分别与所述有源区或所述浅沟槽隔离重叠，其中，所述字线包括至少一条第一字线，至少部分的所述第二绝缘层位在所述至少一条第一字线一侧的侧壁与所述第一绝缘层之间。
9.根据权利要求8所述的半导体器件，其特征在于，所述至少一条第一字线部分重叠所述第二绝缘层及所述第一绝缘层。
10.根据权利要求9所述的半导体器件，其特征在于，所述第二绝缘层物理性接触所述至少一条第一字线的所述侧壁与底面。
11.根据权利要求9所述的半导体器件，其特征在于，所述至少一条第一字线具有阶梯状底面。
12.根据权利要求9所述的半导体器件，其特征在于，所述至少一条第一字线重叠所述第二绝缘层的部分与所述至少一条第一字线重叠所述第一绝缘层的部分相对于所述衬底的表面具有不同的深度。
13.根据权利要求8所述的半导体器件，其特征在于，所述至少一条第一字线仅重叠所述第一绝缘层及所述有源区。
14.根据权利要求13所述的半导体器件，其特征在于，所述第二绝缘层的侧壁重叠所述至少一条第一字线的所述侧壁。
15.根据权利要求13所述的半导体器件，其特征在于，部分的所述第一绝缘层夹设在所述第二绝缘层及所述至少一条第一字线的所述侧壁之间。
16.根据权利要求13所述的半导体器件，其特征在于，所述至少一条第一字线重叠所述第一绝缘层的部分与所述至少一条第一字线重叠所述有源区的部分相对于所述衬底的表面具有不同的深度。
17.根据权利要求8所述的半导体器件，其特征在于，所述字线140还包括多条第二字线，各所述第二字线在垂直方向上完全重叠所述第二绝缘层。
18.根据权利要求17所述的半导体器件，其特征在于，所述字线还包括两条所述第一字线，分别设置在所有的所述第二字线的两相对侧，所述第二绝缘层未重叠于所述字线的部分在水平方向上位在所述两条第一字线之间。
19.根据权利要求17所述的半导体器件，其特征在于，各所述字线包括依序堆叠的介质层、金属阻障层、闸极层及盖层。
20.一种半导体器件的制作工艺，其特征在于包括：
提供衬底；
在所述衬底中形成多个有源区；
在所述衬底中形成多个浅沟槽隔离，各所述浅沟槽隔离包括依序堆叠的第一绝缘层及第二绝缘层，所述第一绝缘层物理性接触所述有源区的侧壁；以及
在所述衬底内形成多条字线，所述字线相互分隔地形成在所述衬底内并分别与所述有源区或所述浅沟槽隔离重叠，其中，所述字线包括至少一条第一字线，至少部分的所述第二绝缘层位在所述至少一条第一字线一侧的侧壁与所述第一绝缘层之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311146412.1A CN117276183A (zh) | 2023-09-06 | 2023-09-06 | 半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311146412.1A CN117276183A (zh) | 2023-09-06 | 2023-09-06 | 半导体器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117276183A true CN117276183A (zh) | 2023-12-22 |
Family
ID=89207300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311146412.1A Pending CN117276183A (zh) | 2023-09-06 | 2023-09-06 | 半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117276183A (zh) |
-
2023
- 2023-09-06 CN CN202311146412.1A patent/CN117276183A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5520185B2 (ja) | 半導体装置及びその製作方法 | |
| US20210035613A1 (en) | Semiconductor device | |
| CN112086455B (zh) | 半导体器件及其制造方法 | |
| TWI462275B (zh) | 記憶體結構 | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| US20230282248A1 (en) | Semiconductor device and method of fabricating the same | |
| KR20170001529A (ko) | 반도체 장치의 제조 방법 | |
| US11765905B2 (en) | Semiconductor memory device | |
| KR20190122464A (ko) | 집적회로 소자 | |
| KR101959388B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN113241346B (zh) | 半导体器件及其形成方法 | |
| US11910595B2 (en) | Semiconductor memory device | |
| CN117276183A (zh) | 半导体器件及其制作方法 | |
| CN220629948U (zh) | 一种半导体存储器件 | |
| US20230163201A1 (en) | Semiconductor device and method of fabricating the same | |
| CN216435904U (zh) | 半导体装置 | |
| US20240064960A1 (en) | Semiconductor memory device and method of fabricating the same | |
| CN219499930U (zh) | 半导体器件 | |
| CN218998733U (zh) | 半导体存储装置 | |
| US20240306379A1 (en) | Semiconductor device | |
| US11784184B2 (en) | Semiconductor memory device | |
| US20240306373A1 (en) | Semiconductor device and method of fabricating the same | |
| US20240179914A1 (en) | Semiconductor device | |
| US20240357797A1 (en) | Semiconductor device and method of fabricating the same | |
| TWI853854B (zh) | 半導體裝置及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |