JP2023057624A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能の低下を抑制すると共に、半導体装置の信頼性を確保できる技術を提供する。【解決手段】半導体装置は、複数のユニットセルＵＣを含む。複数のユニットセルＵＣの各々は、一対のコラム領域ＰＣと、Ｘ方向において一対のコラム領域ＰＣの間に形成された一対のトレンチＴＲと、一対のトレンチＴＲ内に、それぞれゲート絶縁膜（ＧＦ）を介して形成された一対のゲート電極ＧＥとを備える。Ｘ方向において隣接する２つのユニットセルＵＣは、一対のコラム領域ＰＣのうち一方のコラム領域ＰＣを共通化して折り返すように配置されている。ここで、Ｘ方向において、隣接する２つのユニットセルＵＣの各トレンチＴＲのうち、一方のコラム領域ＰＣを介して隣接する２つのトレンチＴＲの間の距離は、１つのユニットセルＵＣの一対のトレンチＴＲの間の距離と異なっている。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、ボディ領域の下方にコラム領域を備えた半導体装置およびその製造方法に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子において、耐圧を向上させるための構造として、スーパージャンクション構造（ＳＪ構造）と称されるＰＮ接合の構造がある。ｎ型のＭＯＳＦＥＴの場合、ｎ型のドリフト領域内にｐ型のコラム領域を２次元的に配置することで、ｐ型のコラム領域の周囲を空乏化させ、耐圧を向上させることができる。
例えば、特許文献１では、１つのユニットセルに一対のトレンチゲートが備えられたマルチトレンチＳＪ構造が提案されている。このマルチトレンチＳＪ構造では、複数のコラム領域が、同一ピッチで各ユニットセルの境界に形成されている。また、複数のトレンチゲートも、同一ピッチで各ユニットセル内に形成されている。特許文献１では、一対のトレンチゲートの間にコラム領域を設けないことで、製造ばらつきの増加を抑制しながら、規格化オン抵抗（Ｒｓｐ）の低減を図っている。
特開２０２１－７１２９号公報
特許文献１で更なる微細化の促進を図ろうと考えた場合、既存の構造のままユニットセルの寸法を縮小することになる。しかし、単純に各寸法を縮小すると、製造ばらつきなどが更に顕著になるので、各種のイオン注入の影響によって、半導体装置の性能の低下および半導体装置の信頼性の低下が引き起こされるという恐れがある。
本願の主な目的は、これらの問題を抑制することであり、半導体装置の性能の低下を抑制すると共に、半導体装置の信頼性を確保できる技術を提供することにある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、複数のユニットセルを含む。前記複数のユニットセルの各々は、第１導電型の半導体層からなるドリフト領域を有する半導体基板と、前記ドリフト領域の表面に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、前記ボディ領域の表面に形成された前記第１導電型のソース領域と、前記ボディ領域の下方に位置するように、前記ドリフト領域中に形成され、且つ、平面視における第１方向において互いに離れて隣接する前記第２導電型の一対のコラム領域と、それらの底部が前記ボディ領域よりも深い位置に達するように、前記ドリフト領域中に形成され、且つ、前記第１方向において前記一対のコラム領域の間に形成された一対のトレンチと、前記一対のトレンチ内に、それぞれゲート絶縁膜を介して形成された一対のゲート電極と、を備える。ここで、前記第１方向において隣接する２つの前記ユニットセルは、前記一対のコラム領域のうち一方のコラム領域を共通化して折り返すように配置され、前記第１方向において、隣接する２つの前記ユニットセルの各トレンチのうち、前記一方のコラム領域を介して隣接する２つの前記トレンチの間の距離は、１つの前記ユニットセルの前記一対のトレンチの間の距離と異なっている。
一実施の形態である複数のユニットセルを含む半導体装置の製造方法は、（ａ）第１導電型の半導体層からなるドリフト領域を有する半導体基板を用意する工程、（ｂ）前記ドリフト領域中に、一対のトレンチを形成する工程、（ｃ）平面視における第１方向において互いに離れて隣接するように、前記ドリフト領域中に、前記第1導電型と反対の第２導電型の一対のコラム領域を形成する工程、（ｄ）前記一対のトレンチ内に、それぞれゲート絶縁膜を介して一対のゲート電極を形成する工程、（ｅ）前記ドリフト領域の表面に、前記第２導電型のボディ領域を形成する工程、（ｆ）前記ボディ領域の表面に、前記第１導電型のソース領域を形成する工程、を備える。ここで、前記一対のトレンチは、前記第１方向において前記一対のコラム領域の間に形成され、前記一対のトレンチの各々の底部は、前記ボディ領域よりも深い位置に達し、前記複数のユニットセルの各々は、前記半導体基板、前記ドリフト領域、前記一対のトレンチ、前記一対のコラム領域、前記ゲート絶縁膜、前記一対のゲート電極、前記ボディ領域および前記ソース領域を備え、前記第１方向において隣接する２つの前記ユニットセルは、前記一対のコラム領域のうち一方のコラム領域を共通化して折り返すように配置され、前記第１方向において、隣接する２つの前記ユニットセルの各トレンチのうち、前記一方のコラム領域を介して隣接する２つの前記トレンチの間の距離は、１つの前記ユニットセルの前記一対のトレンチの間の距離と異なっている。
一実施の形態によれば、半導体装置の性能の低下を抑制すると共に、半導体装置の信頼性を確保できる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す要部平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 実施の形態２における半導体装置を示す要部平面図である。 実施の形態２における半導体装置を示す断面図である。 検討例における半導体装置を示す要部平面図である。 検討例における半導体装置を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
（実施の形態１）
図１は、半導体装置１００である半導体チップの平面図である。図１に示されるように、半導体装置１００の大部分はソース配線ＳＷで覆われており、ソース配線ＳＷの外周には、ゲート配線ＧＷが形成されている。ここでは図示していないが、ソース配線ＳＷおよびゲート配線ＧＷは、保護膜ＰＩＱで覆われている。保護膜ＰＩＱの一部には開口部が設けられ、その開口部で露出しているソース配線ＳＷおよびゲート配線ＧＷが、ソースパッドおよびゲートパッドとなる。ソースパッド上およびゲートパッド上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体装置１００が、他チップまたは配線基板などと電気的に接続される。なお、図１に示されるセル領域１Ａは、パワーＭＯＳＦＥＴなどのような主要なトランジスタが形成される領域である。
＜本願発明者らによる検討事項＞
以下に図１４および図１５を用いて、本願発明者らが検討を行った検討例の半導体装置と、その問題点とについて説明する。図１４は、図１に示されるセル領域１Ａを拡大した要部平面図であり、図１５は、図１４に示されるＢ－Ｂ線に沿った断面図である。
図１４に示されるように、検討例の半導体装置は、セル領域１Ａに複数のユニットセルＵＣを含んでいる。また、各ユニットセルＵＣは、一対のトレンチＴＲおよび一対のゲート電極ＧＥが備えられたマルチトレンチＳＪ構造を成す。
図１５に示されるように、ユニットセルＵＣは、ｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢと、ドリフト領域ＮＶの表面に形成されたｐ型のボディ領域ＰＢと、ボディ領域ＰＢの表面に形成されたｎ型のソース領域と、ボディ領域ＰＢの下方に位置するように、ドリフト領域ＮＶ中に形成された一対のｐ型のコラム領域ＰＣと、ドリフト領域ＮＶ中に形成された一対のトレンチＴＲと、一対のトレンチＴＲ内に、それぞれゲート絶縁膜ＧＦを介して形成された一対のゲート電極ＧＥとを備えている。また、半導体基板ＳＵＢの裏面には、ｎ型のドレイン領域ＮＤおよびドレイン電極ＤＥが形成されている。
また、ユニットセルＵＣにおいて、半導体基板ＳＵＢ上には層間絶縁膜ＩＬが形成され、層間絶縁膜ＩＬ中には、一対の孔ＣＨ１と、孔ＣＨ３とが形成されている。層間絶縁膜ＩＬ上には、一対の孔ＣＨ１内および孔ＣＨ３内を埋め込むように、ソース配線ＳＷが形成されている。また、一対の孔ＣＨ１および孔ＣＨ３の各々の底部において、ボディ領域ＰＢ内には、ボディ領域ＰＢよりも高い不純物濃度を有する高濃度領域ＰＲが形成されている。
このようなマルチトレンチＳＪ構造では、複数のｐ型のコラム領域ＰＣが、Ｘ方向において、同一ピッチ（距離Ｌ１）で各ユニットセルＵＣの境界に形成されている。また、Ｘ方向において隣接する各トレンチＴＲのピッチは、同じ距離Ｌ２になっている。また、Ｘ方向において、孔ＣＨ１の幅および孔ＣＨ３の幅は、同じ幅Ｌ３になっている。
また、トレンチＴＲと孔ＣＨ１との間の距離は、トレンチＴＲと孔ＣＨ３との間の距離と同じであり、距離Ｌ４になっている。ただし、距離Ｌ４は設計時の数値であって、孔ＣＨ１および孔ＣＨ３の形成時には、マスクの合わせずれによって、孔ＣＨ１および孔ＣＨ３の各々の位置が、Ｘ方向にずれる場合がある。そのような場合を考慮して、本願の距離Ｌ４は、以下のようにも定義できる。距離Ｌ４は、１つのユニットセルＵＣ内において、一対のトレンチＴＲの一方と孔ＣＨ３との間の距離と、一対のトレンチＴＲの他方と孔ＣＨ３との間の距離との平均値である。また、距離Ｌ４は、Ｘ方向で隣接する２つのユニットセルＵＣにおいて、一方のユニットセルＵＣのトレンチＴＲと孔ＣＨ１との間の距離と、他方のユニットセルＵＣのトレンチＴＲと孔ＣＨ１との間の距離との平均値である。
なお、上述の特許文献１と同様に、規格化オン抵抗（Ｒｓｐ）の低減を図るために、一対のトレンチＴＲの間には、コラム領域ＰＣが設けられていない。
ここで、本願発明者らの検討によれば、半導体装置の微細化を促進するために、単純に各寸法を縮小すると、高濃度領域ＰＲがトレンチＴＲに近くなり、閾値電圧の増加が発生するという問題があることが判った。また、コラム領域ＰＣを形成するためのイオン注入によって、トレンチＴＲの角部付近（ゲート絶縁膜ＧＦが形成される領域）にダメージが発生する恐れがあることも判った。すなわち、微細化の促進を図ろうとすると、半導体装置の性能が低下すると共に、半導体装置の信頼性が低下する恐れがあることが判った。
＜実施の形態１における半導体装置の構造＞
本願発明者らは、上述の検討例が抱える問題点を考慮して、実施の形態１における半導体装置１００を考案した。以下に図２および図３を用いて、実施の形態１における半導体装置１００について説明する。図２は、図１に示されるセル領域１Ａを拡大した要部平面図であり、図３は、図２に示されるＡ－Ａ線に沿った断面図である。
図２に示されるように、実施の形態１の半導体装置１００は、検討例と同様に、セル領域１Ａに複数のユニットセルＵＣを含み、各ユニットセルＵＣは、マルチトレンチＳＪ構造を成す。
図３は、半導体装置１００のうち１つのユニットセルＵＣの断面構造を示している。半導体基板ＳＵＢは、例えばｎ型のシリコンからなり、ｎ型の半導体層からなるドリフト領域ＮＶを有している。ドリフト領域ＮＶの表面には、ｐ型のボディ領域が形成されている。ボディ領域ＰＢの表面には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
ドリフト領域ＮＶ中には、ボディ領域ＰＢの下方に位置するように、一対のコラム領域ＰＣが形成されている。一対のコラム領域ＰＣは、Ｙ方向に延在し、Ｘ方向において互いに離れて隣接し、Ｚ方向においてボディ領域ＰＢから物理的に離間している。なお、一対のコラム領域ＰＣは、ボディ領域ＰＢよりも高い不純物濃度を有している。
ドリフト領域ＮＶ中には、それらの底部がボディ領域ＰＢよりも深い位置に達するように、一対のトレンチＴＲが形成されている。一対のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向において一対のコラム領域ＰＣの間に形成されている。一対のトレンチＴＲ内には、それぞれゲート絶縁膜ＧＦを介して一対のゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、ゲート電極ＧＥは、例えばｎ型の多結晶シリコン膜である。
また、半導体基板ＳＵＢの裏面には、ｎ型のドレイン領域ＮＤおよびドレイン電極ＤＥが形成されている。ｎ型のドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。
半導体基板ＳＵＢ上には、一対のゲート電極ＧＥを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬ中には、一対の孔ＣＨ１と、孔ＣＨ２とが形成されている。一対の孔ＣＨ１および孔ＣＨ２は、それらの底部がボディ領域ＰＢ内に位置するように、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通している。一対の孔ＣＨ１は、平面視において一対のコラム領域ＰＣに重なる位置に設けられ、Ｙ方向に延在している。孔ＣＨ２は、Ｘ方向において一対のゲート電極ＧＥの間に形成され、Ｙ方向において互いに離れて隣接するように、層間絶縁膜ＩＬ中に複数形成されている。また、一対の孔ＣＨ１および孔ＣＨ２の各々の底部において、ボディ領域ＰＢ内には、ボディ領域ＰＢよりも高い不純物濃度を有する高濃度領域ＰＲが形成されている。
層間絶縁膜ＩＬ上には、一対の孔ＣＨ１内および孔ＣＨ２内を埋め込むように、ソース配線ＳＷが形成されている。ソース配線ＳＷは、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度領域ＰＲに電気的に接続され、これらにソース電位を供給する。ソース配線ＳＷ上には、例えばポリイミド膜のような保護膜ＰＩＱが形成されている。なお、ここでは図示はしないが、層間絶縁膜ＩＬ上には、ゲート電極ＧＥに電気的に接続されたゲート配線ＧＷも形成されている。また、ソース配線ＳＷおよびゲート配線ＧＷは、例えば、窒化チタン膜のようなバリアメタル膜と、アルミニウム膜のような主導電性膜とからなる。
半導体装置１００は、例えば、ＤＣ／ＤＣコンバータに含まれるハイサイド用のＭＯＳＦＥＴおよびローサイド用のＭＯＳＦＥＴに適用できる。また、ＤＣ／ＤＣコンバータをモータ駆動回路として使用する場合、ゲート電極ＧＥをソース配線ＳＷに短絡させることで、ローサイド用のＭＯＳＦＥＴをダイオードとして用いることがある。ここで、モータ（インダクタンス）から発生する起電力によって、上記ダイオード用のＭＯＳＦＥＴのソースとドレインとの間に電圧Ｖｄｓが印加され、出力容量が変化し、逆回復電流が発生する。出力容量の電圧Ｖｄｓの依存性が高いと、逆回復電流が急激に発生し、これがノイズとして現れる。このノイズを低減するために、スナバ回路（ＭＩＭ容量）などを搭載する方法も考えられるが、スナバ回路を設けると、ＭＯＳＦＥＴの高速動作が制限されるという課題がある。
ここで、実施の形態１のコラム領域ＰＣは、ボディ領域ＰＢから物理的に離間している。それ故、一対のコラム領域ＰＣにはソース電位が印加されず、一対のコラム領域ＰＣはフローティング構造となっている。フローティング構造の場合、熱平衡状態時（電圧Ｖｄｓ＝０Ｖ）に、コラム領域ＰＣおよびボディ領域ＰＢから生じる空乏層が分離している。従って、コラム領域ＰＣがボディ領域ＰＢと物理的に繋がっている場合と比較して、正バイアス時（電圧Ｖｄｓ＞０Ｖ）に出力容量の急激な変化を緩和することができる。よって、スナバ回路を搭載しなくても、ノイズを低減することができる。
＜実施の形態１の主な特徴＞
以下に、上述の検討例（図１４および図１５）と比較しながら、実施の形態１（図２および図３）の主な特徴について説明する。
実施の形態１でも検討例と同様に、複数のｐ型のコラム領域ＰＣが、Ｘ方向において、同一ピッチ（距離Ｌ１）で各ユニットセルＵＣの境界に形成されている。すなわち、Ｘ方向において隣接する２つのユニットセルＵＣは、一対のコラム領域ＰＣのうち一方のコラム領域ＰＣを共通化して折り返すように配置されている。
検討例では、Ｘ方向において隣接する各トレンチＴＲのピッチは、同じ距離Ｌ２になっていた。これに対して、実施の形態１では、１つのユニットセルＵＣの一対のトレンチＴＲのピッチ（距離Ｌ５ｂ）は、異なるユニットセルＵＣの各トレンチＴＲのピッチ（距離Ｌ６ｂ）と異なり、距離Ｌ６ｂよりも小さくなっている。すなわち、１つのユニットセルＵＣの一対のトレンチＴＲの間の距離Ｌ５ａと、異なるユニットセルＵＣの各トレンチＴＲの間の距離Ｌ６ａとが、異なっている。言い換えれば、Ｘ方向において、隣接する２つのユニットセルＵＣの各トレンチのうち、一方のコラム領域ＰＣを介して隣接する２つのトレンチＴＲの間の距離Ｌ６ａは、１つのユニットセルＵＣの一対のトレンチＴＲの間の距離Ｌ５ａと異なっており、距離Ｌ５ａよりも大きい。
検討例では、コラム領域ＰＣのイオン注入によるトレンチＴＲの角部付近にダメージが発生するという問題、および、高濃度領域ＰＲがトレンチＴＲに近くなることによって、閾値電圧の増加が発生するという問題があった。これに対して実施の形態１では、各トレンチＴＲが、コラム領域ＰＣから遠ざかり、コラム領域ＰＣの上方に位置する高濃度領域ＰＲからも遠ざかる。従って、上述の問題を抑制できる。
なお、上記特徴は、言い換えれば、トレンチＴＲと孔ＣＨ１との間の距離Ｌ８を、検討例の距離Ｌ４よりも大きくするという事である。従って、実施の形態１では、Ｘ方向において、トレンチＴＲと孔ＣＨ１との間の距離Ｌ８が、トレンチＴＲと孔ＣＨ２との間の距離Ｌ９よりも大きい。すなわち、Ｘ方向において、一対のトレンチＴＲのうち一方のコラム領域ＰＣの近くに位置する一方のトレンチＴＲと、一対の孔ＣＨ１のうち一方のコラム領域ＰＣに平面視において重なる一方の孔ＣＨ１との間の距離Ｌ８は、一方のトレンチＴＲと孔ＣＨ２との間の距離Ｌ９もよりも大きくなっている。
なお、後述するように、高濃度領域ＰＲは、一対の孔ＣＨ１および孔ＣＨ２を形成した後、これらの底部に位置するボディ領域ＰＢに対してイオン注入を行うことで形成される。従って、トレンチＴＲと孔ＣＨ１との間の距離が近づく、または、トレンチＴＲと孔ＣＨ２との間の距離が近づくという事は、高濃度領域ＰＲがトレンチＴＲに近くなり、閾値電圧の増加が起こり易くなるという事を意味する。
ところで距離Ｌ８を上述のように設定したことで、一方のトレンチＴＲと孔ＣＨ２との間の距離Ｌ９が、検討例の距離Ｌ４よりも小さくなっている。そうすると、孔ＣＨ２側では、高濃度領域ＰＲがトレンチＴＲに近くなることによって、閾値電圧の増加が発生する恐れがある。
そこで実施の形態１では、孔ＣＨ２を、孔ＣＨ１のようにストライプ状にせず、複数のドット状パターンとしている。すなわち、複数の孔ＣＨ２は、Ｙ方向において互いに離れて隣接するように形成されている。このような複数の孔ＣＨ２を設けることで、孔ＣＨ２側では、高濃度領域ＰＲがトレンチＴＲに対向する面積を３次元的に減らすことができる。従って、孔ＣＨ２側においても閾値電圧の増加を抑制できる。
更に、検討例では、Ｘ方向において、一対の孔ＣＨ１の幅および孔ＣＨ３の幅は、同じ幅Ｌ３になっていたが、実施の形態１では、Ｘ方向において、孔ＣＨ２の幅Ｌ７は、一対の孔ＣＨ１の各々の幅Ｌ３よりも小さい。具体的には、孔ＣＨ２の幅は、半導体装置１００を製造する上での最小加工寸法になっている。従って、トレンチＴＲを高濃度領域ＰＲから出来る限り遠ざけることができるので、閾値電圧の増加を更に抑制できる。
一方で、孔ＣＨ１については、検討例と同様にストライプ状であり、孔ＣＨ１の幅が幅Ｌ３になっている。
半導体装置１００では、大電流を流している際に強制的にターンオフさせる動作（ＵＩＳ動作）が行われるが、その際に、アバランシェ降伏が起き、電子－正孔対が発生する。ここで、電子はドレイン電極ＤＥ側へ排出されるが、正孔については、孔ＣＨ１および孔ＣＨ２を介してソース配線ＳＷ側へ効率的に排出させる必要がある。アバランシェ降伏は主にコラム領域ＰＣの近傍で起きるので、孔ＣＨ２側よりも孔ＣＨ１側で正孔の排出経路を確保することが効率的である。従って、孔ＣＨ１をＹ方向に延在させてストライプ状とし、孔ＣＨ１の幅を、孔ＣＨ２の幅Ｌ７よりも大きな幅Ｌ３とすることで、正孔の効率的な排出を行うことができる。
このように、実施の形態１では、各ユニットセルＵＣのピッチ（距離Ｌ１）が検討例と同等でありながら、検討例で発生していた各種の問題を抑制できる。従って、半導体装置１００の性能を向上できると共に、半導体装置１００の信頼性を向上できる。また、検討例の問題は、微細化を促進するに連れて顕著になるものであるので、実施の形態１で開示された技術は、微細化を促進するためにも有効なものである。
＜半導体装置の製造方法＞
以下に図４～図１１を用いて、実施の形態１における半導体装置１００の製造方法について説明する。図４～図１１は、図３と同様に図２のＡ－Ａ線に沿った断面図であり、１つのユニットセルＵＣを製造する工程を示している。
まず、図４に示されるように、ｎ型の半導体層からなるドリフト領域ＮＶを有する半導体基板ＳＵＢを用意する。ドリフト領域ＮＶは、例えばｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながらシリコン層を成長させることで形成できる。
図５に示されるように、ドリフト領域ＮＶ中に、一対のトレンチＴＲを形成する。まず、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。次に、絶縁膜ＩＦ１上に、フォトリソグラフィ法によって、開口部を有するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして上記開口部から露出している絶縁膜ＩＦ１およびドリフト領域ＮＶに対してドライエッチング処理を行うことで、ドリフト領域ＮＶ中に一対のトレンチＴＲを形成する。その後、アッシング処理によってレジストパターンＲＰ１を除去し、例えばフッ酸を用いたウェットエッチング処理によって絶縁膜ＩＦ１を除去する。
図６に示されるように、ドリフト領域ＮＶ中に、ｐ型の一対のコラム領域ＰＣを形成する。まず、一対のトレンチＴＲ内を埋め込むように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。次に、例えばＣＭＰ法またはドライエッチング処理によって、一対のトレンチＴＲの外部に位置する絶縁膜ＩＦ２を除去する。
次に、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、絶縁膜ＩＦ３、絶縁膜ＩＦ４および絶縁膜ＩＦ５を順番に形成する。絶縁膜ＩＦ３および絶縁膜ＩＦ５は、例えば酸化シリコン膜であり、絶縁膜ＩＦ４は、例えば窒化シリコン膜である。なお、絶縁膜ＩＦ５の厚さは、次工程のイオン注入が半導体基板ＳＵＢに到達しないような厚さに調整され、絶縁膜ＩＦ３および絶縁膜ＩＦ４の各々の厚さよりも厚くなっている。
次に、フォトリソグラフィ法およびドライエッチング処理を用いて、絶縁膜ＩＦ５を選択的にパターニングすることで、絶縁膜ＩＦ５に、絶縁膜ＩＦ４に達する開口部を形成する。次に、絶縁膜ＩＦ５をマスクとし、絶縁膜ＩＦ３および絶縁膜ＩＦ４を半導体基板ＳＵＢの表面を保護するための保護膜として、例えばホウ素（Ｂ）などをイオン注入する。これにより、絶縁膜ＩＦ５の開口部の下方に位置するドリフト領域ＮＶ中に、ｐ型の一対のコラム領域ＰＣが形成される。
図７に示されるように、ウェットエッチング処理によって、絶縁膜ＩＦ５、絶縁膜ＩＦ４、絶縁膜ＩＦ３および絶縁膜ＩＦ２を順次除去する。まず、例えばフッ酸を用いたウェットエッチング処理によって絶縁膜ＩＦ５を除去する。次に、例えばリン酸を用いたウェットエッチング処理によって絶縁膜ＩＦ４を除去する。次に、例えばフッ酸を用いたウェットエッチング処理によって絶縁膜ＩＦ３および絶縁膜ＩＦ２を除去する。これにより、トレンチＴＲ内を含む半導体基板ＳＵＢの表面が露出する。
図８に示されるように、一対のトレンチＴＲ内に、それぞれゲート絶縁膜ＧＦを介して一対のゲート電極ＧＥを形成する。まず、一対のトレンチＴＲ内を含む半導体基板ＳＵＢ上に、例えば熱酸化法によって、酸化シリコン膜からなるゲート絶縁膜ＧＦを形成する。次に、ゲート絶縁膜ＧＦを介して一対のトレンチＴＲ内を埋め込むように、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えばｎ型の不純物が導入された多結晶シリコン膜を形成する。次に、例えばＣＭＰ法またはドライエッチング処理によって、一対のトレンチＴＲの外部に位置する多結晶シリコン膜を除去する。
図９に示されるように、ドリフト領域ＮＶの表面にｐ型のボディ領域ＰＢを形成し、ボディ領域ＰＢの表面にｎ型のソース領域ＮＳを形成する。まず、フォトリソグラフィ法およびイオン注入法によって、ドリフト領域ＮＶの表面にホウ素（Ｂ）などを導入することで、ｐ型のボディ領域ＰＢを形成する。次に、フォトリソグラフィ法およびイオン注入法によって、ボディ領域ＰＢの表面に砒素（Ａｓ）などを導入することで、ｎ型のソース領域ＮＳを形成する。
図１０に示されるように、半導体基板ＳＵＢ上に層間絶縁膜ＩＬを形成し、層間絶縁膜ＩＬ中に一対の孔ＣＨ１および孔ＣＨ２を形成し、ボディ領域ＰＢに高濃度領域ＰＲを形成する。まず、半導体基板ＳＵＢ上に、一対のゲート電極ＧＥを覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ法およびドライエッチング処理によって、層間絶縁膜ＩＬおよびソース領域ＮＳを貫通する一対の孔ＣＨ１および孔ＣＨ２を形成する。一対の孔ＣＨ１および孔ＣＨ２の各々の底部は、ボディ領域ＰＢ内に位置している。次に、一対の孔ＣＨ１および孔ＣＨ２の各々の底部において、ボディ領域ＰＢ内にホウ素（Ｂ）などをイオン注入することで、ボディ領域ＰＢよりも高い不純物濃度を有するｐ型の高濃度領域ＰＲを形成する。
図１１に示されるように、層間絶縁膜ＩＬ上にソース配線ＳＷを形成し、ソース配線ＳＷ上に保護膜ＰＩＱを形成する。まず、層間絶縁膜ＩＬ上に、一対の孔ＣＨ１内および孔ＣＨ２内を埋め込むように、スパッタリング法またはＣＶＤ法によって、ソース配線ＳＷを形成する。ここでは図示はしないが、ソース配線ＳＷを形成する工程と同じ工程によって、層間絶縁膜ＩＬ上にゲート配線ＧＷも形成される。次に、ソース配線ＳＷ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜ＰＩＱを形成する。図示はしないが、その後、保護膜ＰＩＱの一部を開口し、ソース配線ＳＷ上およびゲート配線ＧＷ上に、ソースパッドおよびゲートパッドとなる領域を露出させる。
図１１の後、まず、必要に応じて半導体基板ＳＵＢの裏面を研磨する。次に、半導体基板ＳＵＢの裏面に、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、ドレイン領域ＮＤ上に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
以上の工程を経て、図３に示される半導体装置１００が製造される。
（実施の形態２）
以下に図１２および図１３を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図１３は、図１２に示されるＣ－Ｃ線に沿った断面図である。なお、図１２に示されるＡ－Ａ線に沿った断面図は、実施の形態１の図３と同様である。
図１２および図１３に示されるように、実施の形態２では、ドリフト領域ＮＶ中にｐ型の接続領域ＰＣａが形成され、ｐ型の接続領域ＰＣａは、Ｙ方向に延在するコラム領域ＰＣの途中に設けられている。ｐ型の接続領域ＰＣａは、コラム領域ＰＣよりも浅い位置であり、且つ、ボディ領域ＰＢよりも深い位置に設けられている。一対のコラム領域ＰＣの一部は、接続領域ＰＣａによって前記ボディ領域ＰＢに接続されている。なお、接続領域ＰＣａの不純物濃度は、コラム領域ＰＣの不純物濃度と同等であり、ボディ領域ＰＢの不純物濃度よりも高い。
上述のように、アバランシェ降伏は主にコラム領域ＰＣの近傍で発生するので、孔ＣＨ１側で正孔の排出経路を確保することが効率的である。ここで、コラム領域ＰＣがボディ領域ＰＢに接続されている箇所では、正孔の排出効率を高めることができる。接続領域ＰＣａによって、そのような箇所をコラム領域ＰＣの一部に設けることで、コラム領域ＰＣの全体がフローティング構造となっている場合よりも、正孔の排出効率を高めることができる。
なお、このような接続領域ＰＣａは、以下のように形成できる。まず、図６の状態から、絶縁膜ＩＦ５の開口部の一部を覆うようなレジストパターンを形成する。次に、上記レジストパターンおよび絶縁膜ＩＦ５をマスクとして、例えばホウ素（Ｂ）などをイオン注入することで、ドリフト領域ＮＶに接続領域ＰＣａを形成する。その後、アッシング処理によって上記レジストパターンを除去する。なお、接続領域ＰＣａをコラム領域ＰＣの後に形成してもよいし、接続領域ＰＣａをコラム領域ＰＣの前に形成してもよい。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１００ 半導体装置
１Ａ セル領域
ＣＨ１～ＣＨ３ 孔
ＤＥ ドレイン電極
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＧＷ ゲート配線
ＩＦ１～ＩＦ５ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＰＢ ボディ領域
ＰＣ コラム領域
ＰＣａ 接続領域
ＰＩＱ 保護膜
ＰＲ 高濃度領域
ＲＰ１ レジストパターン
ＳＵＢ 半導体基板
ＳＷ ソース配線
ＴＲ トレンチ
ＵＣ ユニットセル

Claims (16)

  1. 複数のユニットセルを含む半導体装置であって、
    前記複数のユニットセルの各々は、
    第１導電型の半導体層からなるドリフト領域を有する半導体基板と、
    前記ドリフト領域の表面に形成され、且つ、前記第１導電型と反対の第２導電型のボディ領域と、
    前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
    前記ボディ領域の下方に位置するように、前記ドリフト領域中に形成され、且つ、平面視における第１方向において互いに離れて隣接する前記第２導電型の一対のコラム領域と、
    それらの底部が前記ボディ領域よりも深い位置に達するように、前記ドリフト領域中に形成され、且つ、前記第１方向において前記一対のコラム領域の間に形成された一対のトレンチと、
    前記一対のトレンチ内に、それぞれゲート絶縁膜を介して形成された一対のゲート電極と、
    を備え、
    前記第１方向において隣接する２つの前記ユニットセルは、前記一対のコラム領域のうち一方のコラム領域を共通化して折り返すように配置され、
    前記第１方向において、隣接する２つの前記ユニットセルの各トレンチのうち、前記一方のコラム領域を介して隣接する２つの前記トレンチの間の距離は、１つの前記ユニットセルの前記一対のトレンチの間の距離と異なっている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１方向において、隣接する２つの前記ユニットセルの各トレンチのうち、前記一方のコラム領域を介して隣接する２つの前記トレンチの間の距離は、１つの前記ユニットセルの前記一対のトレンチの間の距離よりも大きい、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記複数のユニットセルの各々は、更に、
    前記一対のゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、
    それらの底部が前記ボディ領域内に位置するように、前記層間絶縁膜および前記ソース領域を貫通し、且つ、平面視において前記一対のコラム領域に重なる位置に設けられた一対の第１孔と、
    その底部が前記ボディ領域内に位置するように、前記層間絶縁膜および前記ソース領域を貫通し、且つ、前記第１方向において前記一対のゲート電極の間に形成された第２孔と、
    前記一対の第１孔内および前記第２孔内を埋め込むように、前記層間絶縁膜上に形成されたソース配線と、
    を備え、
    前記第１方向において、前記一対のトレンチのうち前記一方のコラム領域の近くに位置する一方のトレンチと、前記一対の第１孔のうち前記一方のコラム領域に平面視において重なる一方の第１孔との間の距離は、前記一方のトレンチと前記第２孔との間の距離もよりも大きい、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記一対のコラム領域、前記一対のトレンチおよび前記一対の第１孔は、それぞれ、平面視で前記第１方向と交差する第２方向に延在し、
    前記第２孔は、前記第２方向において互いに離れて隣接するように、前記層間絶縁膜中に複数形成されている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１方向において、前記第２孔の幅は、前記一対の第１孔の各々の幅よりも小さい、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記一対の第１孔および前記第２孔の各々の底部において、前記ボディ領域内には、前記ボディ領域よりも高い不純物濃度を有する前記第２導電型の高濃度領域が形成されている、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記一対のコラム領域は、前記ボディ領域から物理的に離間している、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記ドリフト領域中には、前記第２導電型の接続領域が形成され、
    前記一対のコラム領域は、平面視で前記第１方向と交差する第２方向に延在し、
    前記一対のコラム領域の一部は、前記接続領域によって前記ボディ領域に接続されている、半導体装置。
  9. 複数のユニットセルを含む半導体装置の製造方法であって、
    （ａ）第１導電型の半導体層からなるドリフト領域を有する半導体基板を用意する工程、
    （ｂ）前記ドリフト領域中に、一対のトレンチを形成する工程、
    （ｃ）平面視における第１方向において互いに離れて隣接するように、前記ドリフト領域中に、前記第1導電型と反対の第２導電型の一対のコラム領域を形成する工程、
    （ｄ）前記一対のトレンチ内に、それぞれゲート絶縁膜を介して一対のゲート電極を形成する工程、
    （ｅ）前記ドリフト領域の表面に、前記第２導電型のボディ領域を形成する工程、
    （ｆ）前記ボディ領域の表面に、前記第１導電型のソース領域を形成する工程、
    を備え、
    前記一対のトレンチは、前記第１方向において前記一対のコラム領域の間に形成され、
    前記一対のトレンチの各々の底部は、前記ボディ領域よりも深い位置に達し、
    前記複数のユニットセルの各々は、前記半導体基板、前記ドリフト領域、前記一対のトレンチ、前記一対のコラム領域、前記ゲート絶縁膜、前記一対のゲート電極、前記ボディ領域および前記ソース領域を備え、
    前記第１方向において隣接する２つの前記ユニットセルは、前記一対のコラム領域のうち一方のコラム領域を共通化して折り返すように配置され、
    前記第１方向において、隣接する２つの前記ユニットセルの各トレンチのうち、前記一方のコラム領域を介して隣接する２つの前記トレンチの間の距離は、１つの前記ユニットセルの前記一対のトレンチの間の距離と異なっている、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第１方向において、隣接する２つの前記ユニットセルの各トレンチのうち、前記一方のコラム領域を介して隣接する２つの前記トレンチの間の距離は、１つの前記ユニットセルの前記一対のトレンチの間の距離よりも大きい、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    （ｇ）前記半導体基板上に、前記一対のゲート電極を覆うように、層間絶縁膜を形成する工程、
    （ｈ）それらの底部が前記ボディ領域内に位置するように、前記層間絶縁膜および前記ソース領域を貫通する一対の第１孔および第２孔を形成する工程、
    （ｉ）前記層間絶縁膜上に、前記一対の第１孔内および前記第２孔内を埋め込むように、ソース配線を形成する工程、
    を更に備え、
    前記一対の第１孔は、平面視において前記一対のコラム領域に重なる位置に設けられ、
    前記第２孔は、前記第１方向において前記一対のゲート電極の間に形成され、
    前記複数のユニットセルの各々は、前記層間絶縁膜、前記一対の第１孔、前記第２孔および前記ソース配線を更に備え、
    前記第１方向において、前記一対のトレンチのうち前記一方のコラム領域の近くに位置する一方のトレンチと、前記一対の第１孔のうち前記一方のコラム領域に平面視において重なる一方の第１孔との間の距離は、前記一方のトレンチと前記第２孔との間の距離もよりも大きい、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記一対のコラム領域、前記一対のトレンチおよび前記一対の第１孔は、それぞれ、平面視で前記第１方向と交差する第２方向に延在し、
    前記（ｈ）工程において、前記第２孔は、前記第２方向において互いに離れて隣接するように、前記層間絶縁膜中に複数形成される、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記第１方向において、前記第２孔の幅は、前記一対の第１孔の各々の幅よりも小さい、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    （ｊ）前記（ｈ）工程と前記（ｉ）工程との間に、前記一対の第１孔および前記第２孔の各々の底部において、前記ボディ領域内に、前記ボディ領域よりも高い不純物濃度を有する前記第２導電型の高濃度領域を形成する工程、
    を更に備える、半導体装置の製造方法。
  15. 請求項９に記載の半導体装置の製造方法において、
    前記一対のコラム領域は、前記ボディ領域から物理的に離間している、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    （ｋ）前記ドリフト領域中に、前記第２導電型の接続領域を形成する工程、
    を更に備え、
    前記一対のコラム領域は、平面視で前記第１方向と交差する第２方向に延在し、
    前記一対のコラム領域の一部は、前記接続領域によって前記ボディ領域に接続されている、半導体装置の製造方法。
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