DE102012103024B4 - Verfahren zur Herstellung von Schottky-Dioden mit Metallgateelektroden - Google Patents

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Abstract

Verfahren zum Herstellen eines Halbleiterbauelements (100), wobei das Verfahren Folgendes aufweist:
– Bereitstellen eines Substrats (10) mit einem ersten Gebiet und einem zweiten Gebiet;
– Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats (10);
– Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats (10), wobei die erste Dummy-Gateelektrode eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht aufweist;
– in dem zweiten Gebiet des Substrats (10) Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht, wobei die zweite Dummy-Gateelektrode eine dritte leitende Schicht und eine vierte leitende Schicht über der dritten leitenden Schicht aufweist;
– Ausbilden eines ersten dotierten Gebiets (21) unter der ersten Dummy-Gateelektrode;
– Ausbilden eines ersten Grabens durch Entfernen der ersten Dummy-Gateelektrode;
– Ausbilden eines zweiten Grabens durch Entfernen der vierten leitenden Schicht und
– Ausbilden einer Metallschicht über dem Substrat (10), wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet (21) in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.

Description

  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und dabei Schottky-Dioden mit einer Metallgateelektrode und Verfahren zu deren Ausbildung.
  • Halbleiterbauelemente werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen integrierte Schaltungen, die auf Halbleiterwafern ausgebildet werden, indem über den Halbleiterwafern viele Arten von dünnen Filmen aus Material abgeschieden werden und die dünnen Filme aus Material strukturiert werden, um die integrierten Schaltungen auszubilden.
  • In der Halbleiterindustrie besteht ein Trend zum Reduzieren der Größe von Strukturmerkmalen und/oder Verbessern der Leistung der Halbleiterbauelemente. Beispielsweise werden Strukturmerkmale von Bauelementen skaliert, um die Stromleistung zu verbessern, die Leistung von parasitären Widerständen werden reduziert usw. Ein derartiger technologischer Fortschritt erfordert jedoch die Überwindung vieler Herausforderungen. Eine Herausforderung beinhaltet die Kontaktausbildung in dem Front-end-of-Line, das eine Silizierung eines aktiven Bereichs und das Ausbilden von Kontakten zu ihm durch eine Isolierschicht beinhaltet. Das Skalieren stellt eine Herausforderung für diese Prozesse dar durch Reduzieren der Kontaktgrößen sowie des Kontakt-Kontakt-Abstands. Die Silizierung führt in zunehmendem Maße Defekte ein, die die Prozessausbeuten signifikant reduzieren. Eine weitere Herausforderung ist die Verbesserung bei der Leistung von in Halbleiterbauelementen verwendeten Dioden.
  • Schottky-Dioden, die Metall-Halbleiter-Dioden sind, werden herkömmlicherweise ausgebildet, indem Silizidgebiete mit Halbleitergebieten kontaktiert werden, und zwar wegen der Kompatibilität von silizidbasierten Dioden mit herkömmlicher Halbleiterverarbeitung. Solche Dioden weisen jedoch eine Anzahl von Beschränkungen auf. Beispielsweise sind sie für größere Leckströme an Ecken anfällig, beispielsweise aufgrund einer dünneren Silizierung sowie aufgrund der Existenz von vergrößerten Feldgebieten.
  • Beispielsweise wird in US 2006/0125040 A1 ein Verfahren zur Herstellung von CMOS FET Strukturen beschrieben, wobei mehrere Elektrodenstrukturen auf unterschiedlich dotierten Bereiche eines Substrats aufgebracht werden, wobei mehrere Abschnitte einer aufgebrachten Metallschicht jeweils Bestandteil der Elektrodenstrukturen sind. Weiterhin wird beschrieben, dass einige der Elektrodenstrukturen mittels eines Dielektrikums vom Substrat beabstandet sind.
  • In US 2007/0063295 A1 wird beispielweise eine Ausbildung zweier Gateelektrodenstrukturen über unterschiedlich dotierten Bereichen eines Substrats beschrieben. Die Gateelektrodenstrukturen werden hierbei in mehreren Prozessschritten parallel hergestellt und weisen jeweils eine isolierende Schicht auf, die eine leitende Schicht vom Substrat trennt.
  • Beispielsweise wird in DE 11 2005 002 350 B4 , US 2009/0321843 A1 , DE 10 2007 041 207 A1 und US 2010/0084719 A1 die Verwendung von Dummy-Plugs bei der Herstellung von Elektrodenstrukturen beschrieben, die vorrübergehend über einem Substrat aufgebracht werden, von einem isolierenden Material umgeben werden, um anschließend (teilweise) entfernt und gegen ein leitfähiges Material ersetzt zu werden.
  • In DE 10 2008 008 752 A1 werden beispielsweise nitridbasierte Elektrodenstrukturen für Halbleitervorrichtungen vorgeschlagen.
  • Beispielsweise wird in US 2005/0161760 A1 eine Halbleiterstruktur beschrieben, wobei unterschiedliche Bereiche einer leitfähigen Schicht, die über einem Substrat aufgebracht wird, Teil unterschiedlicher Elektrodenstrukturen sein können, wobei eine der Elektrodenstrukturen in direktem Kontakt mit einem Bereich des Substrats steht und eine weitere der Elektrodenstrukturen eine isolierende Schicht aufweist, die die leitfähige Schicht dem Substrat isoliert.
  • In DE 10 2006 059 013 A1 und US 2009/0321843 A1 wird beispielsweise beschrieben, dass bei einer Herstellung eines Feldeffekttransistors, eine Dotierung eines Substrats nach einem Aufbringen von Gateelektrodenstrukturen durchgeführt werden kann.
  • 1, die die 1a und 1b beinhaltet, zeigt eine herkömmliche silizidbasierte Schottky-Diode, wobei 1a eine Draufsicht zeigt und 1b eine Querschnittsansicht des Halbleiterbauelements zeigt.
  • Unter Bezugnahme auf 1b wird ein Schottky-Kontakt zwischen einem Silizidkontaktgebiet 23 und einem ersten dotierten Gebiet 20 hergestellt. Das Silizidkontaktgebiet 23 wird auf dem ersten dotierten Gebiet 20 ausgebildet und wird zwischen benachbarten Isolationsgebieten 50 ausgebildet. Der Kontakt zu dem Halbleiter wird hergestellt durch Silizidgebiete 22, die über dem zweiten dotierten Gebiet 21 ausgebildet sind, das ein stark dotiertes Gebiet zum Kontaktieren des Halbleiterabschnitts der Diode ist.
  • Die Isolationsgebiete 50 verhindern, dass das Silizidkontaktgebiet 23 die Silizidgebiete 22 direkt kontaktiert. Bei einigen Bauelementen wird das Silizidkontaktgebiet 23 unter den Kontaktplugs 31, beispielsweise in Gräben unter den Kontaktplugs 31, ausgebildet, so dass mehrere Silizidkontaktgebiete 23 unter den Kontaktplugs 31 ausgebildet werden.
  • Gemäß einer Ausführungsform weist ein Halbleiterbauelement ein erstes dotiertes Gebiet auf, das in einem ersten Gebiet eines Substrats angeordnet ist. Eine erste Metallelektrode, die einen ersten Abschnitt einer Metallschicht aufweist, ist über dem ersten dotierten Gebiet angeordnet und kontaktiert es. Ein zweites dotiertes Gebiet ist in einem zweiten Gebiet des Substrats angeordnet. Eine Dielektrikumsschicht ist auf dem zweiten dotierten Gebiet angeordnet. Eine zweite Metallelektrode, die einen zweiten Abschnitt der Metallschicht aufweist, ist über der Dielektrikumsschicht angeordnet. Die zweite Metallelektrode ist kapazitiv an das zweite dotierte Gebiet gekoppelt.
  • In verschiedenen Ausführungsformen wird ein Halbleiterbauelement bereitgestellt, das Folgendes aufweist: ein erstes dotiertes Gebiet, das in einem ersten Gebiet eines Substrats angeordnet ist; eine erste Metallelektrode, die über dem ersten dotierten Gebiet angeordnet ist und es kontaktiert, wobei die erste Metallelektrode einen ersten Abschnitt einer Metallschicht aufweist; ein zweites dotiertes Gebiet, das in einem zweiten Gebiet des Substrats angeordnet ist; eine Dielektrikumsschicht, die über dem zweiten dotierten Gebiet angeordnet ist; und eine zweite Metallelektrode, die über der Dielektrikumsschicht angeordnet ist, wobei die zweite Metallelektrode einen zweiten Abschnitt der Metallschicht aufweist, wobei die zweite Metallelektrode kapazitiv an das zweite dotierte Gebiet gekoppelt ist.
  • In einer Ausgestaltung kann die erste Metallelektrode von einem ersten Abstandshalter umgeben sein, wobei die zweite Metallelektrode von einem zweiten Abstandshalter umgeben sein kann.
  • In noch einer Ausgestaltung kann die zweite Metallelektrode eine Gateelektrode eines Transistors sein.
  • In noch einer Ausgestaltung können das erste Gebiet und das zweite Gebiet Teil eines Transistors sein, das zweite dotierte Gebiet ein Kanalgebiet des Transistors sein und das erste dotierte Gebiet ein Source-/Draingebiet des Transistors sein.
  • In noch einer Ausgestaltung können das erste dotierte Gebiet und das zweite dotierte Gebiet einen entgegengesetzten Dotiertyp aufweisen.
  • In noch einer Ausgestaltung kann die Metallschicht ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Zirkoniumnitrid, Wolfram, Wolframnitrid, Molybdännitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid, Tantalcarbidnitrid und Kombinationen davon.
  • In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: eine weitere Metallschicht, die über dem ersten und zweiten Abschnitt der Metallschicht angeordnet ist, wobei die andere Metallschicht ein Material aufweist ausgewählt aus der Gruppe bestehend aus Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid und Kombinationen davon.
  • In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: einen Abstandshalter, der an einer Seitenwand der ersten Metallelektrode angeordnet ist; und ein Silizidgebiet, das in dem ersten Gebiet angeordnet ist, wobei der Abstandshalter das Silizidgebiet von der ersten Metallelektrode trennt.
  • In noch einer Ausgestaltung kann das Silizidgebiet als ein ringförmiges Gebiet ausgebildet sein und das erste dotierte Gebiet mindestens teilweise umgeben.
  • In noch einer Ausgestaltung kann das Halbleiterbauelement Folgendes aufweisen: ein erstes dotiertes Gebiet, das in einem ersten Gebiet eines Substrats angeordnet ist; und eine Metallelektrode, die über dem ersten dotierten Gebiet angeordnet ist und es kontaktiert, wobei die Metallelektrode eine Metallschicht umfasst und wobei die Metallelektrode von einem Abstandshalter umgeben ist.
  • In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: ein Silizidgebiet, das in dem ersten Gebiet angeordnet ist, wobei der Abstandshalter das Silizidgebiet von der Metallelektrode trennt.
  • In noch einer Ausgestaltung kann das Silizidgebiet als ein ringförmiges Gebiet ausgebildet sein und das erste dotierte Gebiet mindestens teilweise umgeben.
  • In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: ein zweites dotiertes Gebiet, das unter dem Silizidgebiet angeordnet ist, wobei das zweite dotierte Gebiet das Silizidgebiet kontaktiert; und ein drittes dotiertes Gebiet, das unter dem Abstandshalter zwischen dem ersten und dem zweiten dotierten Gebiet angeordnet ist, wobei das dritte dotierte Gebiet eine niedrigere Dotierung als das zweite dotierte Gebiet aufweist.
  • In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: mehrere Kontakte, die auf dem Silizidgebiet angeordnet sind.
  • In verschiedenen Ausführungsformen wird ein Transistor bereitgestellt, der Folgendes aufweist: ein Kanalgebiet von einem ersten Dotiertyp, das in einem Substrat angeordnet ist; eine Gatedielektrikumsschicht, die über dem Kanalgebiet angeordnet ist; eine Gateelektrode, die über der Gatedielektrikumsschicht angeordnet ist; ein erstes Source-/Draingebiet von einem zweiten Dotiertyp, das in und/oder über dem Substrat angeordnet und an das Kanalgebiet gekoppelt ist, wobei der zweite Dotiertyp dem ersten Dotiertyp entgegengesetzt ist, und eine erste Kontaktelektrode, die über dem ersten Source-/Draingebiet angeordnet ist, wobei die erste Kontaktelektrode einen ersten Abschnitt einer Metallschicht aufweist und die Gateelektrode einen zweiten Abschnitt der Metallschicht aufweist und wobei der zweite Abschnitt der Metallschicht das erste Source-/Draingebiet kontaktiert.
  • In einer Ausgestaltung kann der erste Abschnitt der Metallschicht die Gatedielektrikumsschicht kontaktieren.
  • In noch einer Ausgestaltung kann der Transistor ferner aufweisen: einen ersten Abstandshalter, der über einer Seitenwand der Gateelektrode angeordnet ist; und einen zweiten Abstandshalter, der über einer Seitenwand der ersten Kontaktelektrode angeordnet ist.
  • In noch einer Ausgestaltung kann der Transistor ferner aufweisen: ein erstes Source-/Drain-Erweiterungsgebiet, das in dem Substrat angeordnet ist, wobei das erste Source-/Drain-Erweiterungsgebiet zwischen dem ersten Source-/Draingebiet und dem Kanalgebiet angeordnet ist.
  • In noch einer Ausgestaltung kann der Transistor ferner aufweisen: wobei eine Breite der Gateelektrode größer ist als eine Breite der ersten Kontaktelektrode, wobei die Breite entlang einer Richtung senkrecht zu einer Richtung von dem ersten Source-/Draingebiet zu dem Kanalgebiet gemessen wird.
  • In noch einer Ausgestaltung kann der Transistor die Metallschicht ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Zirkoniumnitrid, Wolfram, Wolframnitrid, Molybdännitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid, Tantalcarbidnitrid und Kombinationen davon.
  • In noch einer Ausgestaltung kann der Transistor ferner aufweisen: eine weitere Metallschicht, die über dem ersten und zweiten Abschnitt der Metallschicht angeordnet ist, wobei die andere Metallschicht ein Material aufweist ausgewählt aus der Gruppe bestehend aus Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid und Kombinationen davon.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines Substrats mit einem ersten Gebiet und einem zweiten Gebiet; Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats; Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats; in dem zweiten Gebiet des Substrats Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht; Ausbilden eines ersten dotierten Gebiets unter der ersten Dummy-Gateelektrode; Ausbilden eines ersten Grabens und eines zweiten Grabens durch Entfernen der ersten Dummy-Gateelektrode und der zweiten Dummy-Gateelektrode; und Ausbilden einer Metallschicht über dem Substrat, wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.
  • In einer Ausgestaltung kann das Ausbilden der Gatedielektrikumsschicht auch die Gatedielektrikumsschicht in dem ersten Gebiet ausbilden, ferner aufweisend das Entfernen eines Abschnitts der Gatedielektrikumsschicht in dem durch den ersten Graben exponierten ersten Gebiet.
  • In noch einer Ausgestaltung kann das erste dotierte Gebiet nach dem Ausbilden der ersten Dummy-Gateelektrode ausgebildet werden.
  • In noch einer Ausgestaltung kann das erste dotierte Gebiet vor dem Ausbilden der ersten Dummy-Gateelektrode ausgebildet werden.
  • In noch einer Ausgestaltung kann die Metallschicht ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Zirkoniumnitrid, Wolfram, Wolframnitrid, Molybdännitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid, Tantalcarbidnitrid und Kombinationen davon.
  • In noch einer Ausgestaltung kann der zweite Abschnitt der Metallschicht die Gatedielektrikumsschicht kontaktieren.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: nach dem Ausbilden der Metallschicht das Füllen des ersten Grabens und des zweiten Grabens mit einem Füllmetall.
  • In noch einer Ausgestaltung kann das Füllmaterial ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid und Kombinationen davon.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat vor dem Ausbilden des ersten Grabens und des zweiten Grabens und nach dem Füllen des ersten Grabens und des zweiten Grabens das Planarisieren des Füllmaterials und der Metallschicht, um einen Abschnitt der Planarisierungsschicht zu exponieren.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat und Planarisieren der Planarisierungsschicht, um eine obere Oberfläche der ersten und der zweiten Dummy-Gateelektrode zu exponieren, wobei das Ausbilden des ersten Grabens und des zweiten Grabens das selektive Ätzen der ersten und der zweiten Dummy-Gateelektrode aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: vor dem Ausbilden der Metallschicht das Ausbilden einer leitenden Schicht in dem ersten Graben und nicht dem zweiten Graben.
  • In erfindungsgemäßen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines Substrats mit einem ersten Gebiet und einem zweiten Gebiet; Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats; Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats, wobei die erste Dummy-Gateelektrode eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht aufweist; in dem zweiten Gebiet des Substrats Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht, wobei die zweite Dummy-Gateelektrode eine dritte leitende Schicht und eine vierte leitende Schicht über der dritten leitenden Schicht aufweist; Ausbilden eines ersten dotierten Gebiets unter der ersten Dummy-Gateelektrode; Ausbilden eines ersten Grabens durch Entfernen der ersten Dummy-Gateelektrode; Ausbilden eines zweiten Grabens durch Entfernen der vierten leitenden Schicht und Ausbilden einer Metallschicht über dem Substrat, wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.
  • In einer Ausgestaltung kann das Ausbilden der Gatedielektrikumsschicht auch die Gatedielektrikumsschicht in dem ersten Gebiet ausbilden, ferner aufweisend das Entfernen eines Abschnitts der Gatedielektrikumsschicht in dem durch den ersten Graben exponierten ersten Gebiet.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Füllen des ersten Grabens und des zweiten Grabens mit einem Füllmetall.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat vor dem Ausbilden des ersten Grabens und des zweiten Grabens und Planarisieren des Füllmetalls und der Metallschicht, um einen Abschnitt der Planarisierungsschicht zu exponieren.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat und Planarisieren der Planarisierungsschicht, um eine obere Oberfläche der ersten und der zweiten Dummy-Gateelektrode zu exponieren, wobei das Ausbilden des ersten Grabens und des zweiten Grabens das selektive Ätzen der zweiten und der vierten leitenden Schicht aufweisen, Ausbilden einer Schutzlackschicht in dem zweiten Gebiet und Ätzen der ersten leitenden Schicht.
  • Das oben gesagte hat die Merkmale einer Ausführungsform der vorliegenden Erfindung recht allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht, dass die Konzeption und spezifischen Ausführungsformen, die offenbart sind, ohne weiteres als Basis genutzt werden können, zum Modifizieren oder Auslegen anderer Strukturen oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung. Der Fachmann sollte außerdem erkennen, dass solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abweichen.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen.
  • Es zeigen:
  • 1, die die 1a und 1b beinhaltet, eine herkömmliche Halbleiterdiode, wobei 1a eine Draufsicht zeigt und 1b eine Querschnittsansicht des Halbleiterbauelements zeigt,
  • 2, die die 2a und 2b beinhaltet, eine Querschnittsansicht einer Schottky-Diode;
  • 3, die die 3a–3g beinhaltet, ein Halbleiterbauelement während verschiedener Fabrikationsstadien;
  • 4, die die 4a–4d beinhaltet, ein Halbleiterbauelement einschließlich der Schottky-Diode in verschiedenen Fabrikationsstadien gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5, die die 5a–5e beinhaltet, ein Halbleiterbauelement mit einem Schottky-Kontakt während verschiedener Fabrikationsstadien gemäß einer Ausführungsform;
  • 6, die die 6a und 6b beinhaltet, eine Halbleiterdiode;
  • 7, die die 7a und 7b beinhaltet, eine Halbleiterdiode, wobei 7a eine Draufsicht zeigt und 7b eine Querschnittsansicht des Halbleiterbauelements zeigt;
  • 8, die die 8a und 8b beinhaltet, eine Halbleiterdiode, wobei 8a eine Draufsicht zeigt und 8b eine Querschnittsansicht des Halbleiterbauelements zeigt; und
  • 9, die die 9a und 9b beinhaltet, eine Halbleiterdiode, wobei 9a eine Draufsicht zeigt und 9b eine Querschnittsansicht des Halbleiterbauelements zeigt.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu veranschaulichen, und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Die Herstellung und Verwendung von verschiedenen Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer großen Vielzahl von spezifischen Kontexten verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung. Insbesondere beschreiben die 1 bis 4 und 6 bis 9 von der Erfindung abweichende Ausgestaltungen. Diese Ausgestaltungen offenbaren jedoch Merkmale die sich im Rahmen des Fachmännischen Handelns zu einer Kombination mit der vorliegenden Erfindung eignen.
  • Eine strukturelle Ausführungsform eines Halbleiterbauelements mit einer Schottky-Diode wird anhand von 2 beschrieben.
  • Weitere strukturelle Ausführungsformen werden anhand der 5d und 6–9 beschrieben. Die 3–5 beschreiben verschiedene Ausführungsformen zum Herstellen eines Halbleiterbauelements mit solchen Schottky-Kontakten unter Verwendung von mit der Halbleiterverarbeitung kompatiblen Prozessen.
  • 2, die die 2a und 2b beinhaltet, zeigt eine Querschnittsansicht einer Schottky-Diode, wobei 2a eine Querschnittsansicht zeigt und 2b eine Draufsicht zeigt.
  • Wie in 2a gezeigt, ist die Schottky-Diode 100 eine Metall-Halbleiterdiode mit einer Metallelektrode 150, die eine Halbleiterschicht kontaktiert, z. B. ein erstes dotiertes Gebiet 20. Das erste dotierte Gebiet 20 kann ein Material vom p-Typ, ein Material vom n-Typ oder ein eigenleitendes Material sein. Das erste dotierte Gebiet 20 ist in und/oder über einem Substrat 10 ausgebildet. Das Substrat 10 kann bei verschiedenen Ausführungsformen ein Halbleitersubstrat sein. Das Substrat 10 kann ein Halbleitervolumensubstrat oder ein Halbleiter-auf-Isolator-Substrat sein. Einige Beispiele des Substrats 10 beinhalten ein monokristallines Volumensiliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin ausgebildete Schicht), eine Schicht aus {110}-Silizium auf einem {100}-Siliziumwafer, eine Schicht eines SOI-Wafer (Silicon-On-Insulator – Silizium auf Isolator) oder eine Schicht eines GeOI-Wafer (Germanium-On-Insulator – Germanium auf Isolator). Bei verschiedenen Ausführungsformen kann es sich bei dem Substrat 10 um unstrukturierte Epitaxialschichten handeln. Bei verschiedenen Ausführungsformen kann das Substrat 10 ein Siliziumwafer, oder ein Germaniumwafer sein oder es kann ein Verbundhalbleitersubstrat mit Indiumantimonid, Indiumarsenid, Indiumphosphid, Galliumnitrid, Galliumarsenid, Galliumantimonid, Bleitellurid oder Kombinationen davon sein.
  • Die Metallelektrode 150 weist bei einer Ausführungsform eine erste Metallschicht 155 und ein Füllmetall 160 auf. Die erste Metallschicht 155 kann bei einer Ausführungsform Titan, Tantal und ihre Nitride aufweisen. Bei verschiedenen Ausführungsformen weisen die erste Metallschicht 155 und das Füllmetall 160 Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Titanaluminiumnitrid, Zirkoniumnitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid und Kombinationen davon, auf. Bei verschiedenen Ausführungsformen kann das Füllmetall 160 Aluminium, Kupfer, Wolfram, Legierungen und Verbindungen davon und Kombinationen davon sowie Silizide wie etwa Cobaltsilizid, Nickelsilizid usw. aufweisen.
  • Die Metallelektrode 150 ist von Abstandshaltern 60 umgeben, die mehrere Abstandshalter beinhalten können, die verschiedene Isoliermaterialien aufweisen. Die Abstandshalter 60 können bei einer Ausführungsform eine Schicht aus Oxid, gefolgt von einer Schicht aus Nitrid, und eine Schicht aus Oxid enthalten. Die Abstandshalter 60 können bei einer Ausführungsform eine ”L”-förmige Komponente beinhalten.
  • Das eingebaute Potential zwischen dem ersten dotierten Gebiet 20 und der Metallelektrode 150 bildet die Schottky-Diode 100. Falls beispielsweise das erste dotierte Gebiet 20 vom n-Typ ist, ist die Differenz zwischen der Fermi-Energie der Metallelektrode 150 (Metallaustrittsarbeit) und der Halbleiteraustrittsarbeit (Elektronenaffinität) die von den Elektronen in dem Metall gesehene Barriere, die versuchen, sich in das erste dotierte Gebiet 20 zu bewegen. Falls analog das erste dotierte Gebiet 20 ein Material vom p-Typ ist, ist die Barrierenhöhe durch die Differenz zwischen der Valenzbandkante und der Metallaustrittsarbeit der Metallelektrode 150 gegeben. Diese Barriere wird als die Schottky-Barriere bezeichnet. Deshalb bildet ein Metall-Halbleiter-Übergang eine Barriere für Elektronen und Löcher, falls die Austrittsarbeit der Metallelektrode 150 irgendwo zwischen der Leitungs- und Valenzbandkante des ersten dotierten Gebiets 20 liegt.
  • Analog sehen Elektronen von dem Leiterband des ersten dotierten Gebiets 20 eine Barriere ähnlich einem p-n-Übergang, der die Differenz zwischen der Fermi-Energie des Metalls und dem quasi-Fermi-Energieniveau des ersten dotierten Gebiets 20 ist. Deshalb kann diese eingebaute Barriere durch Ändern der Metallaustrittsarbeit und/oder des ersten dotierten Gebiets 20 optimiert werden.
  • Folglich werden Schottky-Dioden in vielen Anwendungen sowohl als diskrete Komponenten oder als Kontakte für aktive Komponenten wie etwa Transistoren, Kondensatoren, Dioden usw. verwendet. Beispielsweise sind Source-/Draingebiete in Transistoren stark dotiert, um parasitäre Widerstände zu reduzieren. Als Kontakte zu stark dotierten Source-/Draingebieten können die Metallaustrittsarbeiten so eingestellt werden, dass sie den Dotierkonzentrationen der Halbleitergebiete entsprechen.
  • Weiterhin ist eine Schottky-Diode ein Majoritätsträgerbauelement, bei dem Elektronen-Loch-Rekombinationsprozesse nicht wichtig sind. Somit besitzen Schottky-Dioden unter Durchlassvorspannungsbedingungen eine viel schnellere Antwort als p-n-Flächendioden. Deshalb werden Schottky-Dioden bei Anwendungen verwendet, wo die Geschwindigkeit einer Antwort wichtig ist, beispielsweise bei Mikrowellendetektoren, Mischstufen und Varaktoren usw.
  • Wie in 2b dargestellt, kann die Schottky-Diode 100 ein beliebiges geeignetes Layout aufweisen. 2b zeigt ein ringförmiges Layout, bei dem die Metallelektrode 150 den zentralen Abschnitt bildet und die Silizidgebiete 22 den äußeren Kontakt zu den ersten dotierten Gebieten 20 bilden. Die Silizidgebiete 22 sind durch den Abstandshalter 60, der die Metallelektrode 150 umgibt, weil der Abstandshalter 60 auf allen Seitenwänden der Metallelektrode 150 ausgebildet ist, von der Metallelektrode 150 getrennt. Die Schottky-Diode 100 ist bei einer Ausführungsform unter Verwendung von Isolationsgebieten 50 isoliert.
  • 3, die die 3a–3g beinhaltet, zeigt ein Halbleiterbauelement während verschiedener Fabrikationsstadien.
  • Unter Bezugnahme auf 3a wird ein Transistor 200 in einem ersten Gebiet 1 des Substrats 10 hergestellt und eine Schottky-Diode 100 gleichzeitig in einem zweiten Gebiet 2 des Substrats 10 hergestellt.
  • Isolationsgebiete 50 werden unter Verwendung herkömmlicher Techniken in dem Substrat 10 ausgebildet. Bei einer Ausführungsform weisen die Isolationsgebiete 50 eine flache Grabenisolation auf.
  • Wie in 3a gezeigt, wird eine Gatedielektrikumsschicht 120 über einem Substrat 10 ausgebildet. Die Gatedielektrikumsschicht 120 kann eine Hohes-k-Dielektrikumsschicht sein. Bei einer oder mehreren Ausführungsformen kann, als Veranschaulichung, die Gatedielektrikumsschicht 120 Hafniumoxid, Zirkoniumoxid, Titanoxid, Aluminiumoxid und Kombinationen davon aufweisen. Bei verschiedenen Ausführungsformen kann die Gatedielektrikumsschicht 120 andere Hohes-k-Gatedielektrikumsmaterialien gemäß der Anwendung aufweisen, für die sie verwendet werden. Die Gatedielektrikumsschicht 120 kann durch chemische Abscheidung aus der Dampfphase (CVD – Chemical Vapor Deposition), Atomlagenabscheidung (ALD), MOCVD (Metal Organic Chemical Vapor Deposition), physikalische Abscheidung aus der Dampfphase (PVD) oder JVD (Jet Vapor Deposition) abgeschieden werden, als Beispiele. Bei anderen Ausführungsformen kann die Gatedielektrikumsschicht 120 unter Einsatz anderer geeigneter Abscheidungstechniken abgeschieden werden.
  • Ein Dummy-Gate 130 wird über der Gatedielektrikumsschicht 120 ausgebildet. Bei einer Ausführungsform wird eine Dummy-Gateschicht unter Verwendung bekannter Fotolithografietechniken abgeschieden und strukturiert, um das Dummy-Gate 130 der eigentlichen Struktur herzustellen. Das Dummy-Gate 130 kann bei einer Ausführungsform Polysilizium aufweisen. Das Polysilizium kann bei einigen Ausführungsformen amorph oder teilweise amorph sein. Das Dummy-Gate 130 kann eine Dicke von zwischen etwa 400 Å bis 2000 Å aufweisen und kann unter Verwendung von CVD, PVD, ALD oder anderer Abscheidungstechniken abgeschieden werden.
  • Dünne Abstandshalter 55 können an den Seitenwänden des Dummy-Gates 130 ausgebildet werden. Die dünnen Abstandshalter 55 können bei verschiedenen Ausführungsformen ein Oxid oder ein Nitrid aufweisen. Die dünnen Abstandshalter 55 werden in der Regel durch die Abscheidung einer konformen Schicht gefolgt von einem anisotropen Ätzen ausgebildet. Der Prozess kann wiederholt werden, um bei verschiedenen Ausführungsformen mehrere Schichten auszubilden. Bei einer Ausführungsform können die dünnen Abstandshalter 55 beispielsweise durch Oxidation ausgebildet werden, falls das Dummy-Gate 130 Polysilizium oder andere Materialien aufweist, die ein stabiles isolierendes Oxid bilden können. Die dünnen Abstandshalter 55 können bei einigen Ausführungsformen einen Oxidabstandshalter und einen Nitridabstandshalter beinhalten.
  • Nach dem Ausbilden der dünnen Abstandshalter 55 werden die Source-/Drain-Erweiterungsgebiete 30 und Halo-Gebiete im ersten Gebiet 1 ausgebildet. Bei einer Ausführungsform jedoch werden die Source-/Drain-Erweiterung und die Halo-Implantierungen in dem zweiten Gebiet 2 übersprungen. Beispielsweise können die Diodengebiete (zweites Gebiet 2) beim Implantieren maskiert werden, um Source-/Drain-Erweiterungsgebiete 30 auszubilden.
  • In dem ersten Gebiet 1 können die Source-/Drain-Erweiterungsgebiete unter Verwendung des Dummy-Gates 130 und der dünnen Abstandshalter 55 als Maske implantiert werden. Es können auch andere Implantierungen (z. B. Pocket-Implantierungen, Halo-Implantierungen oder doppelt diffundierte Gebiete) wie gewünscht durchgeführt werden. Die Erweiterungsimplantierungen definieren auch das Kanalgebiet 25. Falls ein Transistor vom p-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom p-Typ zusammen mit einer Halo-Implantierung vom n-Typ verwendet, um die Source-/Drain-Erweiterungsgebiete auszubilden. Falls ein Transistor vom n-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom n-Typ zusammen mit einer Halo-Implantierung vom p-Typ verwendet, um die Erweiterungsgebiete auszubilden.
  • Als Ergebnis des Ausbildens der Source-/Drain-Erweiterungsgebiete 30 (und der Halo-Gebiete) wird das Kanalgebiet 25 unter dem Dummy-Gate 130 ausgebildet.
  • Wie als nächstes in 3c gezeigt wird, werden Abstandshalter 60 an den Seitenwänden der existierenden dünnen Abstandshalter 55 ausgebildet. 3c zeigt das Bauelement, nachdem es einem Ionenimplantierungsschritt und einem schnellen thermischen Tempern ausgesetzt worden ist, wodurch die Source-/Draingebiete 40 entstehen. Ähnlich der Ausbildung der Erweiterungsgebiete wird, falls ein Transistor vom p-Typ ausgebildet werden soll, eine Ionenimplantierung vom p-Typ verwendet, um die stark dotierten tiefen Source-/Draingebiete auszubilden. Falls ein Transistor vom n-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom n-Typ verwendet, um die stark dotierten Source-/Draingebiete auszubilden. Eine Source-/Drain-Temperung, die eine schnelle thermische Temperung, Spitzentemperungen, Lasertemperung, Flash-Temperung und Kombinationen davon beinhalten kann, folgt den Source-/Drain-Implantierungen und bildet die aktiven Übergänge.
  • Wenngleich die Abstandshalter 60 verwendet werden, um die implantierten Source-/Drain-Dotierstoffe zu trennen, kann sich nach dem Source-/Drain-Tempern ein Teil des Source-/Draingebiets 40 unter den Abstandshaltern 60 erstrecken.
  • Ein nichtgezeigter Ätzstoppliner kann über der oberen Oberfläche des Substrats 10 abgeschieden werden. Eine Planarisierungsschicht 110 wie etwa Aufschleuderglas wird dann über dem Ätzstoppliner ausgebildet. Bei einer oder mehreren Ausführungsformen kann die Planarisierungsschicht 110 ein dielektrisches Material aufweisen. Bei verschiedenen Ausführungsformen kann die Planarisierungsschicht 110 Materialien wie etwa dotiertes Glas (BPSG, PSG, BSG), Organosilikatglas (OSG), Fluoro-Silikatglas (FSG), Aufschleuderglas (SOG), Siliziumnitrid und plasmaunterstütztes Tetraethyloxysilan (TEOS) aufweisen.
  • Ein Planarisierungsprozess kann nach der Ausbildung der Planarisierungsschicht 110 ausgebildet werden. Der Planarisierungsprozess wird gestoppt, wenn das Dummy-Gate 130 exponiert ist. Der Planarisierungsprozess weist beispielsweise eine CMP-Technik oder einen zeitlich gesteuerten Nassätzprozess, z. B. ein heißes Phosphorbad, auf.
  • Bei einigen Ausführungsformen kann nach dem obigen Planarisierungsprozess die Planarisierungsschicht 110 geätzt werden, um Ausnehmungen auszubilden, und eine Ätzlackschicht kann abgeschieden werden. Ein zweiter Planarisierungsschritt kann durchgeführt werden, um das Dummy-Gate 130 zu exponieren, wodurch eine ätzbeständige Schicht innerhalb der Ausnehmungen der Planarisierungsschicht 110 zurückbleibt.
  • Das Dummy-Gate 130 wird unter Exponierung der darunterliegenden Gatedielektrikumsschicht 120 selektiv geätzt (3d). Die Planarisierungsschicht 110 (und optional die eingebettete ätzbeständige Schicht) schützt das Substrat 10, was ansonsten während des selektiven Ätzens des Dummy-Gates 130 exponiert würde.
  • Wie als nächstes in 3e dargestellt, wird das erste Gebiet 1 unter Verwendung einer strukturierten Lackschicht 115 blockiert, die unter Verwendung eines Lithografieprozesses ausgebildet werden kann. Das exponierte zweite Gebiet 2 wird einem zusätzlichen Ätzschritt unterzogen, der die Gatedielektrikumsschicht 120 entfernt und das darunterliegende Substrat 10 exponiert. Bei einer Ausführungsform kann eine selektive Reaktive Ionenätzung verwendet werden, um die Gatedielektrikumsschicht 120 zu entfernen, um das Ätzen der dünnen Abstandshalter 55 und/oder der Abstandshalter 60 zu vermeiden. Ein teilweises Ätzen der dünnen Abstandshalter 55 und der Abstandshalter 60 kann jedoch toleriert werden, da es nur die Länge der Schottky-Diode vergrößert.
  • Ein neues Metall wird nach dem Entfernen des Dummy-Gates 130 in den Gräben ausgebildet, das beispielsweise die Gräben füllen kann, wie in 3f gezeigt. Die strukturierte Lackschicht 115 wird unter Exponierung der Gatedielektrikumsschicht in dem ersten Gebiet 1 und des Substrats 10 in dem zweiten Gebiet 2 entfernt. Eine erste Metallschicht 155 wird abgeschieden, gefolgt von der Abscheidung des Füllmetalls 160. Bei verschiedenen Ausführungsformen weist die erste Metallschicht 155 Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Titanaluminiumnitrid, Zirkoniumnitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid und Kombinationen davon, auf. Bei einer Ausführungsform können die erste Metallschicht 155 und das Füllmetall 160 das gleiche Metall aufweisen und können in einem einzelnen Prozessschritt abgeschieden werden.
  • Alternativ kann das Füllmetall 160 ein Füllmaterial sein, das sich für die Planarisierung eignet. Außerdem kann das Füllmetall 160 so ausgewählt werden, dass es eine Belastung innerhalb des Kanalgebiets 25 des Transistors 200 verleiht. Zu Beispielen für das Füllmetall 160 zählen Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltnitrid, Nickelsilizid.
  • Wie in 3g gezeigt, kann ein Planarisierungsprozess, der chemische und mechanische Polierprozesse beinhalten kann, ausgeführt werden, wodurch die Gateelektrode 230 in dem ersten Gebiet 1 und die Metallelektrode 150 in dem zweiten Gebiet 2 ausgebildet werden. Bei dieser Ausführungsform sind die Austrittsarbeit der Gateelektrode 230 und der Metallelektrode 150 etwa gleich.
  • Die weitere Bearbeitung geht weiter wie bei herkömmlicher Bearbeitung. Die Planarisierungsschicht 110 kann entfernt werden, gefolgt von dem Entfernen des Ätzstoppliners bei einigen Ausführungsformen. Bei anderen Ausführungsformen kann die Planarisierungsschicht 110 als Teil der Zwischenebenen(Interlevel)-Dielektrikumsschicht verwendet werden.
  • 4, die die 4a–4d beinhaltet, zeigt ein Halbleiterbauelement mit der Schottky-Diode in verschiedenen Fabrikationsstadien gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 4a werden eine Gatedielektrikumsschicht 120 und ein Dummy-Gate 130 wie in vorausgegangenen Ausführungsformen ausgebildet. Im Gegensatz zu der vorausgegangenen Ausführungsform jedoch enthält das Dummy-Gate 130 einen Doppelschichtstapel.
  • Bei dieser Ausführungsform werden ein Dummy-Gate 130, das ein erstes leitendes Material 131 aufweist, und ein zweites leitendes Material 132 abgeschieden. Das erste leitende Material 131 und das zweite leitende Material 132 werden wie in 2a beschrieben strukturiert und bearbeitet.
  • Bei verschiedenen Ausführungsformen weist das erste leitende Material 131 Tantalnitrid und/oder Titannitrid auf. Bei anderen Ausführungsformen weist das erste leitende Material 131 Wolfram, Wolframnitrid, Molybdännitrid, Hafniumnitrid, Zirkoniumnitrid, Tantalcarbid, Hafniumcarbid, Tantalcarbid, Zirkoniumcarbid, Tantalcarbidnitrid, Titanaluminiumnitrid, auf. Das erste leitende Material 131 kann so gewählt werden, dass es eine entsprechende Austrittsarbeit für den Design-Feldeffekttransistor (FET) aufweist. Alternativ kann bei einer Ausführungsform ein Metallgatematerial mit einer mittleren Lage im Bandabstand, z. B. stöchiometrisches Titannitrid oder Tantalnitrid, verwendet werden, weil die finale Austrittsarbeit in dem ”Gate zuletzt”-Stadium des Prozessflusses eingestellt wird. Bei einer Ausführungsform weist das erste leitende Material 131 Titannitrid auf.
  • Bei einer Ausführungsform beträgt die Dicke des ersten leitenden Materials 131 unter etwa 80 Angstrom. Deshalb stellt das erste leitende Material 131 primär die Austrittsarbeit ein, falls es nicht während des ”Gate zuletzt”-Stadiums des Fabrikationsprozesses weiter dotiert wird. Bei einer weiteren Ausführungsform kann das erste leitende Material 131 mehrere unterschiedliche und getrennte Materialschichten aufweisen. Beispielsweise kann das erste leitende Material 131 Diffusionsbarrierenschichten sowie Reaktionsbarrierenschichten enthalten, um zu verhindern, dass sich verschiedene Schichten mit der Metallgateelektrode vermischen oder reagieren.
  • Bei einer Ausführungsform kann das erste leitende Material 131 unter Verwendung eines ALD-Prozesses (Atomic Layer Deposition) ausgebildet werden. Bei einer Ausführungsform kann der ALD-Prozess in einem Mehrkammer-Anlagensystem durchgeführt werden, wie in der Technik bekannt ist, das eine erste Kammer zum Ausbilden des ersten leitenden Materials 131 und eine zweite Kammer zum Ausbilden des zweiten leitenden Materials 132 aufweisen kann.
  • Bei einer Ausführungsform enthält das zweite leitende Material 132 eine Siliziumschicht wie etwa Polysilizium oder amorphes Silizium. Die Siliziumschicht kann unter Verwendung eines Dampfabscheidungsprozesses wie etwa beispielsweise eines Prozesses der chemischen Abscheidung aus der Dampfphase (CVD) ausgebildet werden. Ein CVD-Prozess unter Verwendung von Silan (SiH4) kann verwendet werden, um bei einer Ausführungsform die Siliziumschicht auszubilden. Bei einigen Ausführungsformen kann das zweite leitende Material 132 eine Metallschicht und/oder eine Dielektrikumsschicht aufweisen.
  • Die Dicke des zweiten leitenden Materials 132 kann etwa 200 Angstrom bis etwa 1500 Angstrom betragen. Die Dicke des zweiten leitenden Materials 132 kann bei einer oder mehreren Ausführungsformen etwa 200 Angstrom oder mehr betragen. Bei verschiedenen Ausführungsformen kann das zweite leitende Material 132 mehrere verschiedene und voneinander getrennte Materialschichten enthalten.
  • Bei einer oder mehreren Ausführungsformen können das erste leitende Material 131 und/oder das zweite leitende Material 132 Diffusionsbarrierenschichten enthalten, um das Eindiffundieren des die Gatekontaktplugs bildenden Metalls sowie das Ausdiffundieren von Atomen aus der Gatedielektrikumsschicht 120 zu verhindern.
  • Wieder unter Bezugnahme auf 4a werden die dünnen Abstandshalter 55, das Kanalgebiet 25, die Source-/Drain-Erweiterungsgebiete 30 zuerst ausgebildet, wie in 3a beschrieben. Die Abstandshalter 60 und die Source-/Draingebiete 40 werden wie bezüglich 3b beschrieben ausgebildet.
  • Unter Bezugnahme auf 4b wird eine Planarisierungsschicht 110 wie etwa eine Aufschleuderglasschicht über dem Substrat 10 abgeschieden und planarisiert, wie bezüglich 3c beschrieben. Das Planarisieren exponiert das zweite leitende Material 132.
  • Das zweite leitende Material 132 wird selektiv geätzt, wobei das erste leitende Material 131 sowohl im ersten als auch im zweiten Gebiet 1 und 2 exponiert werden (4c). Nun wird das erste Gebiet 1 unter Verwendung einer strukturierten Lackschicht 115 blockiert und das erste leitende Material 131 wird nur von dem zweiten Gebiet 2 entfernt.
  • Unter Bezugnahme auf 4d wird der durch das Entfernen des zweiten leitenden Materials 132 gebildete Graben mit einem Leiter gefüllt. Bei verschiedenen Ausführungsformen wird ein drittes leitendes Material 133 abgeschieden.
  • Somit wird das dritte leitende Material 133 über dem ersten leitenden Material 131 unter Ausbildung der Gatestruktur angeordnet. Bei einigen Ausführungsformen können die Atome von dem dritten leitenden Material 133 in das erste leitende Material 131 diffundieren und können das elektrische Verhalten (wie etwa die Austrittsarbeit) des ersten leitenden Materials 131 ändern. Falls beispielsweise das erste leitende Material 131 Titannitrid oder Tantalnitrid mit einer Austrittsarbeit in der mittleren Lage im Bandabstand (z. B. zwischen etwa 4,2 bis etwa 4,9 eV) aufweist, kann der Zusatz von Atomen des dritten leitenden Materials von dem dritten leitenden Material 133 die Austrittsarbeit des ersten leitenden Materials 131 näher an die Valenzbandkante oder die Leitungsbandkante ändern. Bei einer Ausführungsform weist das erste leitende Material 131 Titannitrid und das dritte leitende Material 133 Aluminium, Titan und/oder ein Lanthanid zum Senken der Austrittsarbeit des ersten leitenden Materials 131, auf, damit es sich für NFETs eignet.
  • Ein optionales viertes leitendes Material 134 kann über dem dritten leitenden Material 133 abgeschieden werden. Beispielsweise kann das vierte leitende Material 134 ein Füllmaterial sein, das sich für die Planarisierung eignet. Außerdem kann das vierte leitende Material 134 so gewählt werden, dass es eine Beanspruchung in dem Kanalgebiet 25 des Transistors 200 verleiht. Zu Beispielen für das vierte leitende Material 134 zählen Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid.
  • Bei einer oder mehreren Ausführungsformen können das dritte leitende Material 133 und/oder das vierte leitende Material 134 Diffusionsbarrierenschichten enthalten, um etwa das Eindiffundieren des die Gatekontaktplugs bildenden Metalls sowie das Ausdiffundieren von Atomen von der Gatedielektrikumsschicht 120 zu verhindern.
  • Wie in 4d gezeigt, werden das dritte leitende Material 133 und das vierte leitende Material 134 in dem zweiten Gebiet 2 unter Ausbildung der Schottky-Diode 100 abgeschieden.
  • Somit wird die Gateelektrode 230 in dem ersten Gebiet 1 und die Metallelektrode 150 in dem zweiten Gebiet 2 ausgebildet.
  • Bei dieser Ausführungsform jedoch ist der den Transistor 200 bildende Gatestapel von dem die Schottky-Diode 100 bildenden Gatestapel verschieden. Bei verschiedenen Ausführungsformen können der Dotiertyp und die Dotierkonzentration des Halbleitersubstrats auf geeignete Weise eingestellt werden. Beispielsweise kann die Schottky-Diode 100 je nach der Austrittsarbeit des Gatestapels der Schottky-Diode 100 auf n- oder p-Gebieten des Substrats 10 ausgebildet werden.
  • Die herkömmliche Bearbeitung geht weiter wie bei anderen Ausführungsformen, beispielsweise kann die Planarisierungsschicht 110 durch Ätzen entfernt werden.
  • 5, die die 5a–5e beinhaltet, zeigt ein Halbleiterbauelement mit einem Schottky-Kontakt während verschiedener Fabrikationsstadien.
  • 5a zeigt eine Querschnittsansicht, während 5b die entsprechende Draufsicht zeigt. Wie in 5a gezeigt, werden Dummy-Gates 130 über einem Substrat 10 ausgebildet, um Transistoren 200 auszubilden. Die Dummy-Gates 130 können wie in den bezüglich 3 oder 4 beschriebenen Ausführungsformen ausgebildet werden. Die Transistoren 200 enthalten dünne Abstandshalter 55, Source-/Drain-Erweiterungsgebiete 30, Source-/Draingebiete 40, Abstandshalter 60 wie oben beschrieben.
  • Im Gegensatz zu vorherigen Ausführungsformen werden Dummy-Kontakte 140 strukturiert, während die Dummy-Gates 130 ausgebildet werden (siehe auch Draufsicht von 5b). Die Dummy-Kontakte 140 werden gleichzeitig mit den Dummy-Gates 130 ausgebildet. Deshalb besitzen die Dummy-Kontakte 140 die gleiche Struktur wie die Dummy-Gates 130. Die Dummy-Kontakte 140 werden jedoch mit verschiedenen Abmessungen strukturiert. Die Dummy-Kontakte 140 werden auf der Basis der Größe und der Struktur für Source-/Drainkontakte strukturiert. Beispielsweise kann die Länge Lg der Transistoren 200 größer sein als die Länge Lc der Dummy-Kontakte 140. Analog kann die Breite W der Transistoren 200 größer sei als die Breite Wc der Dummy-Kontakte 140 (5b). Wegen der geringeren Größe der Dummy-Kontakte 140 erstrecken sich die stark dotierten Source-/Draingebiete 40 unter den Dummy-Kontakten 140.
  • Wie in vorausgegangenen Ausführungsformen gezeigt, werden die Dummy-Gates 130 entfernt. Die Dummy-Kontakte 140 werden ebenfalls während des gleichen Prozesses geätzt. Wie bei einer vorausgegangenen Ausführungsform wird nach dem geeigneten Blockieren der Gatedielektrikumsschicht 120 unter den Dummy-Gates 130 die Gatedielektrikumsschicht 120 unter den Dummy-Kontakten 140 entfernt, um einen Abschnitt des Source-/Draingebiets 40 zu exponieren (5c).
  • Unter Bezugnahme auf 5d werden die Gräben mit einer ersten Metallschicht 155 und einem Füllmetall 160 gefüllt, wie in vorausgegangenen Ausführungsformen. Die erste Metallschicht 155 und das Füllmetall 160 in dem Gategebiet bilden die Gateelektrode 230, während die Metallelektrode 150 über den Source-/Draingebieten 40 einen Schottky-Kontakt zu den Source-/Draingebieten 40 bildet.
  • Die herkömmliche Bearbeitung kann fortgesetzt werden, um die Fabrikation des Transistors 200 mit dem Schottky-Kontakt abzuschließen. Beispielsweise wird, wie in 5e gezeigt, bei einer Ausführungsform die Planarisierungsschicht 110 entfernt. Eine Ätzstoppschicht 205, die eine auf Zug oder Druck beanspruchte Ätzstoppschicht beinhalten kann, wird so abgeschieden, dass das Kanalgebiet 25 beansprucht werden kann. Eine Zwischenebenen(Interlevel)-Dielektrikumsschicht 210 wird über der Ätzstoppschicht 205 abgeschieden. Die Zwischenebenen(Interlevel)-Dielektrikumsschicht 210 wird strukturiert und Kontakte werden ausgebildet. Beispielsweise werden Gatekontaktplugs 131 über den Gateelektroden 230 und Source-/Drain-Kontaktplugs 132 über den Metallelektroden 150 ausgebildet.
  • 6, die die 6a und 6b beinhaltet, zeigt eine Halbleiterdiode. 6a zeigt eine Draufsicht und 6b zeigt eine Querschnittsansicht des Halbleiterbauelements.
  • Unter Bezugnahme auf 6b wird die Schottky-Diode an der Grenzfläche zwischen einem ersten dotierten Gebiet 20 und einer Metallelektrode 150 ausgebildet. Das erste dotierte Gebiet 20 ist in einem Substrat 10 angeordnet. Bei verschiedenen Ausführungsformen kann das erste dotierte Gebiet 20 ein Wannengebiet sein, beispielsweise ein Wannengebiet vom n-Typ. Die Metallelektrode 150 kann mehrere Schichten aufweisen, wie in vorausgegangenen Ausführungsformen beschrieben. Bei einer Ausführungsform kann die Metallelektrode 150 eine erste Metallschicht 155 aufweisen, die mehrere unterschiedliche Schichten mit verschiedenen Materialien und Zusammensetzungen aufweisen kann. Beispielsweise kann die erste Metallschicht 155 eine Diffusionsbarrierenschicht, eine Reaktionsbarrierenschicht und eine Schicht zum Steuern der Austrittsarbeit der Metallelektrode 150 an der Grenzfläche mit dem ersten dotierten Gebiet 20 enthalten.
  • Die Halbleiterdiode kann Isolationsgebiete 50 aufweisen, um die Metallelektrode 150 vor stärker dotierten Gebieten wie etwa den zweiten dotierten Gebieten 21 zu isolieren, die mit n+- oder p+-Dotierkonzentrationen dotiert sein können. Falls beispielsweise das erste dotierte Gebiet 20 ein n-Wannengebiet aufweist, können die zweiten dotierten Gebiete 12 ein stark dotiertes n+-Gebiet aufweisen, das einen Kontakt zu der Diode durch Silizidgebiete 22 und Kontaktplugs 31 bereitstellt.
  • 6a zeigt auch den Ort der Dummy-Gates 130, der die Kanten der Metallelektrode 150 bestimmt. Die Dummy-Gates 130 in dem Layout der Diode sind so definiert, dass sie die Isolationsgebiete 50 überlappen, so dass die Diode gleichförmig über den ganzen Bereich zwischen benachbarten Isolationsgebieten 50 ausgebildet wird. Die Isolationsgebiete 50 verhindern, dass die Metallelektrode 150 die Silizidgebiete 22 direkt kontaktiert, was das Bauelement kurzschließen würde.
  • 7, die die 7a und 7b beinhaltet, zeigt eine Halbleiterdiode, wobei 7a eine Draufsicht zeigt und 7b eine Querschnittsansicht des Halbleiterbauelements zeigt.
  • Diese Ausführungsform differiert von der vorausgegangenen Ausführungsform dadurch, dass es zwischen der Metallelektrode 150 und den Isolationsgebieten 50 keine Überlappung gibt. Dieses Design ist wegen der Anwesenheit der Abstandshalter 60 möglich, was ein Kurzschließen zwischen der Metallelektrode 150 und den Silizidgebieten 22 verhindern würde.
  • 8, die die 8a und 8b beinhaltet, zeigt eine Halbleiterdiode, wobei 8a eine Draufsicht zeigt und 8b eine Querschnittsansicht des Halbleiterbauelements zeigt.
  • Bei dieser Ausführungsform werden die Isolationsgebiete 50 nicht verwendet, um die zweiten dotierten Gebiete 21 von dem ersten dotierten Gebiet 20 zu trennen. Die Silizidgebiete 22 sind unter den Kontaktplugs 31 ausgebildet, beispielsweise in kleinen Gräben. Zudem verhindert die Anwesenheit der Abstandshalter 60 jeden direkten Kontakt zwischen der Metallelektrode 150 und den Silizidgebieten 22 auf den zweiten dotierten Gebieten 21.
  • 9, die die 9a und 9b beinhaltet, zeigt eine Halbleiterdiode, wobei 9a eine Draufsicht zeigt und 9b eine Querschnittsansicht des Halbleiterbauelements zeigt.
  • Diese Ausführungsform wird verwendet, um die Fläche der Diode zu reduzieren und auch die Leistung eines unter Verwendung der Schottky-Diode ausgebildeten Varaktors zu verbessern. Die den Gütefaktor des Varaktors bestimmenden Widerstände hängen von dem Metallwiderstand, den Kontaktwiderständen (z. B. der zweiten dotierten Schicht 21 und der Silizidgebiete 22), dem Widerstand der stark dotierten zweiten dotierten Schicht 21 und dem Widerstand der nicht verarmten, schwach dotierten ersten dotierten Schicht 20 ab. Es ist deutlich, dass der Widerstand der schwach dotierten ersten dotierten Schicht 20 wahrscheinlich signifikant ist. Weil die Abstandshalter 60 natürlich jedes Kurzschließen zwischen der Metallelektrode 150 und den Silizidgebieten 22 verhindern, kann das zweite dotierte Gebiet 21 an der Kante der Metallelektrode 150 ausgebildet werden, wodurch der Widerstand der schwach dotierten ersten dotierten Schicht 20 minimiert wird. Somit kann unter Verwendung von Ausführungsformen der Erfindung ein Hochleistungsvaraktor mit hohem Gütefaktor (Q) hergestellt werden. Bei einer oder mehreren Ausführungsformen beispielsweise beträgt der Gütefaktor des Varaktors mindestens 100 bei 2 GHz.
  • Ein Varaktor mit hohem Gütefaktor und großem Abstimmbereich ist eine Voraussetzung für das Design eines stromeffizienten spannungsgesteuerten Oszillators (VCO – Voltage-Controlled Oscillator), der extensiv in CMOS-integrierten HF-Sendeempfängern beispielsweise innerhalb der PLL-Schaltung (Phase Locked Loop – phasensynchronisierte Schleife) verwendet wird.
  • Weiterhin können Ausführungsformen der Erfindung als Freilaufdiode verwendet werden, und zwar aufgrund der Fähigkeit, einen niedrigen Spannungsabfall (~0,2 V) in Durchlassrichtung zu haben, und der schnellen Rückwärtsspannungswiderkehr.
  • Wenngleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, ist zu verstehen, dass hieran verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise wird der Fachmann ohne weiteres verstehen, dass viele der hierin beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können, während sie innerhalb des Schutzbereichs der vorliegenden Erfindung bleiben.

Claims (4)

  1. Verfahren zum Herstellen eines Halbleiterbauelements (100), wobei das Verfahren Folgendes aufweist: – Bereitstellen eines Substrats (10) mit einem ersten Gebiet und einem zweiten Gebiet; – Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats (10); – Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats (10), wobei die erste Dummy-Gateelektrode eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht aufweist; – in dem zweiten Gebiet des Substrats (10) Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht, wobei die zweite Dummy-Gateelektrode eine dritte leitende Schicht und eine vierte leitende Schicht über der dritten leitenden Schicht aufweist; – Ausbilden eines ersten dotierten Gebiets (21) unter der ersten Dummy-Gateelektrode; – Ausbilden eines ersten Grabens durch Entfernen der ersten Dummy-Gateelektrode; – Ausbilden eines zweiten Grabens durch Entfernen der vierten leitenden Schicht und – Ausbilden einer Metallschicht über dem Substrat (10), wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet (21) in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.
  2. Verfahren gemäß Anspruch 1, wobei das Ausbilden der Gatedielektrikumsschicht auch die Gatedielektrikumsschicht in dem ersten Gebiet ausbildet, ferner aufweisend das Entfernen eines Abschnitts der Gatedielektrikumsschicht in dem durch den ersten Graben exponierten ersten Gebiet.
  3. Verfahren gemäß Anspruch 1 oder 2, ferner aufweisend: Füllen des ersten Grabens und des zweiten Grabens mit einem Füllmetall; wobei vorzugsweise das Verfahren ferner aufweist: – Abscheiden einer Planarisierungsschicht über dem Substrat (10) vor dem Ausbilden des ersten Grabens und des zweiten Grabens und – Planarisieren des Füllmetalls und der Metallschicht, um einen Abschnitt der Planarisierungsschicht zu exponieren.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, ferner aufweisend: – Abscheiden einer Planarisierungsschicht über dem Substrat (10) und – Planarisieren der Planarisierungsschicht, um eine obere Oberfläche der ersten und der zweiten Dummy-Gateelektrode zu exponieren, wobei das Ausbilden des ersten Grabens und des zweiten Grabens das selektive Ätzen der zweiten und der vierten leitenden Schicht aufweisen, – Ausbilden einer Schutzlackschicht in dem zweiten Gebiet und – Ätzen der ersten leitenden Schicht.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9182591B2 (en) * 2009-12-16 2015-11-10 University Of South Florida System and method for electrowetting actuation utilizing diodes
US8580625B2 (en) * 2011-07-22 2013-11-12 Tsuo-Wen Lu Metal oxide semiconductor transistor and method of manufacturing the same
US8847333B2 (en) 2011-09-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques providing metal gate devices with multiple barrier layers
FR3005201A1 (fr) * 2013-04-24 2014-10-31 St Microelectronics Crolles 2 Procede de realisation d'un transistor mos a grille metallique, en particulier un transistor pmos, et circuit integre correspondant
TWI625792B (zh) * 2014-06-09 2018-06-01 聯華電子股份有限公司 半導體元件及其製作方法
CN104241285B (zh) * 2014-09-30 2017-07-28 桑德斯微电子器件（南京）有限公司 一种肖特基势垒二极管芯片生产工艺
US9607901B2 (en) * 2015-05-06 2017-03-28 Stmicroelectronics, Inc. Integrated tensile strained silicon NFET and compressive strained silicon-germanium PFET implemented in FINFET technology
CN107564969B (zh) * 2016-07-01 2020-08-04 中芯国际集成电路制造(北京)有限公司 Mos变容器、栅极堆叠结构及其制造方法
CN107564953B (zh) * 2016-07-01 2021-07-30 中芯国际集成电路制造(上海)有限公司 变容晶体管及其制造方法
US20190386104A1 (en) * 2017-12-31 2019-12-19 Skyworks Solutions, Inc. Switch body connections to achieve soft breakdown
CN115868025A (zh) * 2020-03-25 2023-03-28 肖特基Lsi公司 衬底上的FinFET及肖特基二极管的集成

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161760A1 (en) * 2002-03-14 2005-07-28 Commissarist A L'Energie Atomique Schottky power diode comprising a sicoi substrate and the method of producing one such diode
US20060125040A1 (en) * 2004-12-15 2006-06-15 Tower Semiconductor Ltd. Cobalt silicide schottky diode on isolated well
US20070063295A1 (en) * 2005-09-20 2007-03-22 Samsung Electronics Co.,Ltd. Gate electrode, method of forming the same, transistor having the gate electrode, method of manufacturing the same, semiconductor device having the gate electrode and method of manufacturing the same
DE102006059013A1 (de) * 2005-12-14 2007-07-12 Infineon Technologies Ag Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102008008752A1 (de) * 2007-02-15 2008-08-28 FUJITSU LIMITED, Kawasaki-shi Halbleitervorrichtung und Herstellungsverfahren dafür
DE102007041207A1 (de) * 2007-08-31 2009-03-05 Advanced Micro Devices, Inc., Sunnyvale CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
US20090321843A1 (en) * 2008-06-30 2009-12-31 Andrew Waite Cmos device comprising mos transistors with recessed drain and source areas and a si/ge material in the drain and source areas of the pmos transistor
US20100084719A1 (en) * 2008-10-06 2010-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. transistor performance with metal gate
DE112005002350B4 (de) * 2004-11-02 2010-05-20 Intel Corporation, Santa Clara Ein Verfahren zur Herstellung eines Halbleiterbauelements mit High-k-Gate-Dielektrikumschicht und Silizid-Gate-Elektrode

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835580A (en) 1987-04-30 1989-05-30 Texas Instruments Incorporated Schottky barrier diode and method
US5814832A (en) * 1989-09-07 1998-09-29 Canon Kabushiki Kaisha Electron emitting semiconductor device
US5583348A (en) 1991-12-03 1996-12-10 Motorola, Inc. Method for making a schottky diode that is compatible with high performance transistor structures
US5324965A (en) * 1993-03-26 1994-06-28 The United States Of America As Represented By The Secretary Of The Army Light emitting diode with electro-chemically etched porous silicon
JPH07254732A (ja) * 1994-03-15 1995-10-03 Toshiba Corp 半導体発光装置
US5629544A (en) 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
JP3272242B2 (ja) * 1995-06-09 2002-04-08 三洋電機株式会社 半導体装置
US5843796A (en) * 1995-09-11 1998-12-01 Delco Electronics Corporation Method of making an insulated gate bipolar transistor with high-energy P+ im
US6750091B1 (en) 1996-03-01 2004-06-15 Micron Technology Diode formation method
KR100244306B1 (ko) * 1997-07-29 2000-02-01 김영환 반도체 소자의 커패시터의 제조 방법
US6455403B1 (en) 1999-01-04 2002-09-24 Taiwan Semiconductor Manufacturing Company Shallow trench contact structure to solve the problem of schottky diode leakage
US6498367B1 (en) * 1999-04-01 2002-12-24 Apd Semiconductor, Inc. Discrete integrated circuit rectifier device
US6186408B1 (en) * 1999-05-28 2001-02-13 Advanced Power Devices, Inc. High cell density power rectifier
US6373111B1 (en) 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
DE10015884A1 (de) * 2000-03-30 2001-10-11 Philips Corp Intellectual Pty Schottky-Diode
US6544674B2 (en) * 2000-08-28 2003-04-08 Boston Microsystems, Inc. Stable electrical contact for silicon carbide devices
US7126169B2 (en) * 2000-10-23 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor element
DE10101081B4 (de) 2001-01-11 2007-06-06 Infineon Technologies Ag Schottky-Diode
JP2002231971A (ja) 2001-02-02 2002-08-16 Sharp Corp 半導体集積回路装置、その製造方法、ｉｃモジュール、ｉｃカード
KR100414211B1 (ko) * 2001-03-17 2004-01-07 삼성전자주식회사 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법
EP1267415A3 (de) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Leistungshalbleiterbauelement mit RESURF-Schicht
US6797586B2 (en) * 2001-06-28 2004-09-28 Koninklijke Philips Electronics N.V. Silicon carbide schottky barrier diode and method of making
US6586761B2 (en) * 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US7719091B2 (en) * 2002-06-28 2010-05-18 M/A-Com Technology Solutions Holdings, Inc. Diode with improved switching speed
JP2004111634A (ja) * 2002-09-18 2004-04-08 Nec Micro Systems Ltd 半導体装置および半導体装置の製造方法
WO2004049449A1 (ja) * 2002-11-25 2004-06-10 National Institute Of Advanced Industrial Science And Technology 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
KR100496886B1 (ko) * 2003-02-28 2005-06-23 삼성전자주식회사 확장된 플레이트 전극을 갖는 강유전체 기억소자 및 그제조방법
US6936905B2 (en) * 2003-04-24 2005-08-30 Shye-Lin Wu Two mask shottky diode with locos structure
US7192811B2 (en) * 2003-06-23 2007-03-20 Macronix International Co., Ltd. Read-only memory device coded with selectively insulated gate electrodes
US6998694B2 (en) 2003-08-05 2006-02-14 Shye-Lin Wu High switching speed two mask Schottky diode with high field breakdown
US6955932B2 (en) * 2003-10-29 2005-10-18 International Business Machines Corporation Single and double-gate pseudo-FET devices for semiconductor materials evaluation
KR100524993B1 (ko) * 2003-11-28 2005-10-31 삼성전자주식회사 높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀,이이피롬소자 및 그 제조방법
JP4778689B2 (ja) * 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路
US7148548B2 (en) * 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US7544557B2 (en) * 2004-12-15 2009-06-09 Tower Semiconductor Ltd. Gate defined Schottky diode
CN101095233A (zh) * 2004-12-30 2007-12-26 皇家飞利浦电子股份有限公司 增强－耗尽型半导体结构及其制造方法
US20060157748A1 (en) * 2005-01-20 2006-07-20 Nui Chong Metal junction diode and process
JP4664771B2 (ja) * 2005-08-11 2011-04-06 株式会社東芝 半導体装置およびその製造方法
US7335927B2 (en) 2006-01-30 2008-02-26 Internatioanl Business Machines Corporation Lateral silicided diodes
JP5222466B2 (ja) 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7776765B2 (en) 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US7847315B2 (en) 2007-03-09 2010-12-07 Diodes Fabtech Inc. High efficiency rectifier
DE102007020258B4 (de) * 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
US8022446B2 (en) * 2007-07-16 2011-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Schottky diode and power MOSFET
US8021940B2 (en) 2007-12-31 2011-09-20 Intel Corporation Methods for fabricating PMOS metal gate structures
US8338906B2 (en) * 2008-01-30 2012-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Schottky device
US7649237B2 (en) 2008-05-15 2010-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Schottky diode for high speed and radio frequency application
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP2010010266A (ja) * 2008-06-25 2010-01-14 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US7776757B2 (en) 2009-01-15 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high-k metal gate devices
US8129280B2 (en) 2009-07-24 2012-03-06 Applied Materials, Inc. Substrate device having a tuned work function and methods of forming thereof
EP2325884B1 (de) * 2009-11-23 2014-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Herstellungsverfahren für eine Schottky-Diode
JP5587622B2 (ja) * 2010-01-27 2014-09-10 ルネサスエレクトロニクス株式会社 逆導通型ｉｇｂｔ

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161760A1 (en) * 2002-03-14 2005-07-28 Commissarist A L'Energie Atomique Schottky power diode comprising a sicoi substrate and the method of producing one such diode
DE112005002350B4 (de) * 2004-11-02 2010-05-20 Intel Corporation, Santa Clara Ein Verfahren zur Herstellung eines Halbleiterbauelements mit High-k-Gate-Dielektrikumschicht und Silizid-Gate-Elektrode
US20060125040A1 (en) * 2004-12-15 2006-06-15 Tower Semiconductor Ltd. Cobalt silicide schottky diode on isolated well
US20070063295A1 (en) * 2005-09-20 2007-03-22 Samsung Electronics Co.,Ltd. Gate electrode, method of forming the same, transistor having the gate electrode, method of manufacturing the same, semiconductor device having the gate electrode and method of manufacturing the same
DE102006059013A1 (de) * 2005-12-14 2007-07-12 Infineon Technologies Ag Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102008008752A1 (de) * 2007-02-15 2008-08-28 FUJITSU LIMITED, Kawasaki-shi Halbleitervorrichtung und Herstellungsverfahren dafür
DE102007041207A1 (de) * 2007-08-31 2009-03-05 Advanced Micro Devices, Inc., Sunnyvale CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
US20090321843A1 (en) * 2008-06-30 2009-12-31 Andrew Waite Cmos device comprising mos transistors with recessed drain and source areas and a si/ge material in the drain and source areas of the pmos transistor
US20100084719A1 (en) * 2008-10-06 2010-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. transistor performance with metal gate

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