DE102012103024B4 - Verfahren zur Herstellung von Schottky-Dioden mit Metallgateelektroden - Google Patents
Verfahren zur Herstellung von Schottky-Dioden mit Metallgateelektroden Download PDFInfo
- Publication number
- DE102012103024B4 DE102012103024B4 DE102012103024.3A DE102012103024A DE102012103024B4 DE 102012103024 B4 DE102012103024 B4 DE 102012103024B4 DE 102012103024 A DE102012103024 A DE 102012103024A DE 102012103024 B4 DE102012103024 B4 DE 102012103024B4
- Authority
- DE
- Germany
- Prior art keywords
- layer
- region
- substrate
- forming
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 124
- 239000002184 metal Substances 0.000 title claims abstract description 124
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 239000004065 semiconductor Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000000945 filler Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 description 51
- 125000006850 spacer group Chemical group 0.000 description 38
- 229910021332 silicide Inorganic materials 0.000 description 33
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 32
- 239000000463 material Substances 0.000 description 21
- 230000008569 process Effects 0.000 description 21
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 15
- -1 hafnium nitride Chemical class 0.000 description 15
- 229910052721 tungsten Inorganic materials 0.000 description 14
- 239000010937 tungsten Substances 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 229910003468 tantalcarbide Inorganic materials 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 10
- 239000007943 implant Substances 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910026551 ZrC Inorganic materials 0.000 description 6
- OTCHGXYCWNXDOA-UHFFFAOYSA-N [C].[Zr] Chemical compound [C].[Zr] OTCHGXYCWNXDOA-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 6
- WHJFNYXPKGDKBB-UHFFFAOYSA-N hafnium;methane Chemical compound C.[Hf] WHJFNYXPKGDKBB-UHFFFAOYSA-N 0.000 description 6
- 125000005843 halogen group Chemical group 0.000 description 6
- 229910021334 nickel silicide Inorganic materials 0.000 description 6
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052763 palladium Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 3
- 239000004922 lacquer Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000001912 gas jet deposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- FLWCIIGMVIPYOY-UHFFFAOYSA-N fluoro(trihydroxy)silane Chemical compound O[Si](O)(O)F FLWCIIGMVIPYOY-UHFFFAOYSA-N 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Verfahren zum Herstellen eines Halbleiterbauelements (100), wobei das Verfahren Folgendes aufweist:
– Bereitstellen eines Substrats (10) mit einem ersten Gebiet und einem zweiten Gebiet;
– Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats (10);
– Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats (10), wobei die erste Dummy-Gateelektrode eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht aufweist;
– in dem zweiten Gebiet des Substrats (10) Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht, wobei die zweite Dummy-Gateelektrode eine dritte leitende Schicht und eine vierte leitende Schicht über der dritten leitenden Schicht aufweist;
– Ausbilden eines ersten dotierten Gebiets (21) unter der ersten Dummy-Gateelektrode;
– Ausbilden eines ersten Grabens durch Entfernen der ersten Dummy-Gateelektrode;
– Ausbilden eines zweiten Grabens durch Entfernen der vierten leitenden Schicht und
– Ausbilden einer Metallschicht über dem Substrat (10), wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet (21) in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.
– Bereitstellen eines Substrats (10) mit einem ersten Gebiet und einem zweiten Gebiet;
– Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats (10);
– Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats (10), wobei die erste Dummy-Gateelektrode eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht aufweist;
– in dem zweiten Gebiet des Substrats (10) Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht, wobei die zweite Dummy-Gateelektrode eine dritte leitende Schicht und eine vierte leitende Schicht über der dritten leitenden Schicht aufweist;
– Ausbilden eines ersten dotierten Gebiets (21) unter der ersten Dummy-Gateelektrode;
– Ausbilden eines ersten Grabens durch Entfernen der ersten Dummy-Gateelektrode;
– Ausbilden eines zweiten Grabens durch Entfernen der vierten leitenden Schicht und
– Ausbilden einer Metallschicht über dem Substrat (10), wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet (21) in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.
Description
- Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und dabei Schottky-Dioden mit einer Metallgateelektrode und Verfahren zu deren Ausbildung.
- Halbleiterbauelemente werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen integrierte Schaltungen, die auf Halbleiterwafern ausgebildet werden, indem über den Halbleiterwafern viele Arten von dünnen Filmen aus Material abgeschieden werden und die dünnen Filme aus Material strukturiert werden, um die integrierten Schaltungen auszubilden.
- In der Halbleiterindustrie besteht ein Trend zum Reduzieren der Größe von Strukturmerkmalen und/oder Verbessern der Leistung der Halbleiterbauelemente. Beispielsweise werden Strukturmerkmale von Bauelementen skaliert, um die Stromleistung zu verbessern, die Leistung von parasitären Widerständen werden reduziert usw. Ein derartiger technologischer Fortschritt erfordert jedoch die Überwindung vieler Herausforderungen. Eine Herausforderung beinhaltet die Kontaktausbildung in dem Front-end-of-Line, das eine Silizierung eines aktiven Bereichs und das Ausbilden von Kontakten zu ihm durch eine Isolierschicht beinhaltet. Das Skalieren stellt eine Herausforderung für diese Prozesse dar durch Reduzieren der Kontaktgrößen sowie des Kontakt-Kontakt-Abstands. Die Silizierung führt in zunehmendem Maße Defekte ein, die die Prozessausbeuten signifikant reduzieren. Eine weitere Herausforderung ist die Verbesserung bei der Leistung von in Halbleiterbauelementen verwendeten Dioden.
- Schottky-Dioden, die Metall-Halbleiter-Dioden sind, werden herkömmlicherweise ausgebildet, indem Silizidgebiete mit Halbleitergebieten kontaktiert werden, und zwar wegen der Kompatibilität von silizidbasierten Dioden mit herkömmlicher Halbleiterverarbeitung. Solche Dioden weisen jedoch eine Anzahl von Beschränkungen auf. Beispielsweise sind sie für größere Leckströme an Ecken anfällig, beispielsweise aufgrund einer dünneren Silizierung sowie aufgrund der Existenz von vergrößerten Feldgebieten.
- Beispielsweise wird in
US 2006/0125040 A1 - In
US 2007/0063295 A1 - Beispielsweise wird in
DE 11 2005 002 350 B4 ,US 2009/0321843 A1 DE 10 2007 041 207 A1 undUS 2010/0084719 A1 - In
DE 10 2008 008 752 A1 werden beispielsweise nitridbasierte Elektrodenstrukturen für Halbleitervorrichtungen vorgeschlagen. - Beispielsweise wird in
US 2005/0161760 A1 - In
DE 10 2006 059 013 A1 undUS 2009/0321843 A1 -
1 , die die1a und1b beinhaltet, zeigt eine herkömmliche silizidbasierte Schottky-Diode, wobei1a eine Draufsicht zeigt und1b eine Querschnittsansicht des Halbleiterbauelements zeigt. - Unter Bezugnahme auf
1b wird ein Schottky-Kontakt zwischen einem Silizidkontaktgebiet23 und einem ersten dotierten Gebiet20 hergestellt. Das Silizidkontaktgebiet23 wird auf dem ersten dotierten Gebiet20 ausgebildet und wird zwischen benachbarten Isolationsgebieten50 ausgebildet. Der Kontakt zu dem Halbleiter wird hergestellt durch Silizidgebiete22 , die über dem zweiten dotierten Gebiet21 ausgebildet sind, das ein stark dotiertes Gebiet zum Kontaktieren des Halbleiterabschnitts der Diode ist. - Die Isolationsgebiete
50 verhindern, dass das Silizidkontaktgebiet23 die Silizidgebiete22 direkt kontaktiert. Bei einigen Bauelementen wird das Silizidkontaktgebiet23 unter den Kontaktplugs31 , beispielsweise in Gräben unter den Kontaktplugs31 , ausgebildet, so dass mehrere Silizidkontaktgebiete23 unter den Kontaktplugs31 ausgebildet werden. - Gemäß einer Ausführungsform weist ein Halbleiterbauelement ein erstes dotiertes Gebiet auf, das in einem ersten Gebiet eines Substrats angeordnet ist. Eine erste Metallelektrode, die einen ersten Abschnitt einer Metallschicht aufweist, ist über dem ersten dotierten Gebiet angeordnet und kontaktiert es. Ein zweites dotiertes Gebiet ist in einem zweiten Gebiet des Substrats angeordnet. Eine Dielektrikumsschicht ist auf dem zweiten dotierten Gebiet angeordnet. Eine zweite Metallelektrode, die einen zweiten Abschnitt der Metallschicht aufweist, ist über der Dielektrikumsschicht angeordnet. Die zweite Metallelektrode ist kapazitiv an das zweite dotierte Gebiet gekoppelt.
- In verschiedenen Ausführungsformen wird ein Halbleiterbauelement bereitgestellt, das Folgendes aufweist: ein erstes dotiertes Gebiet, das in einem ersten Gebiet eines Substrats angeordnet ist; eine erste Metallelektrode, die über dem ersten dotierten Gebiet angeordnet ist und es kontaktiert, wobei die erste Metallelektrode einen ersten Abschnitt einer Metallschicht aufweist; ein zweites dotiertes Gebiet, das in einem zweiten Gebiet des Substrats angeordnet ist; eine Dielektrikumsschicht, die über dem zweiten dotierten Gebiet angeordnet ist; und eine zweite Metallelektrode, die über der Dielektrikumsschicht angeordnet ist, wobei die zweite Metallelektrode einen zweiten Abschnitt der Metallschicht aufweist, wobei die zweite Metallelektrode kapazitiv an das zweite dotierte Gebiet gekoppelt ist.
- In einer Ausgestaltung kann die erste Metallelektrode von einem ersten Abstandshalter umgeben sein, wobei die zweite Metallelektrode von einem zweiten Abstandshalter umgeben sein kann.
- In noch einer Ausgestaltung kann die zweite Metallelektrode eine Gateelektrode eines Transistors sein.
- In noch einer Ausgestaltung können das erste Gebiet und das zweite Gebiet Teil eines Transistors sein, das zweite dotierte Gebiet ein Kanalgebiet des Transistors sein und das erste dotierte Gebiet ein Source-/Draingebiet des Transistors sein.
- In noch einer Ausgestaltung können das erste dotierte Gebiet und das zweite dotierte Gebiet einen entgegengesetzten Dotiertyp aufweisen.
- In noch einer Ausgestaltung kann die Metallschicht ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Zirkoniumnitrid, Wolfram, Wolframnitrid, Molybdännitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid, Tantalcarbidnitrid und Kombinationen davon.
- In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: eine weitere Metallschicht, die über dem ersten und zweiten Abschnitt der Metallschicht angeordnet ist, wobei die andere Metallschicht ein Material aufweist ausgewählt aus der Gruppe bestehend aus Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid und Kombinationen davon.
- In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: einen Abstandshalter, der an einer Seitenwand der ersten Metallelektrode angeordnet ist; und ein Silizidgebiet, das in dem ersten Gebiet angeordnet ist, wobei der Abstandshalter das Silizidgebiet von der ersten Metallelektrode trennt.
- In noch einer Ausgestaltung kann das Silizidgebiet als ein ringförmiges Gebiet ausgebildet sein und das erste dotierte Gebiet mindestens teilweise umgeben.
- In noch einer Ausgestaltung kann das Halbleiterbauelement Folgendes aufweisen: ein erstes dotiertes Gebiet, das in einem ersten Gebiet eines Substrats angeordnet ist; und eine Metallelektrode, die über dem ersten dotierten Gebiet angeordnet ist und es kontaktiert, wobei die Metallelektrode eine Metallschicht umfasst und wobei die Metallelektrode von einem Abstandshalter umgeben ist.
- In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: ein Silizidgebiet, das in dem ersten Gebiet angeordnet ist, wobei der Abstandshalter das Silizidgebiet von der Metallelektrode trennt.
- In noch einer Ausgestaltung kann das Silizidgebiet als ein ringförmiges Gebiet ausgebildet sein und das erste dotierte Gebiet mindestens teilweise umgeben.
- In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: ein zweites dotiertes Gebiet, das unter dem Silizidgebiet angeordnet ist, wobei das zweite dotierte Gebiet das Silizidgebiet kontaktiert; und ein drittes dotiertes Gebiet, das unter dem Abstandshalter zwischen dem ersten und dem zweiten dotierten Gebiet angeordnet ist, wobei das dritte dotierte Gebiet eine niedrigere Dotierung als das zweite dotierte Gebiet aufweist.
- In noch einer Ausgestaltung kann das Halbleiterbauelement ferner aufweisen: mehrere Kontakte, die auf dem Silizidgebiet angeordnet sind.
- In verschiedenen Ausführungsformen wird ein Transistor bereitgestellt, der Folgendes aufweist: ein Kanalgebiet von einem ersten Dotiertyp, das in einem Substrat angeordnet ist; eine Gatedielektrikumsschicht, die über dem Kanalgebiet angeordnet ist; eine Gateelektrode, die über der Gatedielektrikumsschicht angeordnet ist; ein erstes Source-/Draingebiet von einem zweiten Dotiertyp, das in und/oder über dem Substrat angeordnet und an das Kanalgebiet gekoppelt ist, wobei der zweite Dotiertyp dem ersten Dotiertyp entgegengesetzt ist, und eine erste Kontaktelektrode, die über dem ersten Source-/Draingebiet angeordnet ist, wobei die erste Kontaktelektrode einen ersten Abschnitt einer Metallschicht aufweist und die Gateelektrode einen zweiten Abschnitt der Metallschicht aufweist und wobei der zweite Abschnitt der Metallschicht das erste Source-/Draingebiet kontaktiert.
- In einer Ausgestaltung kann der erste Abschnitt der Metallschicht die Gatedielektrikumsschicht kontaktieren.
- In noch einer Ausgestaltung kann der Transistor ferner aufweisen: einen ersten Abstandshalter, der über einer Seitenwand der Gateelektrode angeordnet ist; und einen zweiten Abstandshalter, der über einer Seitenwand der ersten Kontaktelektrode angeordnet ist.
- In noch einer Ausgestaltung kann der Transistor ferner aufweisen: ein erstes Source-/Drain-Erweiterungsgebiet, das in dem Substrat angeordnet ist, wobei das erste Source-/Drain-Erweiterungsgebiet zwischen dem ersten Source-/Draingebiet und dem Kanalgebiet angeordnet ist.
- In noch einer Ausgestaltung kann der Transistor ferner aufweisen: wobei eine Breite der Gateelektrode größer ist als eine Breite der ersten Kontaktelektrode, wobei die Breite entlang einer Richtung senkrecht zu einer Richtung von dem ersten Source-/Draingebiet zu dem Kanalgebiet gemessen wird.
- In noch einer Ausgestaltung kann der Transistor die Metallschicht ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Zirkoniumnitrid, Wolfram, Wolframnitrid, Molybdännitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid, Tantalcarbidnitrid und Kombinationen davon.
- In noch einer Ausgestaltung kann der Transistor ferner aufweisen: eine weitere Metallschicht, die über dem ersten und zweiten Abschnitt der Metallschicht angeordnet ist, wobei die andere Metallschicht ein Material aufweist ausgewählt aus der Gruppe bestehend aus Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid und Kombinationen davon.
- In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines Substrats mit einem ersten Gebiet und einem zweiten Gebiet; Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats; Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats; in dem zweiten Gebiet des Substrats Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht; Ausbilden eines ersten dotierten Gebiets unter der ersten Dummy-Gateelektrode; Ausbilden eines ersten Grabens und eines zweiten Grabens durch Entfernen der ersten Dummy-Gateelektrode und der zweiten Dummy-Gateelektrode; und Ausbilden einer Metallschicht über dem Substrat, wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.
- In einer Ausgestaltung kann das Ausbilden der Gatedielektrikumsschicht auch die Gatedielektrikumsschicht in dem ersten Gebiet ausbilden, ferner aufweisend das Entfernen eines Abschnitts der Gatedielektrikumsschicht in dem durch den ersten Graben exponierten ersten Gebiet.
- In noch einer Ausgestaltung kann das erste dotierte Gebiet nach dem Ausbilden der ersten Dummy-Gateelektrode ausgebildet werden.
- In noch einer Ausgestaltung kann das erste dotierte Gebiet vor dem Ausbilden der ersten Dummy-Gateelektrode ausgebildet werden.
- In noch einer Ausgestaltung kann die Metallschicht ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Zirkoniumnitrid, Wolfram, Wolframnitrid, Molybdännitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid, Tantalcarbidnitrid und Kombinationen davon.
- In noch einer Ausgestaltung kann der zweite Abschnitt der Metallschicht die Gatedielektrikumsschicht kontaktieren.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: nach dem Ausbilden der Metallschicht das Füllen des ersten Grabens und des zweiten Grabens mit einem Füllmetall.
- In noch einer Ausgestaltung kann das Füllmaterial ein Material aufweisen ausgewählt aus der Gruppe bestehend aus Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid und Kombinationen davon.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat vor dem Ausbilden des ersten Grabens und des zweiten Grabens und nach dem Füllen des ersten Grabens und des zweiten Grabens das Planarisieren des Füllmaterials und der Metallschicht, um einen Abschnitt der Planarisierungsschicht zu exponieren.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat und Planarisieren der Planarisierungsschicht, um eine obere Oberfläche der ersten und der zweiten Dummy-Gateelektrode zu exponieren, wobei das Ausbilden des ersten Grabens und des zweiten Grabens das selektive Ätzen der ersten und der zweiten Dummy-Gateelektrode aufweisen.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: vor dem Ausbilden der Metallschicht das Ausbilden einer leitenden Schicht in dem ersten Graben und nicht dem zweiten Graben.
- In erfindungsgemäßen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt, wobei das Verfahren Folgendes aufweist: Bereitstellen eines Substrats mit einem ersten Gebiet und einem zweiten Gebiet; Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats; Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats, wobei die erste Dummy-Gateelektrode eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht aufweist; in dem zweiten Gebiet des Substrats Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht, wobei die zweite Dummy-Gateelektrode eine dritte leitende Schicht und eine vierte leitende Schicht über der dritten leitenden Schicht aufweist; Ausbilden eines ersten dotierten Gebiets unter der ersten Dummy-Gateelektrode; Ausbilden eines ersten Grabens durch Entfernen der ersten Dummy-Gateelektrode; Ausbilden eines zweiten Grabens durch Entfernen der vierten leitenden Schicht und Ausbilden einer Metallschicht über dem Substrat, wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt.
- In einer Ausgestaltung kann das Ausbilden der Gatedielektrikumsschicht auch die Gatedielektrikumsschicht in dem ersten Gebiet ausbilden, ferner aufweisend das Entfernen eines Abschnitts der Gatedielektrikumsschicht in dem durch den ersten Graben exponierten ersten Gebiet.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Füllen des ersten Grabens und des zweiten Grabens mit einem Füllmetall.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat vor dem Ausbilden des ersten Grabens und des zweiten Grabens und Planarisieren des Füllmetalls und der Metallschicht, um einen Abschnitt der Planarisierungsschicht zu exponieren.
- In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Abscheiden einer Planarisierungsschicht über dem Substrat und Planarisieren der Planarisierungsschicht, um eine obere Oberfläche der ersten und der zweiten Dummy-Gateelektrode zu exponieren, wobei das Ausbilden des ersten Grabens und des zweiten Grabens das selektive Ätzen der zweiten und der vierten leitenden Schicht aufweisen, Ausbilden einer Schutzlackschicht in dem zweiten Gebiet und Ätzen der ersten leitenden Schicht.
- Das oben gesagte hat die Merkmale einer Ausführungsform der vorliegenden Erfindung recht allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht, dass die Konzeption und spezifischen Ausführungsformen, die offenbart sind, ohne weiteres als Basis genutzt werden können, zum Modifizieren oder Auslegen anderer Strukturen oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung. Der Fachmann sollte außerdem erkennen, dass solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abweichen.
- Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit der beiliegenden Zeichnung Bezug genommen.
- Es zeigen:
-
1 , die die1a und1b beinhaltet, eine herkömmliche Halbleiterdiode, wobei1a eine Draufsicht zeigt und1b eine Querschnittsansicht des Halbleiterbauelements zeigt, -
2 , die die2a und2b beinhaltet, eine Querschnittsansicht einer Schottky-Diode; -
3 , die die3a –3g beinhaltet, ein Halbleiterbauelement während verschiedener Fabrikationsstadien; -
4 , die die4a –4d beinhaltet, ein Halbleiterbauelement einschließlich der Schottky-Diode in verschiedenen Fabrikationsstadien gemäß einer Ausführungsform der vorliegenden Erfindung; -
5 , die die5a –5e beinhaltet, ein Halbleiterbauelement mit einem Schottky-Kontakt während verschiedener Fabrikationsstadien gemäß einer Ausführungsform; -
6 , die die6a und6b beinhaltet, eine Halbleiterdiode; -
7 , die die7a und7b beinhaltet, eine Halbleiterdiode, wobei7a eine Draufsicht zeigt und7b eine Querschnittsansicht des Halbleiterbauelements zeigt; -
8 , die die8a und8b beinhaltet, eine Halbleiterdiode, wobei8a eine Draufsicht zeigt und8b eine Querschnittsansicht des Halbleiterbauelements zeigt; und -
9 , die die9a und9b beinhaltet, eine Halbleiterdiode, wobei9a eine Draufsicht zeigt und9b eine Querschnittsansicht des Halbleiterbauelements zeigt. - Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu veranschaulichen, und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet.
- Die Herstellung und Verwendung von verschiedenen Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer großen Vielzahl von spezifischen Kontexten verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung. Insbesondere beschreiben die
1 bis4 und6 bis9 von der Erfindung abweichende Ausgestaltungen. Diese Ausgestaltungen offenbaren jedoch Merkmale die sich im Rahmen des Fachmännischen Handelns zu einer Kombination mit der vorliegenden Erfindung eignen. - Eine strukturelle Ausführungsform eines Halbleiterbauelements mit einer Schottky-Diode wird anhand von
2 beschrieben. - Weitere strukturelle Ausführungsformen werden anhand der
5d und6 –9 beschrieben. Die3 –5 beschreiben verschiedene Ausführungsformen zum Herstellen eines Halbleiterbauelements mit solchen Schottky-Kontakten unter Verwendung von mit der Halbleiterverarbeitung kompatiblen Prozessen. -
2 , die die2a und2b beinhaltet, zeigt eine Querschnittsansicht einer Schottky-Diode, wobei2a eine Querschnittsansicht zeigt und2b eine Draufsicht zeigt. - Wie in
2a gezeigt, ist die Schottky-Diode100 eine Metall-Halbleiterdiode mit einer Metallelektrode150 , die eine Halbleiterschicht kontaktiert, z. B. ein erstes dotiertes Gebiet20 . Das erste dotierte Gebiet20 kann ein Material vom p-Typ, ein Material vom n-Typ oder ein eigenleitendes Material sein. Das erste dotierte Gebiet20 ist in und/oder über einem Substrat10 ausgebildet. Das Substrat10 kann bei verschiedenen Ausführungsformen ein Halbleitersubstrat sein. Das Substrat10 kann ein Halbleitervolumensubstrat oder ein Halbleiter-auf-Isolator-Substrat sein. Einige Beispiele des Substrats10 beinhalten ein monokristallines Volumensiliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin ausgebildete Schicht), eine Schicht aus {110}-Silizium auf einem {100}-Siliziumwafer, eine Schicht eines SOI-Wafer (Silicon-On-Insulator – Silizium auf Isolator) oder eine Schicht eines GeOI-Wafer (Germanium-On-Insulator – Germanium auf Isolator). Bei verschiedenen Ausführungsformen kann es sich bei dem Substrat10 um unstrukturierte Epitaxialschichten handeln. Bei verschiedenen Ausführungsformen kann das Substrat10 ein Siliziumwafer, oder ein Germaniumwafer sein oder es kann ein Verbundhalbleitersubstrat mit Indiumantimonid, Indiumarsenid, Indiumphosphid, Galliumnitrid, Galliumarsenid, Galliumantimonid, Bleitellurid oder Kombinationen davon sein. - Die Metallelektrode
150 weist bei einer Ausführungsform eine erste Metallschicht155 und ein Füllmetall160 auf. Die erste Metallschicht155 kann bei einer Ausführungsform Titan, Tantal und ihre Nitride aufweisen. Bei verschiedenen Ausführungsformen weisen die erste Metallschicht155 und das Füllmetall160 Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Titanaluminiumnitrid, Zirkoniumnitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid und Kombinationen davon, auf. Bei verschiedenen Ausführungsformen kann das Füllmetall160 Aluminium, Kupfer, Wolfram, Legierungen und Verbindungen davon und Kombinationen davon sowie Silizide wie etwa Cobaltsilizid, Nickelsilizid usw. aufweisen. - Die Metallelektrode
150 ist von Abstandshaltern60 umgeben, die mehrere Abstandshalter beinhalten können, die verschiedene Isoliermaterialien aufweisen. Die Abstandshalter60 können bei einer Ausführungsform eine Schicht aus Oxid, gefolgt von einer Schicht aus Nitrid, und eine Schicht aus Oxid enthalten. Die Abstandshalter60 können bei einer Ausführungsform eine ”L”-förmige Komponente beinhalten. - Das eingebaute Potential zwischen dem ersten dotierten Gebiet
20 und der Metallelektrode150 bildet die Schottky-Diode100 . Falls beispielsweise das erste dotierte Gebiet20 vom n-Typ ist, ist die Differenz zwischen der Fermi-Energie der Metallelektrode150 (Metallaustrittsarbeit) und der Halbleiteraustrittsarbeit (Elektronenaffinität) die von den Elektronen in dem Metall gesehene Barriere, die versuchen, sich in das erste dotierte Gebiet20 zu bewegen. Falls analog das erste dotierte Gebiet20 ein Material vom p-Typ ist, ist die Barrierenhöhe durch die Differenz zwischen der Valenzbandkante und der Metallaustrittsarbeit der Metallelektrode150 gegeben. Diese Barriere wird als die Schottky-Barriere bezeichnet. Deshalb bildet ein Metall-Halbleiter-Übergang eine Barriere für Elektronen und Löcher, falls die Austrittsarbeit der Metallelektrode150 irgendwo zwischen der Leitungs- und Valenzbandkante des ersten dotierten Gebiets20 liegt. - Analog sehen Elektronen von dem Leiterband des ersten dotierten Gebiets
20 eine Barriere ähnlich einem p-n-Übergang, der die Differenz zwischen der Fermi-Energie des Metalls und dem quasi-Fermi-Energieniveau des ersten dotierten Gebiets20 ist. Deshalb kann diese eingebaute Barriere durch Ändern der Metallaustrittsarbeit und/oder des ersten dotierten Gebiets20 optimiert werden. - Folglich werden Schottky-Dioden in vielen Anwendungen sowohl als diskrete Komponenten oder als Kontakte für aktive Komponenten wie etwa Transistoren, Kondensatoren, Dioden usw. verwendet. Beispielsweise sind Source-/Draingebiete in Transistoren stark dotiert, um parasitäre Widerstände zu reduzieren. Als Kontakte zu stark dotierten Source-/Draingebieten können die Metallaustrittsarbeiten so eingestellt werden, dass sie den Dotierkonzentrationen der Halbleitergebiete entsprechen.
- Weiterhin ist eine Schottky-Diode ein Majoritätsträgerbauelement, bei dem Elektronen-Loch-Rekombinationsprozesse nicht wichtig sind. Somit besitzen Schottky-Dioden unter Durchlassvorspannungsbedingungen eine viel schnellere Antwort als p-n-Flächendioden. Deshalb werden Schottky-Dioden bei Anwendungen verwendet, wo die Geschwindigkeit einer Antwort wichtig ist, beispielsweise bei Mikrowellendetektoren, Mischstufen und Varaktoren usw.
- Wie in
2b dargestellt, kann die Schottky-Diode100 ein beliebiges geeignetes Layout aufweisen.2b zeigt ein ringförmiges Layout, bei dem die Metallelektrode150 den zentralen Abschnitt bildet und die Silizidgebiete22 den äußeren Kontakt zu den ersten dotierten Gebieten20 bilden. Die Silizidgebiete22 sind durch den Abstandshalter60 , der die Metallelektrode150 umgibt, weil der Abstandshalter60 auf allen Seitenwänden der Metallelektrode150 ausgebildet ist, von der Metallelektrode150 getrennt. Die Schottky-Diode100 ist bei einer Ausführungsform unter Verwendung von Isolationsgebieten50 isoliert. -
3 , die die3a –3g beinhaltet, zeigt ein Halbleiterbauelement während verschiedener Fabrikationsstadien. - Unter Bezugnahme auf
3a wird ein Transistor200 in einem ersten Gebiet1 des Substrats10 hergestellt und eine Schottky-Diode100 gleichzeitig in einem zweiten Gebiet2 des Substrats10 hergestellt. - Isolationsgebiete
50 werden unter Verwendung herkömmlicher Techniken in dem Substrat10 ausgebildet. Bei einer Ausführungsform weisen die Isolationsgebiete50 eine flache Grabenisolation auf. - Wie in
3a gezeigt, wird eine Gatedielektrikumsschicht120 über einem Substrat10 ausgebildet. Die Gatedielektrikumsschicht120 kann eine Hohes-k-Dielektrikumsschicht sein. Bei einer oder mehreren Ausführungsformen kann, als Veranschaulichung, die Gatedielektrikumsschicht120 Hafniumoxid, Zirkoniumoxid, Titanoxid, Aluminiumoxid und Kombinationen davon aufweisen. Bei verschiedenen Ausführungsformen kann die Gatedielektrikumsschicht120 andere Hohes-k-Gatedielektrikumsmaterialien gemäß der Anwendung aufweisen, für die sie verwendet werden. Die Gatedielektrikumsschicht120 kann durch chemische Abscheidung aus der Dampfphase (CVD – Chemical Vapor Deposition), Atomlagenabscheidung (ALD), MOCVD (Metal Organic Chemical Vapor Deposition), physikalische Abscheidung aus der Dampfphase (PVD) oder JVD (Jet Vapor Deposition) abgeschieden werden, als Beispiele. Bei anderen Ausführungsformen kann die Gatedielektrikumsschicht120 unter Einsatz anderer geeigneter Abscheidungstechniken abgeschieden werden. - Ein Dummy-Gate
130 wird über der Gatedielektrikumsschicht120 ausgebildet. Bei einer Ausführungsform wird eine Dummy-Gateschicht unter Verwendung bekannter Fotolithografietechniken abgeschieden und strukturiert, um das Dummy-Gate130 der eigentlichen Struktur herzustellen. Das Dummy-Gate130 kann bei einer Ausführungsform Polysilizium aufweisen. Das Polysilizium kann bei einigen Ausführungsformen amorph oder teilweise amorph sein. Das Dummy-Gate130 kann eine Dicke von zwischen etwa 400 Å bis 2000 Å aufweisen und kann unter Verwendung von CVD, PVD, ALD oder anderer Abscheidungstechniken abgeschieden werden. - Dünne Abstandshalter
55 können an den Seitenwänden des Dummy-Gates130 ausgebildet werden. Die dünnen Abstandshalter55 können bei verschiedenen Ausführungsformen ein Oxid oder ein Nitrid aufweisen. Die dünnen Abstandshalter55 werden in der Regel durch die Abscheidung einer konformen Schicht gefolgt von einem anisotropen Ätzen ausgebildet. Der Prozess kann wiederholt werden, um bei verschiedenen Ausführungsformen mehrere Schichten auszubilden. Bei einer Ausführungsform können die dünnen Abstandshalter55 beispielsweise durch Oxidation ausgebildet werden, falls das Dummy-Gate130 Polysilizium oder andere Materialien aufweist, die ein stabiles isolierendes Oxid bilden können. Die dünnen Abstandshalter55 können bei einigen Ausführungsformen einen Oxidabstandshalter und einen Nitridabstandshalter beinhalten. - Nach dem Ausbilden der dünnen Abstandshalter
55 werden die Source-/Drain-Erweiterungsgebiete30 und Halo-Gebiete im ersten Gebiet1 ausgebildet. Bei einer Ausführungsform jedoch werden die Source-/Drain-Erweiterung und die Halo-Implantierungen in dem zweiten Gebiet2 übersprungen. Beispielsweise können die Diodengebiete (zweites Gebiet2 ) beim Implantieren maskiert werden, um Source-/Drain-Erweiterungsgebiete30 auszubilden. - In dem ersten Gebiet
1 können die Source-/Drain-Erweiterungsgebiete unter Verwendung des Dummy-Gates130 und der dünnen Abstandshalter55 als Maske implantiert werden. Es können auch andere Implantierungen (z. B. Pocket-Implantierungen, Halo-Implantierungen oder doppelt diffundierte Gebiete) wie gewünscht durchgeführt werden. Die Erweiterungsimplantierungen definieren auch das Kanalgebiet25 . Falls ein Transistor vom p-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom p-Typ zusammen mit einer Halo-Implantierung vom n-Typ verwendet, um die Source-/Drain-Erweiterungsgebiete auszubilden. Falls ein Transistor vom n-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom n-Typ zusammen mit einer Halo-Implantierung vom p-Typ verwendet, um die Erweiterungsgebiete auszubilden. - Als Ergebnis des Ausbildens der Source-/Drain-Erweiterungsgebiete
30 (und der Halo-Gebiete) wird das Kanalgebiet25 unter dem Dummy-Gate130 ausgebildet. - Wie als nächstes in
3c gezeigt wird, werden Abstandshalter60 an den Seitenwänden der existierenden dünnen Abstandshalter55 ausgebildet.3c zeigt das Bauelement, nachdem es einem Ionenimplantierungsschritt und einem schnellen thermischen Tempern ausgesetzt worden ist, wodurch die Source-/Draingebiete40 entstehen. Ähnlich der Ausbildung der Erweiterungsgebiete wird, falls ein Transistor vom p-Typ ausgebildet werden soll, eine Ionenimplantierung vom p-Typ verwendet, um die stark dotierten tiefen Source-/Draingebiete auszubilden. Falls ein Transistor vom n-Typ ausgebildet werden soll, wird eine Ionenimplantierung vom n-Typ verwendet, um die stark dotierten Source-/Draingebiete auszubilden. Eine Source-/Drain-Temperung, die eine schnelle thermische Temperung, Spitzentemperungen, Lasertemperung, Flash-Temperung und Kombinationen davon beinhalten kann, folgt den Source-/Drain-Implantierungen und bildet die aktiven Übergänge. - Wenngleich die Abstandshalter
60 verwendet werden, um die implantierten Source-/Drain-Dotierstoffe zu trennen, kann sich nach dem Source-/Drain-Tempern ein Teil des Source-/Draingebiets40 unter den Abstandshaltern60 erstrecken. - Ein nichtgezeigter Ätzstoppliner kann über der oberen Oberfläche des Substrats
10 abgeschieden werden. Eine Planarisierungsschicht110 wie etwa Aufschleuderglas wird dann über dem Ätzstoppliner ausgebildet. Bei einer oder mehreren Ausführungsformen kann die Planarisierungsschicht110 ein dielektrisches Material aufweisen. Bei verschiedenen Ausführungsformen kann die Planarisierungsschicht110 Materialien wie etwa dotiertes Glas (BPSG, PSG, BSG), Organosilikatglas (OSG), Fluoro-Silikatglas (FSG), Aufschleuderglas (SOG), Siliziumnitrid und plasmaunterstütztes Tetraethyloxysilan (TEOS) aufweisen. - Ein Planarisierungsprozess kann nach der Ausbildung der Planarisierungsschicht
110 ausgebildet werden. Der Planarisierungsprozess wird gestoppt, wenn das Dummy-Gate130 exponiert ist. Der Planarisierungsprozess weist beispielsweise eine CMP-Technik oder einen zeitlich gesteuerten Nassätzprozess, z. B. ein heißes Phosphorbad, auf. - Bei einigen Ausführungsformen kann nach dem obigen Planarisierungsprozess die Planarisierungsschicht
110 geätzt werden, um Ausnehmungen auszubilden, und eine Ätzlackschicht kann abgeschieden werden. Ein zweiter Planarisierungsschritt kann durchgeführt werden, um das Dummy-Gate130 zu exponieren, wodurch eine ätzbeständige Schicht innerhalb der Ausnehmungen der Planarisierungsschicht110 zurückbleibt. - Das Dummy-Gate
130 wird unter Exponierung der darunterliegenden Gatedielektrikumsschicht120 selektiv geätzt (3d ). Die Planarisierungsschicht110 (und optional die eingebettete ätzbeständige Schicht) schützt das Substrat10 , was ansonsten während des selektiven Ätzens des Dummy-Gates130 exponiert würde. - Wie als nächstes in
3e dargestellt, wird das erste Gebiet1 unter Verwendung einer strukturierten Lackschicht115 blockiert, die unter Verwendung eines Lithografieprozesses ausgebildet werden kann. Das exponierte zweite Gebiet2 wird einem zusätzlichen Ätzschritt unterzogen, der die Gatedielektrikumsschicht120 entfernt und das darunterliegende Substrat10 exponiert. Bei einer Ausführungsform kann eine selektive Reaktive Ionenätzung verwendet werden, um die Gatedielektrikumsschicht120 zu entfernen, um das Ätzen der dünnen Abstandshalter55 und/oder der Abstandshalter60 zu vermeiden. Ein teilweises Ätzen der dünnen Abstandshalter55 und der Abstandshalter60 kann jedoch toleriert werden, da es nur die Länge der Schottky-Diode vergrößert. - Ein neues Metall wird nach dem Entfernen des Dummy-Gates
130 in den Gräben ausgebildet, das beispielsweise die Gräben füllen kann, wie in3f gezeigt. Die strukturierte Lackschicht115 wird unter Exponierung der Gatedielektrikumsschicht in dem ersten Gebiet1 und des Substrats10 in dem zweiten Gebiet2 entfernt. Eine erste Metallschicht155 wird abgeschieden, gefolgt von der Abscheidung des Füllmetalls160 . Bei verschiedenen Ausführungsformen weist die erste Metallschicht155 Aluminiumnitrid, Hafniumnitrid, Tantalnitrid, Titannitrid, Titanaluminiumnitrid, Zirkoniumnitrid, Tantalcarbid, Hafniumcarbid, Zirkoniumcarbid und Kombinationen davon, auf. Bei einer Ausführungsform können die erste Metallschicht155 und das Füllmetall160 das gleiche Metall aufweisen und können in einem einzelnen Prozessschritt abgeschieden werden. - Alternativ kann das Füllmetall
160 ein Füllmaterial sein, das sich für die Planarisierung eignet. Außerdem kann das Füllmetall160 so ausgewählt werden, dass es eine Belastung innerhalb des Kanalgebiets25 des Transistors200 verleiht. Zu Beispielen für das Füllmetall160 zählen Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltnitrid, Nickelsilizid. - Wie in
3g gezeigt, kann ein Planarisierungsprozess, der chemische und mechanische Polierprozesse beinhalten kann, ausgeführt werden, wodurch die Gateelektrode230 in dem ersten Gebiet1 und die Metallelektrode150 in dem zweiten Gebiet2 ausgebildet werden. Bei dieser Ausführungsform sind die Austrittsarbeit der Gateelektrode230 und der Metallelektrode150 etwa gleich. - Die weitere Bearbeitung geht weiter wie bei herkömmlicher Bearbeitung. Die Planarisierungsschicht
110 kann entfernt werden, gefolgt von dem Entfernen des Ätzstoppliners bei einigen Ausführungsformen. Bei anderen Ausführungsformen kann die Planarisierungsschicht110 als Teil der Zwischenebenen(Interlevel)-Dielektrikumsschicht verwendet werden. -
4 , die die4a –4d beinhaltet, zeigt ein Halbleiterbauelement mit der Schottky-Diode in verschiedenen Fabrikationsstadien gemäß einer Ausführungsform der vorliegenden Erfindung. - Unter Bezugnahme auf
4a werden eine Gatedielektrikumsschicht120 und ein Dummy-Gate130 wie in vorausgegangenen Ausführungsformen ausgebildet. Im Gegensatz zu der vorausgegangenen Ausführungsform jedoch enthält das Dummy-Gate130 einen Doppelschichtstapel. - Bei dieser Ausführungsform werden ein Dummy-Gate
130 , das ein erstes leitendes Material131 aufweist, und ein zweites leitendes Material132 abgeschieden. Das erste leitende Material131 und das zweite leitende Material132 werden wie in2a beschrieben strukturiert und bearbeitet. - Bei verschiedenen Ausführungsformen weist das erste leitende Material
131 Tantalnitrid und/oder Titannitrid auf. Bei anderen Ausführungsformen weist das erste leitende Material131 Wolfram, Wolframnitrid, Molybdännitrid, Hafniumnitrid, Zirkoniumnitrid, Tantalcarbid, Hafniumcarbid, Tantalcarbid, Zirkoniumcarbid, Tantalcarbidnitrid, Titanaluminiumnitrid, auf. Das erste leitende Material131 kann so gewählt werden, dass es eine entsprechende Austrittsarbeit für den Design-Feldeffekttransistor (FET) aufweist. Alternativ kann bei einer Ausführungsform ein Metallgatematerial mit einer mittleren Lage im Bandabstand, z. B. stöchiometrisches Titannitrid oder Tantalnitrid, verwendet werden, weil die finale Austrittsarbeit in dem ”Gate zuletzt”-Stadium des Prozessflusses eingestellt wird. Bei einer Ausführungsform weist das erste leitende Material131 Titannitrid auf. - Bei einer Ausführungsform beträgt die Dicke des ersten leitenden Materials
131 unter etwa 80 Angstrom. Deshalb stellt das erste leitende Material131 primär die Austrittsarbeit ein, falls es nicht während des ”Gate zuletzt”-Stadiums des Fabrikationsprozesses weiter dotiert wird. Bei einer weiteren Ausführungsform kann das erste leitende Material131 mehrere unterschiedliche und getrennte Materialschichten aufweisen. Beispielsweise kann das erste leitende Material131 Diffusionsbarrierenschichten sowie Reaktionsbarrierenschichten enthalten, um zu verhindern, dass sich verschiedene Schichten mit der Metallgateelektrode vermischen oder reagieren. - Bei einer Ausführungsform kann das erste leitende Material
131 unter Verwendung eines ALD-Prozesses (Atomic Layer Deposition) ausgebildet werden. Bei einer Ausführungsform kann der ALD-Prozess in einem Mehrkammer-Anlagensystem durchgeführt werden, wie in der Technik bekannt ist, das eine erste Kammer zum Ausbilden des ersten leitenden Materials131 und eine zweite Kammer zum Ausbilden des zweiten leitenden Materials132 aufweisen kann. - Bei einer Ausführungsform enthält das zweite leitende Material
132 eine Siliziumschicht wie etwa Polysilizium oder amorphes Silizium. Die Siliziumschicht kann unter Verwendung eines Dampfabscheidungsprozesses wie etwa beispielsweise eines Prozesses der chemischen Abscheidung aus der Dampfphase (CVD) ausgebildet werden. Ein CVD-Prozess unter Verwendung von Silan (SiH4) kann verwendet werden, um bei einer Ausführungsform die Siliziumschicht auszubilden. Bei einigen Ausführungsformen kann das zweite leitende Material132 eine Metallschicht und/oder eine Dielektrikumsschicht aufweisen. - Die Dicke des zweiten leitenden Materials
132 kann etwa 200 Angstrom bis etwa 1500 Angstrom betragen. Die Dicke des zweiten leitenden Materials132 kann bei einer oder mehreren Ausführungsformen etwa 200 Angstrom oder mehr betragen. Bei verschiedenen Ausführungsformen kann das zweite leitende Material132 mehrere verschiedene und voneinander getrennte Materialschichten enthalten. - Bei einer oder mehreren Ausführungsformen können das erste leitende Material
131 und/oder das zweite leitende Material132 Diffusionsbarrierenschichten enthalten, um das Eindiffundieren des die Gatekontaktplugs bildenden Metalls sowie das Ausdiffundieren von Atomen aus der Gatedielektrikumsschicht120 zu verhindern. - Wieder unter Bezugnahme auf
4a werden die dünnen Abstandshalter55 , das Kanalgebiet25 , die Source-/Drain-Erweiterungsgebiete30 zuerst ausgebildet, wie in3a beschrieben. Die Abstandshalter60 und die Source-/Draingebiete40 werden wie bezüglich3b beschrieben ausgebildet. - Unter Bezugnahme auf
4b wird eine Planarisierungsschicht110 wie etwa eine Aufschleuderglasschicht über dem Substrat10 abgeschieden und planarisiert, wie bezüglich3c beschrieben. Das Planarisieren exponiert das zweite leitende Material132 . - Das zweite leitende Material
132 wird selektiv geätzt, wobei das erste leitende Material131 sowohl im ersten als auch im zweiten Gebiet1 und2 exponiert werden (4c ). Nun wird das erste Gebiet1 unter Verwendung einer strukturierten Lackschicht115 blockiert und das erste leitende Material131 wird nur von dem zweiten Gebiet2 entfernt. - Unter Bezugnahme auf
4d wird der durch das Entfernen des zweiten leitenden Materials132 gebildete Graben mit einem Leiter gefüllt. Bei verschiedenen Ausführungsformen wird ein drittes leitendes Material133 abgeschieden. - Somit wird das dritte leitende Material
133 über dem ersten leitenden Material131 unter Ausbildung der Gatestruktur angeordnet. Bei einigen Ausführungsformen können die Atome von dem dritten leitenden Material133 in das erste leitende Material131 diffundieren und können das elektrische Verhalten (wie etwa die Austrittsarbeit) des ersten leitenden Materials131 ändern. Falls beispielsweise das erste leitende Material131 Titannitrid oder Tantalnitrid mit einer Austrittsarbeit in der mittleren Lage im Bandabstand (z. B. zwischen etwa 4,2 bis etwa 4,9 eV) aufweist, kann der Zusatz von Atomen des dritten leitenden Materials von dem dritten leitenden Material133 die Austrittsarbeit des ersten leitenden Materials131 näher an die Valenzbandkante oder die Leitungsbandkante ändern. Bei einer Ausführungsform weist das erste leitende Material131 Titannitrid und das dritte leitende Material133 Aluminium, Titan und/oder ein Lanthanid zum Senken der Austrittsarbeit des ersten leitenden Materials131 , auf, damit es sich für NFETs eignet. - Ein optionales viertes leitendes Material
134 kann über dem dritten leitenden Material133 abgeschieden werden. Beispielsweise kann das vierte leitende Material134 ein Füllmaterial sein, das sich für die Planarisierung eignet. Außerdem kann das vierte leitende Material134 so gewählt werden, dass es eine Beanspruchung in dem Kanalgebiet25 des Transistors200 verleiht. Zu Beispielen für das vierte leitende Material134 zählen Aluminium, Wolfram, Kupfer, Titan, Nickel, Platin, Palladium, Titannitrid, Cobaltsilizid, Nickelsilizid. - Bei einer oder mehreren Ausführungsformen können das dritte leitende Material
133 und/oder das vierte leitende Material134 Diffusionsbarrierenschichten enthalten, um etwa das Eindiffundieren des die Gatekontaktplugs bildenden Metalls sowie das Ausdiffundieren von Atomen von der Gatedielektrikumsschicht120 zu verhindern. - Wie in
4d gezeigt, werden das dritte leitende Material133 und das vierte leitende Material134 in dem zweiten Gebiet2 unter Ausbildung der Schottky-Diode100 abgeschieden. - Somit wird die Gateelektrode
230 in dem ersten Gebiet1 und die Metallelektrode150 in dem zweiten Gebiet2 ausgebildet. - Bei dieser Ausführungsform jedoch ist der den Transistor
200 bildende Gatestapel von dem die Schottky-Diode100 bildenden Gatestapel verschieden. Bei verschiedenen Ausführungsformen können der Dotiertyp und die Dotierkonzentration des Halbleitersubstrats auf geeignete Weise eingestellt werden. Beispielsweise kann die Schottky-Diode100 je nach der Austrittsarbeit des Gatestapels der Schottky-Diode100 auf n- oder p-Gebieten des Substrats10 ausgebildet werden. - Die herkömmliche Bearbeitung geht weiter wie bei anderen Ausführungsformen, beispielsweise kann die Planarisierungsschicht
110 durch Ätzen entfernt werden. -
5 , die die5a –5e beinhaltet, zeigt ein Halbleiterbauelement mit einem Schottky-Kontakt während verschiedener Fabrikationsstadien. -
5a zeigt eine Querschnittsansicht, während5b die entsprechende Draufsicht zeigt. Wie in5a gezeigt, werden Dummy-Gates130 über einem Substrat10 ausgebildet, um Transistoren200 auszubilden. Die Dummy-Gates130 können wie in den bezüglich3 oder4 beschriebenen Ausführungsformen ausgebildet werden. Die Transistoren200 enthalten dünne Abstandshalter55 , Source-/Drain-Erweiterungsgebiete30 , Source-/Draingebiete40 , Abstandshalter60 wie oben beschrieben. - Im Gegensatz zu vorherigen Ausführungsformen werden Dummy-Kontakte
140 strukturiert, während die Dummy-Gates130 ausgebildet werden (siehe auch Draufsicht von5b ). Die Dummy-Kontakte140 werden gleichzeitig mit den Dummy-Gates130 ausgebildet. Deshalb besitzen die Dummy-Kontakte140 die gleiche Struktur wie die Dummy-Gates130 . Die Dummy-Kontakte140 werden jedoch mit verschiedenen Abmessungen strukturiert. Die Dummy-Kontakte140 werden auf der Basis der Größe und der Struktur für Source-/Drainkontakte strukturiert. Beispielsweise kann die Länge Lg der Transistoren200 größer sein als die Länge Lc der Dummy-Kontakte140 . Analog kann die Breite W der Transistoren200 größer sei als die Breite Wc der Dummy-Kontakte140 (5b ). Wegen der geringeren Größe der Dummy-Kontakte140 erstrecken sich die stark dotierten Source-/Draingebiete40 unter den Dummy-Kontakten140 . - Wie in vorausgegangenen Ausführungsformen gezeigt, werden die Dummy-Gates
130 entfernt. Die Dummy-Kontakte140 werden ebenfalls während des gleichen Prozesses geätzt. Wie bei einer vorausgegangenen Ausführungsform wird nach dem geeigneten Blockieren der Gatedielektrikumsschicht120 unter den Dummy-Gates130 die Gatedielektrikumsschicht120 unter den Dummy-Kontakten140 entfernt, um einen Abschnitt des Source-/Draingebiets40 zu exponieren (5c ). - Unter Bezugnahme auf
5d werden die Gräben mit einer ersten Metallschicht155 und einem Füllmetall160 gefüllt, wie in vorausgegangenen Ausführungsformen. Die erste Metallschicht155 und das Füllmetall160 in dem Gategebiet bilden die Gateelektrode230 , während die Metallelektrode150 über den Source-/Draingebieten40 einen Schottky-Kontakt zu den Source-/Draingebieten40 bildet. - Die herkömmliche Bearbeitung kann fortgesetzt werden, um die Fabrikation des Transistors
200 mit dem Schottky-Kontakt abzuschließen. Beispielsweise wird, wie in5e gezeigt, bei einer Ausführungsform die Planarisierungsschicht110 entfernt. Eine Ätzstoppschicht205 , die eine auf Zug oder Druck beanspruchte Ätzstoppschicht beinhalten kann, wird so abgeschieden, dass das Kanalgebiet25 beansprucht werden kann. Eine Zwischenebenen(Interlevel)-Dielektrikumsschicht210 wird über der Ätzstoppschicht205 abgeschieden. Die Zwischenebenen(Interlevel)-Dielektrikumsschicht210 wird strukturiert und Kontakte werden ausgebildet. Beispielsweise werden Gatekontaktplugs131 über den Gateelektroden230 und Source-/Drain-Kontaktplugs132 über den Metallelektroden150 ausgebildet. -
6 , die die6a und6b beinhaltet, zeigt eine Halbleiterdiode.6a zeigt eine Draufsicht und6b zeigt eine Querschnittsansicht des Halbleiterbauelements. - Unter Bezugnahme auf
6b wird die Schottky-Diode an der Grenzfläche zwischen einem ersten dotierten Gebiet20 und einer Metallelektrode150 ausgebildet. Das erste dotierte Gebiet20 ist in einem Substrat10 angeordnet. Bei verschiedenen Ausführungsformen kann das erste dotierte Gebiet20 ein Wannengebiet sein, beispielsweise ein Wannengebiet vom n-Typ. Die Metallelektrode150 kann mehrere Schichten aufweisen, wie in vorausgegangenen Ausführungsformen beschrieben. Bei einer Ausführungsform kann die Metallelektrode150 eine erste Metallschicht155 aufweisen, die mehrere unterschiedliche Schichten mit verschiedenen Materialien und Zusammensetzungen aufweisen kann. Beispielsweise kann die erste Metallschicht155 eine Diffusionsbarrierenschicht, eine Reaktionsbarrierenschicht und eine Schicht zum Steuern der Austrittsarbeit der Metallelektrode150 an der Grenzfläche mit dem ersten dotierten Gebiet20 enthalten. - Die Halbleiterdiode kann Isolationsgebiete
50 aufweisen, um die Metallelektrode150 vor stärker dotierten Gebieten wie etwa den zweiten dotierten Gebieten21 zu isolieren, die mit n+- oder p+-Dotierkonzentrationen dotiert sein können. Falls beispielsweise das erste dotierte Gebiet20 ein n-Wannengebiet aufweist, können die zweiten dotierten Gebiete12 ein stark dotiertes n+-Gebiet aufweisen, das einen Kontakt zu der Diode durch Silizidgebiete22 und Kontaktplugs31 bereitstellt. -
6a zeigt auch den Ort der Dummy-Gates130 , der die Kanten der Metallelektrode150 bestimmt. Die Dummy-Gates130 in dem Layout der Diode sind so definiert, dass sie die Isolationsgebiete50 überlappen, so dass die Diode gleichförmig über den ganzen Bereich zwischen benachbarten Isolationsgebieten50 ausgebildet wird. Die Isolationsgebiete50 verhindern, dass die Metallelektrode150 die Silizidgebiete22 direkt kontaktiert, was das Bauelement kurzschließen würde. -
7 , die die7a und7b beinhaltet, zeigt eine Halbleiterdiode, wobei7a eine Draufsicht zeigt und7b eine Querschnittsansicht des Halbleiterbauelements zeigt. - Diese Ausführungsform differiert von der vorausgegangenen Ausführungsform dadurch, dass es zwischen der Metallelektrode
150 und den Isolationsgebieten50 keine Überlappung gibt. Dieses Design ist wegen der Anwesenheit der Abstandshalter60 möglich, was ein Kurzschließen zwischen der Metallelektrode150 und den Silizidgebieten22 verhindern würde. -
8 , die die8a und8b beinhaltet, zeigt eine Halbleiterdiode, wobei8a eine Draufsicht zeigt und8b eine Querschnittsansicht des Halbleiterbauelements zeigt. - Bei dieser Ausführungsform werden die Isolationsgebiete
50 nicht verwendet, um die zweiten dotierten Gebiete21 von dem ersten dotierten Gebiet20 zu trennen. Die Silizidgebiete22 sind unter den Kontaktplugs31 ausgebildet, beispielsweise in kleinen Gräben. Zudem verhindert die Anwesenheit der Abstandshalter60 jeden direkten Kontakt zwischen der Metallelektrode150 und den Silizidgebieten22 auf den zweiten dotierten Gebieten21 . -
9 , die die9a und9b beinhaltet, zeigt eine Halbleiterdiode, wobei9a eine Draufsicht zeigt und9b eine Querschnittsansicht des Halbleiterbauelements zeigt. - Diese Ausführungsform wird verwendet, um die Fläche der Diode zu reduzieren und auch die Leistung eines unter Verwendung der Schottky-Diode ausgebildeten Varaktors zu verbessern. Die den Gütefaktor des Varaktors bestimmenden Widerstände hängen von dem Metallwiderstand, den Kontaktwiderständen (z. B. der zweiten dotierten Schicht
21 und der Silizidgebiete22 ), dem Widerstand der stark dotierten zweiten dotierten Schicht21 und dem Widerstand der nicht verarmten, schwach dotierten ersten dotierten Schicht20 ab. Es ist deutlich, dass der Widerstand der schwach dotierten ersten dotierten Schicht20 wahrscheinlich signifikant ist. Weil die Abstandshalter60 natürlich jedes Kurzschließen zwischen der Metallelektrode150 und den Silizidgebieten22 verhindern, kann das zweite dotierte Gebiet21 an der Kante der Metallelektrode150 ausgebildet werden, wodurch der Widerstand der schwach dotierten ersten dotierten Schicht20 minimiert wird. Somit kann unter Verwendung von Ausführungsformen der Erfindung ein Hochleistungsvaraktor mit hohem Gütefaktor (Q) hergestellt werden. Bei einer oder mehreren Ausführungsformen beispielsweise beträgt der Gütefaktor des Varaktors mindestens 100 bei 2 GHz. - Ein Varaktor mit hohem Gütefaktor und großem Abstimmbereich ist eine Voraussetzung für das Design eines stromeffizienten spannungsgesteuerten Oszillators (VCO – Voltage-Controlled Oscillator), der extensiv in CMOS-integrierten HF-Sendeempfängern beispielsweise innerhalb der PLL-Schaltung (Phase Locked Loop – phasensynchronisierte Schleife) verwendet wird.
- Weiterhin können Ausführungsformen der Erfindung als Freilaufdiode verwendet werden, und zwar aufgrund der Fähigkeit, einen niedrigen Spannungsabfall (~0,2 V) in Durchlassrichtung zu haben, und der schnellen Rückwärtsspannungswiderkehr.
- Wenngleich die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, ist zu verstehen, dass hieran verschiedene Änderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise wird der Fachmann ohne weiteres verstehen, dass viele der hierin beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können, während sie innerhalb des Schutzbereichs der vorliegenden Erfindung bleiben.
Claims (4)
- Verfahren zum Herstellen eines Halbleiterbauelements (
100 ), wobei das Verfahren Folgendes aufweist: – Bereitstellen eines Substrats (10 ) mit einem ersten Gebiet und einem zweiten Gebiet; – Ausbilden einer Gatedielektrikumsschicht mindestens über dem zweiten Gebiet des Substrats (10 ); – Ausbilden einer ersten Dummy-Gateelektrode über dem ersten Gebiet des Substrats (10 ), wobei die erste Dummy-Gateelektrode eine erste leitende Schicht und eine zweite leitende Schicht über der ersten leitenden Schicht aufweist; – in dem zweiten Gebiet des Substrats (10 ) Ausbilden einer zweiten Dummy-Gateelektrode über der Gatedielektrikumsschicht, wobei die zweite Dummy-Gateelektrode eine dritte leitende Schicht und eine vierte leitende Schicht über der dritten leitenden Schicht aufweist; – Ausbilden eines ersten dotierten Gebiets (21 ) unter der ersten Dummy-Gateelektrode; – Ausbilden eines ersten Grabens durch Entfernen der ersten Dummy-Gateelektrode; – Ausbilden eines zweiten Grabens durch Entfernen der vierten leitenden Schicht und – Ausbilden einer Metallschicht über dem Substrat (10 ), wobei ein erster Abschnitt der Metallschicht das erste dotierte Gebiet (21 ) in dem ersten Graben elektrisch kontaktiert und ein zweiter Abschnitt der Metallschicht den zweiten Graben mindestens teilweise füllt. - Verfahren gemäß Anspruch 1, wobei das Ausbilden der Gatedielektrikumsschicht auch die Gatedielektrikumsschicht in dem ersten Gebiet ausbildet, ferner aufweisend das Entfernen eines Abschnitts der Gatedielektrikumsschicht in dem durch den ersten Graben exponierten ersten Gebiet.
- Verfahren gemäß Anspruch 1 oder 2, ferner aufweisend: Füllen des ersten Grabens und des zweiten Grabens mit einem Füllmetall; wobei vorzugsweise das Verfahren ferner aufweist: – Abscheiden einer Planarisierungsschicht über dem Substrat (
10 ) vor dem Ausbilden des ersten Grabens und des zweiten Grabens und – Planarisieren des Füllmetalls und der Metallschicht, um einen Abschnitt der Planarisierungsschicht zu exponieren. - Verfahren gemäß einem der Ansprüche 1 bis 3, ferner aufweisend: – Abscheiden einer Planarisierungsschicht über dem Substrat (
10 ) und – Planarisieren der Planarisierungsschicht, um eine obere Oberfläche der ersten und der zweiten Dummy-Gateelektrode zu exponieren, wobei das Ausbilden des ersten Grabens und des zweiten Grabens das selektive Ätzen der zweiten und der vierten leitenden Schicht aufweisen, – Ausbilden einer Schutzlackschicht in dem zweiten Gebiet und – Ätzen der ersten leitenden Schicht.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/082,793 US8518811B2 (en) | 2011-04-08 | 2011-04-08 | Schottky diodes having metal gate electrodes and methods of formation thereof |
US13/082,793 | 2011-04-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102012103024A1 DE102012103024A1 (de) | 2012-10-11 |
DE102012103024B4 true DE102012103024B4 (de) | 2016-09-29 |
Family
ID=46875320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102012103024.3A Active DE102012103024B4 (de) | 2011-04-08 | 2012-04-05 | Verfahren zur Herstellung von Schottky-Dioden mit Metallgateelektroden |
Country Status (3)
Country | Link |
---|---|
US (2) | US8518811B2 (de) |
CN (2) | CN102738246B (de) |
DE (1) | DE102012103024B4 (de) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9182591B2 (en) * | 2009-12-16 | 2015-11-10 | University Of South Florida | System and method for electrowetting actuation utilizing diodes |
US8580625B2 (en) * | 2011-07-22 | 2013-11-12 | Tsuo-Wen Lu | Metal oxide semiconductor transistor and method of manufacturing the same |
US8847333B2 (en) | 2011-09-01 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Techniques providing metal gate devices with multiple barrier layers |
FR3005201A1 (fr) * | 2013-04-24 | 2014-10-31 | St Microelectronics Crolles 2 | Procede de realisation d'un transistor mos a grille metallique, en particulier un transistor pmos, et circuit integre correspondant |
TWI625792B (zh) * | 2014-06-09 | 2018-06-01 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
CN104241285B (zh) * | 2014-09-30 | 2017-07-28 | 桑德斯微电子器件(南京)有限公司 | 一种肖特基势垒二极管芯片生产工艺 |
US9607901B2 (en) * | 2015-05-06 | 2017-03-28 | Stmicroelectronics, Inc. | Integrated tensile strained silicon NFET and compressive strained silicon-germanium PFET implemented in FINFET technology |
CN107564953B (zh) * | 2016-07-01 | 2021-07-30 | 中芯国际集成电路制造(上海)有限公司 | 变容晶体管及其制造方法 |
CN107564969B (zh) | 2016-07-01 | 2020-08-04 | 中芯国际集成电路制造(北京)有限公司 | Mos变容器、栅极堆叠结构及其制造方法 |
US20190386104A1 (en) * | 2017-12-31 | 2019-12-19 | Skyworks Solutions, Inc. | Switch body connections to achieve soft breakdown |
CN115868025A (zh) * | 2020-03-25 | 2023-03-28 | 肖特基Lsi公司 | 衬底上的FinFET及肖特基二极管的集成 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050161760A1 (en) * | 2002-03-14 | 2005-07-28 | Commissarist A L'Energie Atomique | Schottky power diode comprising a sicoi substrate and the method of producing one such diode |
US20060125040A1 (en) * | 2004-12-15 | 2006-06-15 | Tower Semiconductor Ltd. | Cobalt silicide schottky diode on isolated well |
US20070063295A1 (en) * | 2005-09-20 | 2007-03-22 | Samsung Electronics Co.,Ltd. | Gate electrode, method of forming the same, transistor having the gate electrode, method of manufacturing the same, semiconductor device having the gate electrode and method of manufacturing the same |
DE102006059013A1 (de) * | 2005-12-14 | 2007-07-12 | Infineon Technologies Ag | Halbleiteranordnung und Verfahren zur Herstellung derselben |
DE102008008752A1 (de) * | 2007-02-15 | 2008-08-28 | FUJITSU LIMITED, Kawasaki-shi | Halbleitervorrichtung und Herstellungsverfahren dafür |
DE102007041207A1 (de) * | 2007-08-31 | 2009-03-05 | Advanced Micro Devices, Inc., Sunnyvale | CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung |
US20090321843A1 (en) * | 2008-06-30 | 2009-12-31 | Andrew Waite | Cmos device comprising mos transistors with recessed drain and source areas and a si/ge material in the drain and source areas of the pmos transistor |
US20100084719A1 (en) * | 2008-10-06 | 2010-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | transistor performance with metal gate |
DE112005002350B4 (de) * | 2004-11-02 | 2010-05-20 | Intel Corporation, Santa Clara | Ein Verfahren zur Herstellung eines Halbleiterbauelements mit High-k-Gate-Dielektrikumschicht und Silizid-Gate-Elektrode |
Family Cites Families (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4835580A (en) | 1987-04-30 | 1989-05-30 | Texas Instruments Incorporated | Schottky barrier diode and method |
US5814832A (en) * | 1989-09-07 | 1998-09-29 | Canon Kabushiki Kaisha | Electron emitting semiconductor device |
US5583348A (en) | 1991-12-03 | 1996-12-10 | Motorola, Inc. | Method for making a schottky diode that is compatible with high performance transistor structures |
US5324965A (en) * | 1993-03-26 | 1994-06-28 | The United States Of America As Represented By The Secretary Of The Army | Light emitting diode with electro-chemically etched porous silicon |
JPH07254732A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | 半導体発光装置 |
US5629544A (en) | 1995-04-25 | 1997-05-13 | International Business Machines Corporation | Semiconductor diode with silicide films and trench isolation |
JP3272242B2 (ja) * | 1995-06-09 | 2002-04-08 | 三洋電機株式会社 | 半導体装置 |
US5843796A (en) * | 1995-09-11 | 1998-12-01 | Delco Electronics Corporation | Method of making an insulated gate bipolar transistor with high-energy P+ im |
US6750091B1 (en) | 1996-03-01 | 2004-06-15 | Micron Technology | Diode formation method |
KR100244306B1 (ko) * | 1997-07-29 | 2000-02-01 | 김영환 | 반도체 소자의 커패시터의 제조 방법 |
US6455403B1 (en) | 1999-01-04 | 2002-09-24 | Taiwan Semiconductor Manufacturing Company | Shallow trench contact structure to solve the problem of schottky diode leakage |
US6498367B1 (en) * | 1999-04-01 | 2002-12-24 | Apd Semiconductor, Inc. | Discrete integrated circuit rectifier device |
US6186408B1 (en) * | 1999-05-28 | 2001-02-13 | Advanced Power Devices, Inc. | High cell density power rectifier |
US6373111B1 (en) | 1999-11-30 | 2002-04-16 | Intel Corporation | Work function tuning for MOSFET gate electrodes |
DE10015884A1 (de) * | 2000-03-30 | 2001-10-11 | Philips Corp Intellectual Pty | Schottky-Diode |
US6544674B2 (en) * | 2000-08-28 | 2003-04-08 | Boston Microsystems, Inc. | Stable electrical contact for silicon carbide devices |
US7126169B2 (en) * | 2000-10-23 | 2006-10-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor element |
DE10101081B4 (de) | 2001-01-11 | 2007-06-06 | Infineon Technologies Ag | Schottky-Diode |
JP2002231971A (ja) | 2001-02-02 | 2002-08-16 | Sharp Corp | 半導体集積回路装置、その製造方法、icモジュール、icカード |
KR100414211B1 (ko) * | 2001-03-17 | 2004-01-07 | 삼성전자주식회사 | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 |
EP1267415A3 (de) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Leistungshalbleiterbauelement mit RESURF-Schicht |
US6797586B2 (en) * | 2001-06-28 | 2004-09-28 | Koninklijke Philips Electronics N.V. | Silicon carbide schottky barrier diode and method of making |
US6586761B2 (en) * | 2001-09-07 | 2003-07-01 | Intel Corporation | Phase change material memory device |
US7719091B2 (en) * | 2002-06-28 | 2010-05-18 | M/A-Com Technology Solutions Holdings, Inc. | Diode with improved switching speed |
JP2004111634A (ja) * | 2002-09-18 | 2004-04-08 | Nec Micro Systems Ltd | 半導体装置および半導体装置の製造方法 |
DE10393777T5 (de) * | 2002-11-25 | 2005-10-20 | National Institute Of Advanced Industrial Science And Technology | Halbleitervorrichtung und elektrischer Leistungswandler, Ansteuerungsinverter, Mehrzweckinverter und Höchstleistungs-Hochfrequenz-Kommunikationsgerät unter Verwendung der Halbleitervorrichtung |
KR100496886B1 (ko) * | 2003-02-28 | 2005-06-23 | 삼성전자주식회사 | 확장된 플레이트 전극을 갖는 강유전체 기억소자 및 그제조방법 |
US6936905B2 (en) * | 2003-04-24 | 2005-08-30 | Shye-Lin Wu | Two mask shottky diode with locos structure |
US7192811B2 (en) * | 2003-06-23 | 2007-03-20 | Macronix International Co., Ltd. | Read-only memory device coded with selectively insulated gate electrodes |
US6998694B2 (en) | 2003-08-05 | 2006-02-14 | Shye-Lin Wu | High switching speed two mask Schottky diode with high field breakdown |
US6955932B2 (en) * | 2003-10-29 | 2005-10-18 | International Business Machines Corporation | Single and double-gate pseudo-FET devices for semiconductor materials evaluation |
KR100524993B1 (ko) * | 2003-11-28 | 2005-10-31 | 삼성전자주식회사 | 높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀,이이피롬소자 및 그 제조방법 |
JP4778689B2 (ja) * | 2004-06-16 | 2011-09-21 | パナソニック株式会社 | 標準セル、標準セルライブラリおよび半導体集積回路 |
US7148548B2 (en) * | 2004-07-20 | 2006-12-12 | Intel Corporation | Semiconductor device with a high-k gate dielectric and a metal gate electrode |
US7381608B2 (en) * | 2004-12-07 | 2008-06-03 | Intel Corporation | Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode |
US7544557B2 (en) * | 2004-12-15 | 2009-06-09 | Tower Semiconductor Ltd. | Gate defined Schottky diode |
JP2008527687A (ja) * | 2004-12-30 | 2008-07-24 | オーミック ソシエテ パール アクション サンプリフィエ | エンハンスメント−デプレッション半導体構造及びその製造方法 |
US20060157748A1 (en) * | 2005-01-20 | 2006-07-20 | Nui Chong | Metal junction diode and process |
JP4664771B2 (ja) * | 2005-08-11 | 2011-04-06 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7335927B2 (en) | 2006-01-30 | 2008-02-26 | Internatioanl Business Machines Corporation | Lateral silicided diodes |
JP5222466B2 (ja) | 2006-08-09 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US7776765B2 (en) | 2006-08-31 | 2010-08-17 | Micron Technology, Inc. | Tantalum silicon oxynitride high-k dielectrics and metal gates |
US7847315B2 (en) | 2007-03-09 | 2010-12-07 | Diodes Fabtech Inc. | High efficiency rectifier |
DE102007020258B4 (de) * | 2007-04-30 | 2018-06-28 | Globalfoundries Inc. | Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung |
US8022446B2 (en) * | 2007-07-16 | 2011-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated Schottky diode and power MOSFET |
US8021940B2 (en) | 2007-12-31 | 2011-09-20 | Intel Corporation | Methods for fabricating PMOS metal gate structures |
US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
US7649237B2 (en) | 2008-05-15 | 2010-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Schottky diode for high speed and radio frequency application |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
JP2010010266A (ja) * | 2008-06-25 | 2010-01-14 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
US7776757B2 (en) | 2009-01-15 | 2010-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating high-k metal gate devices |
US8129280B2 (en) | 2009-07-24 | 2012-03-06 | Applied Materials, Inc. | Substrate device having a tuned work function and methods of forming thereof |
EP2325884B1 (de) * | 2009-11-23 | 2014-01-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Herstellungsverfahren für eine Schottky-Diode |
JP5587622B2 (ja) * | 2010-01-27 | 2014-09-10 | ルネサスエレクトロニクス株式会社 | 逆導通型igbt |
-
2011
- 2011-04-08 US US13/082,793 patent/US8518811B2/en active Active
-
2012
- 2012-04-05 DE DE102012103024.3A patent/DE102012103024B4/de active Active
- 2012-04-06 CN CN201210099004.0A patent/CN102738246B/zh active Active
- 2012-04-06 CN CN201611022019.1A patent/CN107068566B/zh active Active
-
2013
- 2013-07-26 US US13/952,434 patent/US8901624B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050161760A1 (en) * | 2002-03-14 | 2005-07-28 | Commissarist A L'Energie Atomique | Schottky power diode comprising a sicoi substrate and the method of producing one such diode |
DE112005002350B4 (de) * | 2004-11-02 | 2010-05-20 | Intel Corporation, Santa Clara | Ein Verfahren zur Herstellung eines Halbleiterbauelements mit High-k-Gate-Dielektrikumschicht und Silizid-Gate-Elektrode |
US20060125040A1 (en) * | 2004-12-15 | 2006-06-15 | Tower Semiconductor Ltd. | Cobalt silicide schottky diode on isolated well |
US20070063295A1 (en) * | 2005-09-20 | 2007-03-22 | Samsung Electronics Co.,Ltd. | Gate electrode, method of forming the same, transistor having the gate electrode, method of manufacturing the same, semiconductor device having the gate electrode and method of manufacturing the same |
DE102006059013A1 (de) * | 2005-12-14 | 2007-07-12 | Infineon Technologies Ag | Halbleiteranordnung und Verfahren zur Herstellung derselben |
DE102008008752A1 (de) * | 2007-02-15 | 2008-08-28 | FUJITSU LIMITED, Kawasaki-shi | Halbleitervorrichtung und Herstellungsverfahren dafür |
DE102007041207A1 (de) * | 2007-08-31 | 2009-03-05 | Advanced Micro Devices, Inc., Sunnyvale | CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung |
US20090321843A1 (en) * | 2008-06-30 | 2009-12-31 | Andrew Waite | Cmos device comprising mos transistors with recessed drain and source areas and a si/ge material in the drain and source areas of the pmos transistor |
US20100084719A1 (en) * | 2008-10-06 | 2010-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | transistor performance with metal gate |
Also Published As
Publication number | Publication date |
---|---|
US8518811B2 (en) | 2013-08-27 |
US8901624B2 (en) | 2014-12-02 |
CN107068566A (zh) | 2017-08-18 |
CN102738246A (zh) | 2012-10-17 |
CN102738246B (zh) | 2016-12-21 |
US20130307091A1 (en) | 2013-11-21 |
CN107068566B (zh) | 2021-01-26 |
DE102012103024A1 (de) | 2012-10-11 |
US20120256274A1 (en) | 2012-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102012103024B4 (de) | Verfahren zur Herstellung von Schottky-Dioden mit Metallgateelektroden | |
DE102019116730B4 (de) | Teilweise barrierefreie Durchkontaktierungen für kobaltbasierte Verbindungen und Verfahren zu deren Herstellung | |
DE102013101113B4 (de) | Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung | |
DE102019116996A1 (de) | Halbleiterstruktur mit luftspalt und verfahren zum abdichten des luftspalts | |
DE102020111602B4 (de) | Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür | |
DE102017118199A1 (de) | Finfet-vorrichtung und ausbildungsverfahren | |
DE102011088584B4 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE102017117942A1 (de) | Multi-Gate-Vorrichtung und Herstellungsverfahren dafür | |
DE102015109820A1 (de) | Metallgate-Schema für Bauelement und Verfahren zum Ausbilden | |
DE102020115430A1 (de) | P-metall-gate-first-gate-ersetzungsprozess für mehrfachgate-vorrichtungen | |
DE102016100049A1 (de) | Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess | |
DE102014019360A1 (de) | Halbleiterstruktur und ihr herstellungsverfahren | |
DE102019112394A1 (de) | Selektive Ätzung zum Verbessern der Schwellenspannungsverteilung | |
DE102020114875B4 (de) | Finfet-vorrichtung und verfahren | |
DE102021108885A1 (de) | Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen | |
DE102020120658A1 (de) | Transistorgates und Verfahren zu deren Herstellung | |
DE102020129544A1 (de) | Gatestrukturen in transistoren und verfahren zu deren ausbildung | |
DE102021107624A1 (de) | Gate-isolation für mehr-gate-vorrichtung | |
DE102006029701A1 (de) | Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils | |
DE102022107309A1 (de) | Metallgate-finnenelektrodenstruktur und verfahren | |
DE102018103163B4 (de) | Verfahren zur Herstellung einer integrierten Schaltung | |
DE102021112360A1 (de) | Halbleitervorrichtung und verfahren | |
DE102021113257A1 (de) | Halbleiterbauelement und Verfahren | |
DE102021106455A1 (de) | Halbleitervorrichtung und verfahren | |
DE102023126775A1 (de) | Halbleitervorrichtung und verfahren zu deren herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0029780000 Ipc: H01L0021329000 |
|
R020 | Patent grant now final | ||
R082 | Change of representative |