CN107068566A - 具有金属栅电极的肖特基二极管及其形成方法 - Google Patents

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Abstract

具有金属栅电极的肖特基二极管及其形成方法。在一个实施例中，半导体器件包括设置在基板的第一区域中的第一掺杂区域。具有金属层的第一部分的第一金属电极设置在第一掺杂区域上且接触第一掺杂区域。第二掺杂区域设置在基板的第二区域中。电介质层设置在第二掺杂区域上。具有金属层的第二部分的第二金属电极设置在电介质层上。第二金属电极电容耦合到第二掺杂区域。

Description

具有金属栅电极的肖特基二极管及其形成方法
技术领域
本发明一般涉及半导体器件，且更具体而言涉及具有金属栅电极的肖特基二极管及其形成方法。
背景技术
半导体器件用在很多电子和其他应用中。通过在半导体晶片上沉积很多类型的薄膜材料且对薄膜材料进行构图以形成集成电路,半导体器件包含在半导体晶片上形成的集成电路。
在半导体产业中存在减小特征尺寸和/或改善半导体器件的性能的趋势。例如，缩放器件的特征以改善电流性能、减小寄生电阻的性能等。然而，这种技术进步需要克服很多挑战。一个挑战涉及包括有源区域的硅化的前端制程（front-end-of-line）中的接触形成以及通过绝缘层形成到它的接触。缩放通过减小接触尺寸以及接触到接触的间隔向这些工艺提出挑战。越来越多的硅化引入明显减小工艺产量的缺点。另一挑战是在半导体器件中使用的二极管的性能的改善。
作为金属半导体二极管的肖特基二极管通常通过使硅化物区域与半导体区域接触而形成。这是因为基于硅化物的二极管与常规半导体处理的兼容性。然而，这种二极管具有很多限制。例如，由于较薄的硅化物以及增加的场区域的存在，拐角处泄露电流会增加。
图1包括图1a和1b，说明常规的基于硅化物的肖特基二极管，其中图1a说明半导体器件的顶视图且图1b说明半导体器件的剖面图。
参考图1b，在硅化物接触区域23和第一掺杂区域20之间形成肖特基接触。硅化物接触区域23在第一掺杂区域20上形成且在相邻隔离区域50之间形成。通过在第二掺杂区域21上形成的硅化物区域22形成到半导体的接触，该第二掺杂区域21是用于接触二极管的半导体部分的重掺杂区域。
隔离区域50防止硅化物接触区域23直接接触硅化物区域22。在一些器件中，硅化物接触区域23在接触插塞31下方形成，例如在接触插塞31下方的沟槽中形成，使得在接触插塞31下方形成多个硅化物接触区域23。
发明内容
根据本发明的一个实施例，半导体器件包含布置在基板的第一区域中的第一掺杂区域。包含金属层的第一部分的第一金属电极布置在第一掺杂区域上且接触第一掺杂区域。第二掺杂区域布置在基板的第二区域中。电介质层布置在第二掺杂区域上。包含金属层的第二部分的第二金属电极布置在电介质层上。第二金属电极电容耦合到第二掺杂区域。
根据本发明的备选实施例，半导体器件包含布置在基板的第一区域中的第一掺杂区域。包含金属层的金属电极布置在第一掺杂区域上且接触第一掺杂区域。金属电极被侧墙环绕。
根据本发明的备选实施例，晶体管包含布置在基板中的第一掺杂类型的沟道区域。栅极电介质层布置在沟道区域上。栅电极布置在栅极电介质层上。第二掺杂类型的第一源极/漏极区域布置在基板中和/或上且耦合到沟道区域。第二掺杂类型与第一掺杂类型相反。第一源极/漏极区域与沟道区域物理分离。晶体管还包括布置在第一源极/漏极区域上的第一接触电极。第一接触电极包含金属层的第一部分。栅电极包含金属层的第二部分。金属层的第二部分接触第一源极/漏极区域。
根据本发明的一个实施例，制造半导体器件的方法包含在基板上形成栅极电介质层以及在基板的第一区域中在栅极电介质层上形成第一虚拟栅电极。该方法还包括在基板的第二区域中在栅极电介质层上形成第二虚拟栅电极。在第一虚拟栅电极下方形成第一掺杂区域。通过去除第一虚拟栅电极和第二虚拟栅电极形成第一沟槽和第二沟槽。第一沟槽露出的第一区域中的栅极电介质层的一部分被去除。还包含在基板上形成金属层。金属层的第一部分接触第一沟槽中的第一掺杂区域且金属层的第二部分至少部分地填充第二沟槽。
根据本发明的又一实施例，制造半导体器件的方法包含在基板上形成栅极电介质层以及在基板的第一区域中在栅极电介质层上形成第一虚拟栅电极。第一虚拟栅电极包含第一导电层和第一导电层上的第二导电层。在基板的第二区域中在栅极电介质层上形成第二虚拟栅电极。第二虚拟栅电极包含第三导电层和第三导电层上的第四导电层。在第一虚拟栅电极下方形成第一掺杂区域。通过去除第一虚拟栅电极形成第一沟槽。通过去除第四导电层形成第二沟槽。第一沟槽露出的第一区域中的栅极电介质层的一部分被去除。在基板上形成金属层，使得金属层的第一部分接触第一沟槽中的第一掺杂区域且金属层的第二部分至少部分地填充第二沟槽。
上述内容广泛概括了本发明的实施例的特征以使得下文的本发明的详细描述可以被更好地理解。此后将描述形成本发明的权利要求的主旨的本发明的实施例的附加特征和优点。本领域技术人员应当意识到，公开的概念和特定实施例可以容易地实现为用于修改或设计用于实施本发明相同目的的其他结构或工艺的基础。本领域技术人员还应当认识到这种等价构造不偏离所附权利要求中提及的本发明的精神和范围。
附图说明
为了更彻底地理解本发明及其优点，现在对结合附图的下面的描述做出引用，附图中：
图1包括图1a和1b，说明常规半导体二极管，其中图1a说明半导体器件的顶视图且图1b说明半导体器件的剖面图；
图2包括图2a和2b，说明根据本发明的一个实施例的肖特基二极管的剖面图；
图3包括图3a-3g，说明在根据本发明的一个实施例的各个制造阶段中的半导体器件；
图4包括图4a-4d，说明在根据本发明的另一实施例的各个制造阶段中包括肖特基的半导体器件；
图5包括图5a-5e，说明在根据本发明的一实施例的各个制造阶段中具有肖特基接触的半导体器件；
图6包括图6a和6b，说明根据本发明的一个实施例的半导体二极管；
图7包括图7a和7b，说明根据本发明的备选实施例的半导体二极管，其中图7a说明半导体器件的顶视图且图7b说明半导体器件的剖面图；
图8包括图8a和8b，说明根据本发明的备选实施例的半导体二极管，其中图8a说明半导体器件的顶视图且图8b说明半导体器件的剖面图；以及
图9包括图9a和9b，说明根据本发明的备选实施例的半导体二极管，其中图9a说明半导体器件的顶视图且图9b说明半导体器件的剖面图。
除非特别指示，不同图中相应的数字和符号一般表示相应的部件。绘制附图以用于清晰地说明实施例的相关方面，且附图没有必要按比例绘制。
具体实施方式
下面详细讨论各个实施例的构成和使用。然而应当理解，本发明提供能够在各种特定环境下实现的很多可应用发明概念。讨论的特定实施例仅是构成和使用本发明的特定方式的说明且并不限制本发明的范围。
将使用图2描述根据本发明的一个实施例的具有肖特基二极管的半导体器件的结构实施例。将使用图5d和6-9描述其他结构实施例。图3-5描述使用与半导体处理兼容的工艺制造具有这种肖特基接触的半导体器件的各个实施例。
图2包括图2a和2b，说明根据本发明的一个实施例的肖特基二极管的剖面图，其中图2a说明剖面图且图2b说明顶视图。
如图2a所示，肖特基二极管100是具有接触半导体层即第一掺杂区域20的金属电极150的金属半导体二极管。第一掺杂区域20可以是p型材料、n型材料或本征材料。第一掺杂区域20在基板10内和/或上形成。在各个实施例中，基板10可以是半导体基板。基板10可以是半导体体基板或绝缘体上半导体基板。基板10的一些示例包括体单晶硅基板（或生长在其上或形成在其中的层）、{100}硅晶片上的{110}硅层、绝缘体上硅（SOI）晶片层或者绝缘体上锗（GeOI）晶片层。在各个实施例中，基板10可以包括包覆（blanket）外延层。在各个实施例中，基板10可以是硅晶片、锗晶片或可以是包括锑化铟、砷化铟、磷化铟、氮化镓、砷化镓、锑化镓、碲化铅或其组合的化合物半导体基板。
在一个实施例中，金属电极150包含第一金属层155和填充金属160。在一个实施例中，第一金属层155可以包含钛、钽及其氮化物。在各个实施例中，第一金属层155和填充金属160包含氮化铝、氮化铪、氮化钽、氮化钛、氮化钛铝、氮化锆、碳化钽、碳化铪、碳化锆及其组合。在各个实施例中，填充金属160可以包含铝、铜、钨、合金及其化合物和其组合，以及诸如硅化钴、硅化镍等硅化物。
金属电极150被侧墙（spacer）60环绕，侧墙60可以包括包含不同绝缘材料的多个侧墙。在一个实施例中，侧墙60可以包括氧化物层、接着是氮化物层以及氧化物层。在一个实施例中，侧墙60可以包括“L”形部分。
第一掺杂区域20和金属电极150之间的内建电势形成肖特基二极管100。例如，如果第一掺杂区域20是n型掺杂的，金属电极150的费米能量（金属功函数）和半导体功函数（电子亲和力）之间的差异是金属中试图移动到第一掺杂区域20的电子看到的势垒。类似地，如果第一掺杂区域20是p型材料，势垒高度由金属电极150的金属功函数和价带边之间的差异给出。该势垒被称为肖特基势垒。因此，如果金属电极150的功函数处于第一掺杂区域20的导带和价带边之间的某处，则金属半导体结将形成电子和空穴的势垒。
类似地，来自第一掺杂区域20的导带的电子看见类似于pn结的势垒，其是金属的费米能量和第一掺杂区域20的准费米能级之间的差异。因此，该内建势垒可以通过改变金属功函数和/或第一掺杂区域20而优化。
因此，作为分离的组件或作为用于诸如晶体管、电容器、二极管等的有源组件的接触，肖特基二极管用在很多应用中。例如，晶体管中的源极/漏极区域被重掺杂以减小寄生电阻。作为到重掺杂源极/漏极区域的接触，能够调节金属功函数以匹配半导体区域的掺杂水平。
而且，肖特基二极管是电子空穴复合过程不重要的多数载流子器件。因此，肖特基二极管在正向偏置条件下具有比pn结二极管快的多的响应。因此，肖特基二极管用在响应速度重要的应用中，例如用在微波检测器、混合器和变容二极管等中。
如图2b所示，肖特基二极管100能够具有任意合适的布局。图2b示出其中金属电极150形成中央部分且硅化物区域22形成到第一掺杂区域20的外部接触的环形布局。因为侧墙60在金属电极150的所有侧壁上形成，硅化物层22通过环绕金属电极150的侧墙60与金属电极150分离。在一个实施例中，肖特基二极管100使用隔离区域50隔离。
图3包括图3a-3g，说明根据本发明的一个实施例的各个制造阶段中的半导体器件。
参考图3a，在基板10的第一区域1中制造晶体管200且在基板10的第二区域2中同时制造肖特基二极管100。
使用常规技术在基板10内形成隔离区域50。在一个实施例中，隔离区域50包含浅沟槽隔离。
如图3a所示，在基板10上形成栅极电介质层120。栅极电介质层120可以是高k电介质层。在一个或更多实施例中，作为说明，栅极电介质层120可以包含氧化铪、氧化锆、氧化钛、氧化铝及其组合。在各个实施例中，根据应用，栅极电介质层120可以包含其他高k栅极电介质材料。可以通过化学气相沉积（CVD）、原子层沉积（ALD）、金属有机化学气相沉积（MOCVD）、物理气相沉积（PVD）或喷射气相沉积（JVD）来沉积栅极电介质层120。在其他实施例中，可以使用其他合适的沉积技术沉积栅极电介质层120。
在栅极电介质层120上形成虚拟栅极（dummy gate）130。在一个实施例中，使用已知光刻技术沉积虚拟栅极层且对其进行构图，以形成适当图案的虚拟栅极130。在一个实施例中，虚拟栅极130可以包含多晶硅。在一些实施例中，多晶硅可以是非晶或部分非晶的。虚拟栅极130可以具有约400Å至2000Å之间的厚度且可以使用CVD、PVD、ALD或其他沉积技术沉积。
薄侧墙55可以在虚拟栅极130的侧壁上形成。在各个实施例中，薄侧墙55可以包含氧化物或氮化物。薄侧墙55典型地通过共形层的沉积接着是各向异性蚀刻形成。在各个实施例中，工艺能够重复以形成多层。在一个实施例中，例如，如果虚拟栅极130包含可以形成稳定绝缘氧化物的多晶硅或其他材料，薄侧墙55可以通过氧化形成。在一些实施例中，薄侧墙55可以包含氧化物侧墙或氮化物侧墙。
在形成薄侧墙55之后，在第一区域1中形成源极/漏极扩展区域30以及晕区（haloregion）。然而，在一个实施例中，在第二区域2中省略源极/漏极扩展以及晕注入。例如，当执行注入以形成源极/漏极扩展区域30时，二极管区域（第二区域2）可以被遮蔽。
在第一区域1中，可以使用虚拟栅极130和薄侧墙55作为掩模注入源极/漏极扩展区域。也能够按期望执行其他注入（例如，口袋(pocket)注入、晕注入或双扩散区域）。扩展注入还限定沟道区域25。如果要形成p型晶体管，与n型晕注入一起的p型离子注入用于形成源极/漏极扩展区域。如果要形成n型晶体管，与p型晕注入一起的n型离子注入用于形成扩展区域。
作为形成源极/漏极扩展区域30（以及晕区）的结果，在虚拟栅极130下方形成沟道区域25。
如接下来在图3c中所示，在现有薄侧墙55的侧壁上形成侧墙60。图3c示出在暴露于形成源极/漏极区域40的离子注入步骤和快速热退火之后的器件。类似于扩展区域的形成，如果要形成p型晶体管，p型离子注入用于形成重掺杂深源极/漏极区域。如果要形成n型晶体管，n型离子注入用于形成重掺杂源极/漏极区域。包括快速热退火、尖峰退火(spikeanneal)、激光退火、快速退火（flash anneal）及其组合的源极/漏极退火跟随在源极/漏极注入之后且形成有源结。
尽管侧墙60用于分离注入的源极/漏极掺杂剂，在源极/漏极退火之后，源极/漏极区域40的一些部分可以在侧墙60下方扩展。
蚀刻停止衬层（liner）（未示出）可以沉积在基板10的顶面上。然后在蚀刻停止衬层上形成诸如旋涂玻璃（spun on glass）的平面化层110。在一个或更多实施例中，平面化层110可以包含电介质材料。在各个实施例中，平面化层110可以包含诸如掺杂玻璃（BPSG、PSG、BSG）、有机硅化物玻璃（OSG）、掺杂氟的硅玻璃（FSG）、旋涂玻璃（SOG）、氮化硅以及等离子增强四乙氧基硅烷（TEOS）的材料。
可以在形成平面化层110之后形成平面化工艺。在虚拟栅极130露出时停止平面化工艺。平面化工艺例如包含CMP技术或例如热磷酸浴的计时湿法蚀刻工艺。
在一些实施例中，在上述平面化工艺之后，平面化层110可以被蚀刻以形成凹陷且可以沉积蚀刻抗蚀剂层。可以执行第二平面化步骤以露出虚拟栅极130，由此在平面化层110的凹陷内留下抗蚀刻层。
虚拟栅极130被选择性蚀刻，露出下面的栅极电介质层120（图3d）。在虚拟栅极130的选择性蚀刻期间，平面化层110（以及可选地，嵌入的抗蚀刻层）保护基板10，否则基板10也将露出。
如接下来的图3e所示，使用可以使用光刻工艺形成的经构图的抗蚀剂层115阻隔第一区域1。露出的第二区域2经历附加蚀刻步骤，该附加蚀刻步骤去除栅极电介质层120且露出下面的基板10。在一个实施例中，选择性反应离子蚀刻可以用于去除栅极电介质层120以避免蚀刻薄侧墙55和/或侧墙60。然而，薄侧墙55和侧墙60的一些蚀刻是可接受的，因为它仅扩展肖特基二极管的长度。
在图3f所示，在去除虚拟栅极130之后，例如在沟槽中形成可以填充沟槽的新金属。去除经构图的抗蚀剂层115，露出第一区域1中的栅极电介质层和第二区域2中的基板10。沉积第一金属层155且然后沉积填充金属160。在各个实施例中，第一金属层155包含氮化铝、氮化铪、氮化钽、氮化钛、氮化钛铝、氮化锆、碳化钽、碳化铪、碳化锆及其组合。在一个实施例中，第一金属层155和填充金属160可以包含相同的金属且可以在单个工艺步骤中沉积。
备选地，填充金属160可以是适合于平面化的填充材料。附加地，填充金属160可以选择为在晶体管200的沟道区域25内施加应力。填充金属160的示例包括铝、钨、铜、钛、镍、铂、钯、氮化钛、硅化钴、硅化镍。
如图3g所示，可以执行可以包括化学和机械抛光工艺的平面化工艺，形成第一区域1中的栅电极230和第二区域2中的金属电极150。在本实施例中，栅电极230和金属电极150的功函数几乎相同。
进一步的工艺像常规工艺那样继续。在某实施例中，平面化层110可以被去除，接着是去除蚀刻停止衬层。在其他实施例中，平面化层110可以用作级间电介质层的部分。
图4包括图4a-4d，说明根据本发明的另一实施例的各个制造阶段中包括肖特基二极管的半导体器件。
参考图4a，和前面的实施例一样，形成栅极电介质层120和虚拟栅极130。然而，不像前面的实施例，虚拟栅极130包括双层叠层。
在本实施例中，沉积包含第一导电材料131和第二导电材料132的虚拟栅极130。如图2a所示，第一导电材料131和第二导电材料132被构图和处理。
在各个实施例中，第一导电材料131包含氮化钽和/或氮化钛。在其他实施例中，第一导电材料131包含钨、氮化钨、氮化钼、氮化铪、氮化锆、碳化钽、碳化铪、碳化钽、碳化锆、氮碳化钽、氮化钛铝。第一导电材料131可以选择为具有用于设计的场效应晶体管（FET）的合适的功函数。备选地，在一个实施例中，因为在工艺流程的“后栅”阶段调节最终的功函数，可以使用中间带隙（mid-gap）金属栅极材料，例如，化学计量的氮化钛或氮化钽。在一个实施例中，第一导电材料131包含氮化钛。
在一个实施例中，第一导电材料131的厚度小于约80埃。因此，如果在制造工艺的“后栅”阶段中不进一步掺杂,第一导电材料131主要设置功函数。在另一实施例中，第一导电材料131可以包含多个独立且分离的材料层。例如，第一导电材料131可以包括扩散阻挡层以及反应阻挡层以避免具有金属栅电极的不同层相互混合或反应。
在一个实施例中，可以使用ALD（原子层沉积）工艺形成第一导电材料131。在一个实施例中，如本领域已知，可以在多腔室工具系统中执行ALD工艺，该多腔室工具系统可以包含用于形成第一导电材料131的第一腔室和用于形成第二导电材料132的第二腔室。
在一个实施例中，第二导电材料132包括诸如多晶硅或非晶硅的硅层。可以使用气相沉积工艺形成硅层，例如，使用化学气相沉积（CVD）工艺形成硅层。在一个实施例中，使用硅烷（SiH4）的CVD工艺可用于形成硅层。在一些实施例中，第二导电材料132可以包含金属层和/或电介质层。
第二导电材料132的厚度可以为约200埃至约1500埃。在一个或更多实施例中，第二导电材料132的厚度可以为约200埃或更大。在各个实施例中，第二导电材料132可以包含多个独立且分离的材料层。
在一个或更多实施例中，第一导电材料131和/或第二导电材料132可以包括扩散阻挡层，从而防止形成栅极接触插塞的金属的内扩散以及来自栅极电介质层120的原子的外扩散。
再次参考图4a，如图3a所述，首先形成薄侧墙55、沟道区域25、源极/漏极扩展区域30。如参考图3b所述形成侧墙60和源极/漏极区域40。
参考图4b，在基板10上沉积诸如旋涂玻璃层的平面化层110且如参考图3c所述平面化该层。平面化露出第二导电材料132。
第二导电材料132被选择性地蚀刻，露出第一和第二区域1和2中的第一导电材料131（图4c）。现在，使用经构图的抗蚀剂层115阻隔第一区域1且仅从第二区域2去除第一导电材料131。
参考图4d，使用导体填充通过去除第二导电材料132形成的沟槽。在各个实施例中，沉积第三导电材料133。
因而，第三导电材料133沉积在第一导电材料131上，形成栅极结构。在一些实施例中，来自第三导电材料133的原子可以扩散到第一导电材料131中且可以改变第一导电材料131的电学行为（例如功函数）。例如，如果第一导电材料131包含氮化钛或氮化钽，其具有约中间带隙功函数（例如，介于约4.2至约4.9eV之间），来自第三导电材料133的第三导电材料原子的添加可以改变第一导带材料131的功函数，使之更靠近价带边或导带边。在一个实施例中，第一导带材料131包含氮化钛且第三导带材料133包含铝、钛和/或镧系元素，以用于降低第一导带材料131的功函数从而适用于NFET。
可以在第三导带材料133上沉积可选的第四导带材料134。例如，第四导电材料134可以是适合于平面化的填充材料。附加地，第四导电材料134可以选择为在晶体管200的沟道区域25内施加应力。第四导电材料134的示例包括铝、钨、铜、钛、镍、铂、钯、氮化钛、硅化钴、硅化镍。
在一个或更多实施例中，第三导电材料133和/或第四导电材料134可以包括扩散阻挡层，从而防止形成栅极接触插塞的金属的内扩散以及来自栅极电介质层120的原子的外扩散。
如图4d所述，第三导电材料133和第四导电材料134沉积在第二区域2中，形成肖特基二极管100。
因而，在第一区域1中形成栅电极230，且在第二区域2中形成金属电极150。
然而，在该实施例中，形成晶体管200的栅极叠层不同于形成肖特基二极管100的栅极叠层。在各个实施例中，可以适当地调节半导体基板的掺杂类型和掺杂水平。例如，取决于肖特基二极管100的栅极叠层的功函数，可以在基板10的n型或p型区域上形成肖特基二极管100。
与其他实施例中一样，常规处理继续，例如，通过蚀刻去除平面化层110。
图5包括图5a-5e，说明根据本发明的一个实施例的各个制造阶段中具有肖特基接触的半导体器件。
图5a说明剖面图而图5b说明相应的顶视图。如图5a所示，在基板10上形成虚拟栅极130以形成晶体管200。可以如参考图3或4描述的实施例那样形成虚拟栅极130。如上所述，晶体管200包括薄侧墙55、源极/漏极扩展区域30、源极/漏极区域40、侧墙60。
不像在先的实施例，在形成虚拟栅极130（还参见图5b顶视图）的同时，对虚拟接触140进行构图。虚拟接触140与虚拟栅极130同时形成。因此，虚拟接触140具有与虚拟栅极130相同的结构。然而，虚拟接触140被构图为不同的尺寸。基于用于源极/漏极接触的尺寸和图案对虚拟接触140进行构图。例如，晶体管200的长度Lg可以大于虚拟接触140的长度Lc。类似地，晶体管200的宽度W可以大于虚拟接触140的宽度Wc（图5b）。因为虚拟接触140的较小尺寸，重掺杂源极/漏极区域40在虚拟接触140下方扩展。
如在先的实施例所述，虚拟栅极130被去除。在相同的工艺中，虚拟接触140也被蚀刻。和在先的实施例一样，在适当阻隔虚拟栅极130下方的栅极电介质层120之后，去除虚拟接触140下方的栅极电介质层120以露出源极/漏极区域40的一部分（图5c）。
参考图5d，和在先的实施例一样，使用第一金属层155和填充金属160填充沟槽。栅极区域中的第一金属层155和填充金属160形成栅电极230，而源极/漏极区域40上的金属电极150形成到源极/漏极区域40的肖特基接触。
常规处理能够继续以完成具有肖特基接触的晶体管200的制造。例如，如图5e所示，在一个实施例中，去除平面化层110。沉积可以包括拉伸或压缩应变的蚀刻停止层的蚀刻停止层205，使得沟道区域25能够是应变的。在蚀刻停止层205上沉积层间电介质层210。层间电介质层210被构图且形成接触。例如，在栅电极230上形成栅极接触插塞131且在金属电极150上形成源极/漏极接触插塞132。
图6包括图6a和6b，说明根据本发明的一个实施例的半导体二极管。图6a说明根据本发明的一个实施例的半导体器件的顶视图且图6b说明剖面图。
参考图6b，在第一掺杂区域20和金属电极150之间的界面处形成肖特基二极管。在基板10内设置第一掺杂区域20。在各个实施例中，第一掺杂区域20可以是阱区域，例如n型阱区域。金属电极150可以包含如在先的实施例中描述的多个层。在一个实施例中，金属电极150可以包含第一金属层155，该第一金属层155可以包含具有不同材料和成分的多个分立层。例如，第一金属层155可以包括扩散阻挡层、反应阻挡层以及用于控制金属电极150与第一掺杂区域20界面处金属电极150的功函数的层。
半导体二极管可以包含隔离区域50以将诸如第二掺杂区域21的更重掺杂的区域（其可以掺杂以n+或p+掺杂水平）与金属电极150隔离。例如，如果第一掺杂区域20包含n阱区域，第二掺杂区域21可以包含通过硅化物区域22和接触插塞31提供到二极管的接触的重掺杂n+区域。
图6a还说明虚拟栅极130的位置，其决定了金属电极150的边缘。二极管的布局中的虚拟栅极130被限定为交叠隔离区域50，使得在相邻隔离区域50之间的所有区域上均匀地形成二极管。隔离区域50防止金属电极150直接接触硅化物区域22，所述直接接触将使得器件短路。
图7包括图7a和7b，说明根据本发明的备选实施例的半导体二极管，其中图7a说明半导体器件的顶视图且图7b说明半导体器件的剖面图。
本实施例与在先的实施例的不同之处在于在金属电极150和隔离区域50之间没有交叠。因为防止金属电极150和硅化物区域22之间短路的侧墙60的存在，该设计是可能的。
图8包括图8a和8b，说明根据本发明的备选实施例的半导体二极管，其中图8a说明半导体器件的顶视图且图8b说明半导体器件的剖面图。
在该实施例中，隔离区域50不用于将第一掺杂区域20与第二掺杂区域21分离。例如，在小沟槽中，在接触插塞31下方形成硅化物区域22。而且，侧墙60的存在防止金属电极150和第二掺杂区域21上的硅化物区域22之间的任意直接接触。
图9包括图9a和9b，说明根据本发明的备选实施例的半导体二极管，其中图9a说明半导体器件的顶视图且图9b说明半导体器件的剖面图。
该实施例用于减小二极管的面积以及改善使用肖特基二极管形成的变容二极管的性能。决定变容二极管的Q因子的电阻取决于金属电阻，接触电阻（例如，第二掺杂层21和硅化物区域22）、重掺杂第二掺杂层21的电阻以及非耗尽低掺杂第一掺杂层20的电阻。很明显，低掺杂的第一掺杂层20的电阻很可能是重要的。因为侧墙60自然会防止金属电极150和硅化物区域22之间的任意短路，能够在金属电极150的边缘形成第二掺杂区域21，以最小化低掺杂第一掺杂层20的电阻。因而，使用本发明的实施例能够制造具有高质量（Q）因子的高性能变容二极管。 例如，在一个或更多实施例中，变容二极管的Q因子在2GHz至少为100。
具有高Q因子和大调谐范围的变容二极管是具有电流效率的压控振荡器（VCO）的设计的必要条件，该VCO例如在锁相环（PLL）电路内CMOS集成RF收发器中广泛地使用。
而且，因为具有低正向压降（～0.2V）和快速反向电压恢复的能力，本发明的实施例可以用作回扫二极管（flyback diode）或续流二极管（free wheel diode）。
尽管已经详细描述本发明及其优点，应当理解，此处能够在不偏离如所附权利要求限定的本发明的精神和范围的条件下做出各种变化、替换和变更。例如，本领域技术人员容易理解，在维持处于本发明的范围内的同时，此处描述的很多特征、功能、工艺和材料可以变化。
此外，本应用的范围并不旨在限制于本说明书中描述的工艺、机器、制造、物质成分、方式、方法和步骤的特定实施例。本领域技术人员从本发明的公开容易意识到，根据本发明可以利用与此处描述的相应实施例基本执行相同功能或基本实现相同结果的现有或以后发展的工艺、机器、制造、物质成分、方式、方法或步骤。因此，所附权利要求旨在在其范围内包括这种工艺、机器、制造、物质成分、方式、方法或步骤。

Claims (16)

1.一种制造半导体器件的方法，该方法包括：
提供具有第一区域和第二区域的基板；
至少在基板的第二区域上形成栅极电介质层；
在基板的第一区域上形成第一虚拟栅电极；
在基板的第二区域中，在栅极电介质层上形成第二虚拟栅电极；
在第一虚拟栅电极下方形成第一掺杂区域；
通过去除第一虚拟栅电极和第二虚拟栅电极形成第一沟槽和第二沟槽；以及
在基板上形成金属层，其中金属层的第一部分电学接触第一沟槽中的第一掺杂区域且金属层的第二部分至少部分地填充第二沟槽。
2.根据权利要求1所述的方法，其中形成栅极电介质层还在第一区域中形成栅极电介质层，还包括去除第一沟槽露出的第一区域中的栅极电介质层的一部分。
3.根据权利要求1所述的方法，其中在形成第一虚拟栅电极之后形成第一掺杂区域。
4.根据权利要求1所述的方法，其中在形成第一虚拟栅电极之前形成第一掺杂区域。
5.根据权利要求1所述的方法，其中金属层包括选自由氮化铝、氮化铪、氮化钽、氮化钛、氮化锆、钨、氮化钨、氮化钼、碳化钽、碳化铪、碳化锆、氮碳化钽及其组合组成的组中的材料。
6.根据权利要求1所述的方法，其中金属层的第二部分接触栅极电介质层。
7.根据权利要求1所述的方法，还包括：
在形成金属层之后，使用填充金属填充第一沟槽和第二沟槽。
8.根据权利要求7所述的方法，其中填充金属包括选自由铝、钨、铜、钛、镍、铂、钯、氮化钛、硅化钴、硅化镍及其组合组成的组中的材料。
9.根据权利要求7所述的方法，还包括：
在形成第一沟槽和第二沟槽之前在基板上沉积平面化层；以及
在填充第一沟槽和第二沟槽之后，平面化填充金属和金属层以露出平面化层的一部分。
10.根据权利要求1所述的方法，还包括：
在基板上沉积平面化层；以及
平面化该平面化层以露出第一和第二虚拟栅电极的顶面，其中形成第一沟槽和第二沟槽包括选择性地蚀刻第一和第二虚拟栅电极。
11.根据权利要求1所述的方法，还包括：
在形成金属层之前，在第一沟槽而非第二沟槽中形成导电层。
12.一种制造半导体器件的方法，该方法包括：
提供具有第一区域和第二区域的基板；
至少在基板的第二区域上形成栅极电介质层；
在基板的第一区域上形成第一虚拟栅电极，该第一虚拟栅电极包括第一导电层和第一导电层上的第二导电层；
在基板的第二区域中，在栅极电介质层上形成第二虚拟栅电极，该第二虚拟栅电极包括第三导电层和第三导电层上的第四导电层；
在第一虚拟栅电极下方形成第一掺杂区域；
通过去除第一虚拟栅电极形成第一沟槽：
通过去除第四导电层形成第二沟槽；以及
在基板上形成金属层，其中金属层的第一部分电学接触第一沟槽中的第一掺杂区域且金属层的第二部分至少部分地填充第二沟槽。
13.根据权利要求12所述的方法，其中形成栅极电介质层还在第一区域中形成栅极电介质层，还包括去除第一沟槽露出的第一区域中的栅极电介质层的一部分。
14.根据权利要求12所述的方法，还包括：
使用填充金属填充第一沟槽和第二沟槽。
15.根据权利要求14所述的方法，还包括：
在形成第一沟槽和第二沟槽之前在基板上沉积平面化层；以及
平面化填充金属和金属层以露出平面化层的一部分。
16.根据权利要求12所述的方法，还包括：
在基板上沉积平面化层；以及
平面化该平面化层以露出第一和第二虚拟栅电极的顶面，其中形成第一沟槽和第二沟槽包括：
选择性地蚀刻第二和第四导电层，
在第二区域中形成保护抗蚀剂层；以及
蚀刻第一导电层。
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