CN115868025A - 衬底上的FinFET及肖特基二极管的集成 - Google Patents

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Abstract

本申请案涉及将场效应晶体管(FinFET)与肖特基(Schottky)势垒二极管集成于衬底上。第一鳍式结构及第二鳍式结构形成于所述衬底上。所述第一鳍式结构包含沟道部分，其延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分。所述FinFET的源极结构及漏极结构分别形成于所述第一鳍式结构的所述两个压力源部分上。形成源极金属材料、漏极金属材料、第一金属材料以分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分，借此在所述第二鳍式结构的所述结部分与所述第一金属材料之间提供肖特基结。

Description

衬底上的FinFET及肖特基二极管的集成
相关申请案
本申请案主张2020年3月25日申请的标题为“衬底上的FinFET及肖特基二极管的集成(Integration of FinFETs and Schottky Diodes on a Substrate)”的第62/994,781号美国临时申请案及2020年3月31日申请的标题为“衬底上的FinFET及肖特基二极管的集成(Integration of FinFETs and Schottky Diodes on a Substrate)”的第63/003,234号美国临时申请案的优先权，所述案中的每一者以全文引用的方式并入本文中。
背景技术
在过去几十年期间，集成电路(IC)的大小及密度持续成长已推动高技术产业的各种领域。这些高技术产业包含半导体、电子、计算机及通讯以及用于建立系统平台及衍生应用程序的其相关联软件领域。到目前为止，IC的大小及密度的此成长主要可通过使用较短光波长的新光刻技术及/或通过具有期望生产良率、复制性及质量控制的化学及物理制造过程来实现。
IC开发已经历多个技术节点。每一技术节点对应于特定半导体制造过程、设计规则、电路产生及架构。每一技术节点由减小IC的大小、提高金属氧化物半导体场效晶体管(MOSFET)的性能且增加金属互连的层级及密度来实现。借此，每一新技术节点比先前技术节点复杂，需要更昂贵的微制造技术、设施及资源。在每一新技术节点处，实施超大型集成(VLSI)电路的工具、时间及人力页变得更加复杂及昂贵。在20nm技术节点之前，MOSFET经集成于具有平面结构的衬底上，且开始采用三维(3D)结构来将高度添加到超过此技术节点的沟道宽度。MOSFET的3D结构的实例是用于建构晶体管沟道的鳍式结构。然而，技术节点的部署已聚焦于MOSFET上，很少或不涉及其它有源半导体装置。与当前实践相比，将不同类型的半导体装置接合到集成电路中将是有益的。
发明内容
本申请案涉及依单片方式(例如经由半导体微制造过程)将鳍式场效应晶体管(FinFET)与肖特基(Schottky)势垒二极管集成于衬底上。具体来说，本申请案描述一种P型及N型低阈值肖特基势垒二极管(LtSBD)的整体IC制造方法。这些LtSBD连同提供于大型产业生产的现存或即将有的FinFET技术节点中的P型及N型MOSFET使用，借此实施基于肖特基的互补金属氧化物半导体(SCMOS)IC。P型及N型LtSBD的微制造使用现存半导体微制造处理的额外及特定模块。将此额外模块新增到一组模块，所述一组模块已处于前段制造过程(FEOL)及中段制造过程(MOL)中，例如制造于P型块体硅衬底上。在一些实施方案中，此额外模块至少包含(1)蚀刻穿过电介质层以暴露专用于制造LtSBD的鳍式结构的光刻过程及(2)在暴露鳍式结构上的表面清洁及制备。LtSBD的集成任选地涉及用于此光刻过程的额外临界光掩模(例如在一些情形中，使用对应技术节点中可实现的最紧容限制造所述额外临界光掩模)。
在本申请案的一个方面中，实施一种在衬底上形成包含鳍式场效应晶体管(FinFET)及肖特基势垒二极管(SBD)的集成半导体装置的方法。所述方法包含形成第一鳍式结构及第二鳍式结构。所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分。所述方法进一步包含分别在所述第一鳍式结构的所述两个压力源部分上形成FinFET的源极结构及漏极结构。所述方法进一步包含形成分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料、第一金属材料，借此在所述第二鳍式结构的所述结部分与所述第一金属材料之间提供肖特基结。
在一些实施方案中，所述结部分延伸到所述第二鳍式结构中的电极部分，且结通路安置于所述第二鳍式结构的所述电极部分上。第二金属材料电耦合到所述第二鳍式结构的所述结通路。因而，在所述肖特基势垒二极管中，所述第二鳍式结构的所述结部分经由所述第二鳍式结构的所述结通路及所述电极部分电耦合到所述第二金属材料。
在一些实施方案中，多个沟槽经界定且包含用于分别接取所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极沟槽、漏极沟槽及第一沟槽。所述源极、漏极及第一金属材料分别填充所述源极沟槽、所述漏极沟槽及所述第一沟槽。
从另一角度看，实施一种通过形成第一鳍式结构及第二鳍式结构来形成集成半导体装置的方法。所述方法包含沉积覆盖所述衬底、所述第一鳍式结构及所述第二鳍式结构的压力源层，且界定所述压力源层上的源极结构及漏极结构。所述源极结构及所述漏极结构分别安置于所述第一鳍式结构的所述两个压力源部分上。所述方法进一步包含形成分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料、第一金属材料。FinFET形成于所述衬底上且包含所述第一鳍式结构的所述沟道部分、所述源极结构及所述漏极结构，且肖特基势垒二极管形成于所述衬底上且包含所述第二鳍式结构的所述结部分与所述第一金属材料之间的肖特基结。
在又一方面中，一种集成半导体装置包含衬底、FinFET及肖特基势垒二极管。所述FinFET形成于所述衬底上且具有第一鳍式结构、栅极电介质、栅极、源极结构及漏极结构。所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分。所述源极结构电耦合到源极金属材料，且所述漏极结构电耦合到漏极金属材料。肖特基势垒二极管形成于所述衬底上且具有第二鳍式结构及第一金属材料。所述第二鳍式结构包含结部分，且所述结部分与所述第一金属材料形成肖特基结。所述第一鳍式结构及所述第二鳍式结构由任选地具有不同掺杂类型及浓度的相同类型的材料制成。所述相同类型的导电材料用于提供所述第一金属材料、所述源极金属材料及所述漏极金属材料。
在另一方面中，一种集成半导体装置包含衬底、第一鳍式结构及第二鳍式结构、源极结构及漏极结构、及导电材料。所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分。所述源极结构及所述漏极结构分别安置于所述第一鳍式结构的所述两个压力源部分上。所述导电材料进一步包含分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料及第一金属材料。FinFET形成于所述衬底上且包含所述第一鳍式结构的所述沟道部分、所述源极结构及所述漏极结构。肖特基势垒二极管形成于所述衬底上且包含所述第二鳍式结构的所述结部分与所述第一金属材料之间的肖特基结。
附图说明
为更好地理解各种所描述的实施例，应结合附图参考以下具体实施方式，其中相同元件符号是指所有图中的对应部分。
图1展示根据一些实施方案的在衬底上形成FinFET的微制造过程的FEOL及MOL期间形成的装置及互连结构的透视图。
图2展示根据一些实施例的单个FinFET的放大透视图。
图3是根据一些实施方案的包含肖特基势垒二极管的基于FinFET的集成电路的切口的透视图。
图4A是根据一些实施方案的形成于P型衬底上的三维N型FinFET结构的透视图，且图4B、4C及4D分别是线AA'、BB'及CC'处的N型FinFET结构的截面图。
图5A是根据一些实施方案的形成于P型衬底上的三维N型SBD结构的透视图，且图5B、5C及5D分别是线AA'、BB'及CC'处的N型SBD结构的截面图。
图6A是根据一些实施方案的形成于P型衬底上且应用基于硅化物的金属材料的另一三维N型FinFET结构的透视图，且图6B、6C及6D分别是线AA'、BB'及CC'处的此N型FinFET结构的截面图。
图7A是根据一些实施方案的形成于P型衬底上且应用基于硅化物的金属材料的另一三维N型SBD结构的透视图，且图7B、7C及7D分别是线AA'、BB'及CC'处的此N型SBD结构的截面图。
图8A是根据一些实施方案的形成于P型衬底上的P型FinFET结构的透视图，且图8B、8C及8D分别是线AA'、BB'及CC'处的P型FinFET结构的截面图。
图9A是根据一些实施方案的形成于P型衬底上的P型SBD结构的透视图，且图9B、9C及9D分别是线AA'、BB'及CC'处的P型SBD结构的截面图。
图10A是根据一些实施方案的形成于绝缘体上硅(SOI)衬底上的N型FinFET结构的透视图，且图10B、10C及10D分别是根据一些实施方案的线AA'、BB'及CC'处的N型FinFET结构的截面图。
图11A是根据一些实施方案的形成于SOI衬底上的N型SBD结构的透视图，且图11B、11C及11D分别是根据一些实施方案的线AA'、BB'及CC'处的N型SBD结构的截面图。
图12A到12C是根据一些实施方案的SBD结构的三个截面图。
图13是根据一些实施方案的应用于形成FinFET及SBD结构的鳍式结构、间隔件及互连线的自对准四重图案化(SAQP)过程的流程。
图14是根据一些实施方案的在衬底上形成集成半导体装置的方法的流程图。
相同元件符号是指图式的所有若干视图中的对应部分。
具体实施方式
本申请案涉及一种基于肖特基的互补金属氧化物半导体(SCMOS)技术，所述技术在互补金属氧化物半导体(CMOS)微制造过程中集成P型及/或N型肖特基势垒二极管(SBD)。肖特基势垒二极管包含安置于半导体鳍式结构上以任选地围绕半导体鳍式结构的顶部或壁的金属板。应用于肖特基势垒二极管中的鳍式结构掺杂有预定掺杂浓度的P型或N型杂质原子。实例P型杂质原子包含硼(B)，且实例N型杂质原子包含磷(P)或砷(As)。金属板及鳍式结构借此产生整流电触点(即，肖特基结)。金属板指称势垒金属。整流电触点的电子操作及物理模型由势垒金属的电性质确定。
肖特基势垒二极管具有导电特性，所述导电特性由势垒金属及半导体鳍式结构的材料组合物确定，且更具体来说，由肖特基势垒二极管的肖特基结处的鳍式结构的杂质特性及金属对半导体接口的物理性质确定。此金属对半导体接口的实例电子性质包含(但不限于)与肖特基势垒二极管的接通/关断电压相关联的势垒高度。在一些实施例中，与在SCMOS技术中集成的MOSFET的阈值电压相比，势垒金属与半导体鳍式结构的组合导致肖特基势垒二极管的势垒高度及接通/关断电压的值相对较低。因此，具有较低接通/关断电压的肖特基势垒二极管还称为低阈值肖特基势垒二极管(LtSBD)。
势垒金属的实例包含(但不限于)硅化镍(例如NiSi)或硅化钴(例如CoSi2)。当表面浅掺杂有金属材料、氧及/或氢的杂质原子时，或当表面涂覆有金属材料的薄层(例如镍、硅化镍、钴、硅化钴及类似物)时，可任选地将其它材料应用为势垒金属。杂质掺杂技术包含将电离原子离子植入到靶材中及原位物理/化学沉积含有杂质原子的薄材料层。在一些情形中，离子植入或原位沉积之后进行热退火(即，升高温度处的受控加热循环)以将杂质原子驱动到靶材的某一深度中且激活局部化晶体结构。通过这些方法，半导体装置的特定电子性质可单独及在专用群组中实现，且整个IC可经测试及鉴定为在操作条件及应用环境的范围中具有期望性能的可靠产品。
在本申请案的各种实施例中，通过引入至少一个新光掩模及其相关联感光步骤组来实现CMOS微制造过程中的肖特基势垒二极管的集成。此新光掩模用于识别肖特基势垒二极管的鳍式结构的位置。肖特基势垒二极管还对应于其鳍式结构上的一或多个特定处理操作，且需要修改应用于CMOS微制造过程中的现存光掩模。例如，光掩模经修改以使某一电介质的多边形保持于肖特基势垒二极管的位置处，以暴露或保护鳍式结构及其附近环境免被对应材料处理操作影响。任选地，通过在计算机辅助设计(CAD)软件工具中插入逻辑公式来修改现存光掩模以控制光掩模制造机器将电路及装置布局印刷到光掩模上。
在一些实施方案中，FinFET及肖特基势垒二极管集成于FinFET 14nm技术节点中。集成FinFET及肖特基势垒二极管的衬底任选地是单晶硅晶片或绝缘体上硅(SOI)晶片的部分。单晶硅晶片任选地掺杂有硼(B)或磷(P)以分别提供P型或N型硅衬底。在SOI晶片上，通过选择性蚀刻沉积于SOI晶片的绝缘体上的单晶硅层来形成鳍式结构。替代地，在一些实施方案中，鳍式结构通过选择性外延过程形成，所述选择性外延过程包含在硬掩模层上形成沟槽及使用形成鳍式结构的半导体材料填充沟槽。应用类似选择性外延过程以形成硅锗(SiGe)P+源极/漏极结构及碳化硅(SiC)N+源极/漏极结构。绝缘体任选地是形成于硅体的顶部上的二氧化硅(SiO2)层或蓝宝石(Al2O3)层。在一些实施方案中，衬底是蓝宝石的晶片的部分或任何其它电绝缘体。
图1展示根据一些实施方案的在衬底上形成FinFET的微制造过程100的FEOL及MOL期间形成的装置及互连结构的透视图。微制造过程100的FEOL及MOL中的每一者包含相应半导体处理操作序列。每一半导体处理操作涉及相应制造设备。在一些实施例中，根据光刻操作，将处理操作的子集分组到模块中。
在一些实施方案中，FEOL是微制造过程100的第一部分，其中个别装置(晶体管、电容、电阻器、肖特基势垒二极管)经图案化于衬底上。FEOL覆盖在金属互连层沉积之前的半导体处理操作(例如离子植入、薄膜层的沉积及图案化)。FEOL包含多个图案化模块。图案化模块可经细化及重复使用以减小由光刻设备及为图案化模块选择的技术印刷的特征大小。参考图1，多个鳍式结构102界定于具有浅沟槽隔离的衬底104上。牺牲栅极106形成于鳍式结构102上。围绕鳍式结构102形成电介质间隔件108以将鳍式结构102与对应源极及漏极结构110分离。源极及漏极结构植入有高剂量杂质。使用栅极112与栅极电介质(例如HfO2或其它高κ电介质)替换牺牲栅极106。沟槽形成于衬底上且填充有一金属材料114(例如NiSi、NiSi2)以接取源极及漏极结构110。
替代地，在一些实施例中，FEOL覆盖第一组半导体处理操作直到形成MOSFET的源极及漏极结构110与栅极112，且MOL包含第二组半导体处理操作，其从最低金属互连层建立到MOSFET的源极及漏极结构110的接触。MOL(还称为MOL)包含图案化及蚀刻沟槽及使用基于硅化镍的材料114填充沟槽以接触源极及漏极结构110。当在微制造过程100的后段制造过程(BEOL)期间沉积最低金属互连层(还称为M1层)时，源极及漏极结构110经由硅化镍填充的沟槽114电耦合到最低金属互连层。
在一些实施方案中，微制造过程100应用由具有波长为193nm的光源提供的深紫外(DUV)光来实施DUV浸没光刻(DUVIL)。在一些实施方案中，微制造过程100应用由具有波长为13.5nm的光源提供的极紫外(EUV)光来实施EUV光刻。
微制造过程100包含一系列离子植入操作，其在MOSFET中产生各种P型及N型结构，借此产生不同接通/关断电压、阈值电压、传导强度、泄漏电流、最大操作电压及其它电子特性。此各种P型及N型结构针对使用P型及N型MOSFET的有效超大型硅集成(VLSI)电路及定制用于不同应用及环境的VLSI电路是必要的。
图2展示根据一些实施例的单个FinFET 200的放大透视图。不包含离子植入外形的轮廓及边界。FinFET 200对应于半导体衬底202上的浅沟槽隔离区域204，且鳍式结构206形成于浅沟槽隔离区域204中。浅沟槽隔离区域204由电介质(例如氧化硅、氮化物、氮氧化物)制成，且鳍式结构206包含P型或N型半导体材料(例如硅)。在一些实施例中，衬底202在所展示沟槽隔离区域204上凹陷且填充有电介质，且鳍式结构206从衬底202的主体延伸且任选地掺杂有P型或N型杂质。替代地，在一些实施例中，一层电介质沉积于衬底202的顶部上，且沟槽被打开且填充有延伸到衬底202的主体的鳍式结构202。经由离子植入或原位沉积任选地掺杂鳍式结构206。
鳍式结构206超出沟槽隔离区域204的顶面以提供FinFET 200的沟道部分206A。鳍式结构206的沟道部分206A任选地延伸到沟道部分的两个对置侧上的两个压力源部分。FinFET 200的源极结构208及漏极结构210分别形成于鳍式结构206的两个压力源部分上。如果FinFET 200是P型晶体管装置，那么源极及漏极结构208及210由外延生长于FinFET200上的硅锗(SiGe)制成。如果FinFET 200是N型晶体管装置，那么源极及漏极结构208及210由外延生长于FinFET 200上的碳化硅(SiC)制成。参考图2，压力源部分可部分或全部凹陷到沟道部分206A，且因此，源极及漏极结构208及210是接触剩余压力源部分或沟道部分206A的固体结构。替代地，在一些实施方案中，压力源部分未凹陷，源极及漏极结构208及210部分围绕于鳍式结构206的压力源部分。
低阈值肖特基势垒二极管基于图2中所展示的类似装置结构而集成于相同衬底202上。鳍式结构206的沟道部分206A用于形成肖特基金属半导体结的半导体侧。换句话说，FinFET的沟道部分206A经重配置为肖特基势垒二极管的结部分。源极及漏极结构208及210中的至少一者经重配置为结通路，所述结通路经配置以提供到肖特基势垒二极管的半导体侧(即，沟道部分206A)的导电路径。
FinFET及肖特基势垒二极管由鳍式结构206的沟道部分206A上的不同半导体操作界定。当鳍式结构206的部分206A被栅极电介质及栅极覆盖时，鳍式结构206经配置以提供具有安置于沟道的两个对置侧上的源极及漏极结构208及210的FinFET 200的沟道。相反地，当鳍式结构206的部分206A受保护而免于被栅极电介质及栅极覆盖时，鳍式结构206的部分206A可电耦合到用于接取源极及漏极结构208及210的相同导电材料。肖特基金属半导体结形成于导电材料与鳍式结构206的部分206A之间，借此提供基于鳍式结构206的肖特基势垒二极管。下文将相对于图4到12描述FinFET及肖特基势垒二极管的集成的更多细节。
图3是根据一些实施方案的包含肖特基势垒二极管的基于FinFET的集成电路300的切口的透视图。基于FinFET的IC 300形成于块体硅单晶衬底302上。衬底302包含多个N型阱、多个P型阱、隔离绝缘体304及由隔离绝缘体304绝缘的鳍式结构306。参阅项目1。鳍式结构306上升到隔离绝缘体304上方。在FinFET中，每一对应鳍式结构306包含被栅极电介质及栅极循序覆盖的沟道部分。栅极电介质的实例包含高κ电介质(例如氧化铪)。在实例中，氮化硅及氧化铪绝缘体308任选地包围基于FinFET的IC 300中的FinFET的金属栅极。参阅项目3。硅锗(SiGe)经外延生长及图案化以界定P型FinFET的源极及漏极结构310A，且碳化硅(SiC)经外延生长及图案化以分别界定N型FinFET的源极及漏极结构310B。参阅项目4。相反地，在肖特基势垒二极管中，每一对应鳍式结构306包含未被栅极电介质及栅极覆盖的结部分。结通路由硅锗(SiGe)或碳化硅(SiC)形成以接取每一肖特基势垒二极管的结部分，同时SiGe及SiC经沉积及图案化以形成FinFET的源极及漏极结构310。
电介质层312(例如氧化硅)经应用以覆盖鳍及每一FinFET的源极及漏极结构及每一肖特基势垒二极管的鳍式结构及结通路。参阅项目2。多个沟槽钻于电介质层312上且填充有导电材料314以接取FinFET的源极及漏极结构310及基于FinFET的IC 300的肖特基势垒二极管的鳍式结构及结通路。导电材料314的实例是硅化镍。硅化镍包含镍及硅的若干金属间化合物，例如Ni3Si、Ni31Si12、Ni2Si、Ni3Si2、NiSi及NiSi2。在实例中，二硅化镍因此被用作每一肖特基势垒二极管的金属侧，且当其分别形成具有N型或P型鳍式结构的肖特基结时充当阳极或阴极。在一些情形中，例如在形成多个沟槽之后，添加光掩模以将IC 300的肖特基势垒二极管的鳍式结构暴露于导电材料314。参阅项目6。在一些实施方案中，SiGe及SiC的选择性外延(例如针对源极及漏极结构310)被部分阻断于每一肖特基势垒二极管的鳍式结构的结部分上，其被保留用于沉积导电材料314(例如NiSi2)以经由自对准图案化来形成肖特基势垒二极管的阳极或阴极触点。参阅项目7。此外，在一些实施方案中，肖特基势垒二极管是P型，且应用三重阱植入以隔离由P型鳍式结构及P型衬底302制成的阳极。参阅项目8。因而，CMOS微制造过程中的现存操作经重配置以在基于FinFET的IC 300的相同衬底302上制造及集成肖特基势垒二极管。
基于FinFET的IC 300进一步包含形成于填充有导电材料314的沟槽的顶部上的多个金属插塞316。多个金属插塞316电耦合到FinFET的源极及漏极结构310及肖特基势垒二极管的金属及半导体侧。接着，多个金属插塞316经由多个互连层318彼此互连。在实例中，金属插塞316及互连层318由铜及氮化钽制成。参阅项目5。
图4A是根据一些实施方案的形成于P型衬底405上的三维N型FinFET结构400的透视图，且图4B、4C及4D分别是线AA'、BB'及CC'处的N型FinFET结构400的截面图。图5A是根据一些实施方案的形成于P型衬底405上的三维N型SBD结构500的透视图，且图5B、5C及5D分别是线AA'、BB'及CC'处的N型SBD结构500的截面图。N型FinFET结构400及N型SBD 500任选地形成于P型衬底405的不同区域上，且在图4A到4D及5A到5D中比较。FinFET结构400具有第一鳍式结构402、栅极电介质404、栅极406、源极结构408及漏极结构410。第一鳍式结构402包含沟道部分402A，其延伸到沟道部分402A的两个对置侧上的两个压力源部分402B。源极结构408电耦合到源极金属材料412，且漏极结构410电耦合到漏极金属材料414。SBD结构500具有第二鳍式结构502及第一金属材料504。第二鳍式结构502包含结部分502A，且结部分与第一金属材料504形成肖特基结。相同类型的导电材料用于提供第一、源极及漏极金属材料504、412及414。参考图5B及5D，第一金属材料504包含第一金属层504A及第二金属层504B。第二金属层504B接触第二鳍式结构502的结部分502A，且包含硅化钴及硅化镍中的一者。第一金属层504A的厚度大于第二金属层504B的厚度。任选地，第一金属层504A由钨或钨合金制成。同样地，源极及漏极金属材料412及414中的每一者包含相应第一金属层及相应第二金属层。
结部分502A延伸到第二鳍式结构502中的电极部分502B，且结通路506形成于第二鳍式结构502的电极部分502B上，例如界定于与源极及漏极结构408及410接合的压力源层上。在实例中，假定FinFET 400及SBD 500是N型，那么源极结构408、漏极结构410及结通路506掺杂有砷或磷。在一些实施方案中，源极结构408、漏极结构410及结通路506是外延生长于第二鳍式结构502上的压力源结构，且任选地由碳化硅(SiC)制成。此外，在一些实施例中，第二鳍式结构502的电极部分502B至少部分凹陷(516)，且电耦合到结通路506。如果第二鳍式结构502的电极部分502B全部凹陷，那么结通路506电耦合到第二鳍式结构502的剩余部分。同样地，在一些实施方案中，第一鳍式结构402的压力源部分的子集可部分或全部凹陷，同时允许源极或漏极结构保持电耦合到第一鳍式结构402。
第二金属材料508电耦合到结通路506且与结通路506形成欧姆接触。任选地，如同第一金属材料、源极金属材料及漏极金属材料，第二金属材料508包含第一金属层508A及与结通路506形成欧姆接触的第二金属层508B。因而，在N型SBD 500中，第二鳍式结构502(N型)的结部分502A经由结通路506(N型)及第二鳍式结构502(N型)的电极部分502B来电耦合到第二金属材料508。
在一些实施方案中，第一、第二、源极及漏极金属材料504、508、408及410由形成于衬底405上的第一沟槽、第二沟槽、源极沟槽及漏极沟槽界定。这些沟槽被蚀刻穿过电介质层以接取结部分502A、结通路506、源极结构408及漏极结构410。金属材料504、408、408及410填充第一、第二、源极及漏极沟槽以提供分别到结部分502A、结通路506、源极结构408及漏极结构410的导电路径。
在一些实施方案中，多个金属插塞形成于多个沟槽及金属材料上。多个金属插塞包含电耦合到填充第一沟槽的第一金属材料504的第一插塞510及经由填充第二沟槽的第二金属材料508、结通路506及第二鳍式结构502的电极部分502B电耦合到第二鳍式结构502的结部分502A的第二插塞512。通过这些方式，第一及第二插塞510及512形成经配置以分别电接取SBD 500的肖特基结的金属侧及半导体侧的阳极及阴极。相反地，多个金属插塞包含分别形成于FinFET 400的源极及漏极结构408及410上且与其电耦接的源极插塞416及漏极插塞418。
在一些实施方案中，第二鳍式结构502进一步包含将结部分502A连接到电极部分502B的间隔件部分502C，且结通路506至少部分围绕电极部分502B且不接触间隔件部分502C的任何表面。二极管间隔件514沉积于间隔件部分502C上且任选地部分围绕间隔件部分502C。二极管间隔件514经配置以分离结通路506与第一金属材料504。相反地，晶体管间隔件422相邻于栅极电介质406与栅极404形成以分离栅极406与源极及漏极结构。二极管间隔件514比晶体管间隔件422厚，即，具有大于晶体管间隔件422宽度的宽度(w)。
应注意，第一及第二鳍式结构402及502可从块体硅衬底405蚀刻或沉积于衬底405的顶面上。N型FinFET 400的第一鳍式结构402是P型，且P型FinFET 500的第二鳍式结构502是N型。在一些实施方案中，FinFET 400形成于经由重掺杂N型区域420A而与衬底405的主体隔离的P型阱中。FinFET 400还经由一或多个掺杂N型区域420B或电介质材料420C而与衬底405上的其它半导体装置隔离。SBD 500形成于衬底405上的N型阱中。替代地，在一些实施方案中，衬底405包含绝缘体上硅(SOI)衬底。第一及第二鳍式结构402及502经由SOI衬底的绝缘体层而与SOI衬底的半导体主体隔离。
在一些实施方案中，栅极电介质404与栅极406覆盖FinFET 400的第一鳍式结构402的沟道部分的子集或全部三个暴露侧。在一些实施方案中，FinFET 400具有阈值电压，且SBD 500具有接通电压。FinFET 400的阈值电压的量值大于SBD 500的接通电压的量值。在一些实施方案中，与FinFET 400的源极相关联的结构(例如压力源部分402B、源极结构408、源极金属材料412及金属插塞416)连同与另一N型FinFET 400的源极或漏极相关联的结构共享，或连同与另一N型SBD 500的阴极相关联的结构(例如电极部分502B、结通路506、第二金属材料508及金属插塞512)共享。在一些实施方案中，与FinFET 400的漏极相关联的结构(例如压力源部分402B、源极结构410、源极金属材料414及金属插塞418)连同与另一N型FinFET 400的源极或漏极相关联的结构共享，或连同与另一N型SBD 500的阴极相关联的结构(例如电极部分502B、结通路506、第二金属材料508及金属插塞512)共享。同样地，与另一N型SBD 500的阴极相关联的结构连同与另一N型FinFET 400的源极或漏极相关联的结构共享。
图6A是根据一些实施方案的形成于P型衬底405上且应用基于硅化物的金属材料602的另一三维N型FinFET结构600的透视图，且图6B、6C及6D分别是线AA'、BB'及CC'处的此N型FinFET结构600的截面图。图7A是根据一些实施方案的形成于P型衬底405上且应用基于硅化物的金属材料702的另一三维N型SBD结构700的透视图，且图7B、7C及7D分别是线AA'、BB'及CC'处的此N型SBD结构700的截面图。N型FinFET结构600及N型SBD结构700任选地形成于P型衬底405的不同区域上，且在图6A到6D及7A到7D中比较。N型FinFET 600及N型SBD 700分别与N型FinFET400及N型SBD 500一致，只是用于接取源极结构408、漏极结构410、结部分502A及结通路506的导电材料不同。
在一些实施方案中，源极金属材料412、漏极金属材料414及第一金属材料504是硅化钴及硅化镍中的一者，且肖特基结直接形成于第二鳍式结构502的结部分502A与第一金属材料504的硅化钴及硅化镍中的一者之间。硅化钴的实例包含CoSi2、CoSi、Co2Si及Co3Si。此外，在一些情形中，第二金属材料508还为硅化钴及硅化镍中的一者，与结通路506形成欧姆接触且将通路提供到第二鳍式结构502的结部分502A。在一些实施例中，金属插塞510及512分别形成于第一及第二金属材料504及508上，且用作对应SBD 700的阳极及阴极的部分。
在一些实施例中，在形成金属材料412、414、504及508之前，多个沟槽形成于电介质层450上，且包含用于分别接取源极结构408、漏极结构410及第二鳍式结构502的结部分502A的源极沟槽、漏极沟槽及第一沟槽。源极、漏极及第一金属材料412、414及504通过使用具有相同处理模块的源极、漏极及第一金属材料412、414及504分别填充源极沟槽、漏极沟槽及第一沟槽所形成。在一些实施例中，第二沟槽在具有源极沟槽、漏极沟槽及第一沟槽的电介质层450上打开，且填充有具有源极、漏极及第一金属材料412、414及504的第二金属材料508。
在一些实施方案中，参考图5C及7C，第一金属材料504围绕第二鳍式结构502。换句话说，第一金属材料504围绕第二鳍式结构502的结部分502A的顶面502AA及两个侧面502AB。任选地，第一金属材料504与第二鳍式结构502的结部分502A的顶面502AA及两个侧面502AB的子集或全部直接接触，形成SBD 500的肖特基结。此外，在一些实施方案中，参考图5B，结通路506不仅形成于肖特基结的侧，而且形成于肖特基结的另一侧(即，形成于肖特基结的两侧)。因此，结部分502A电耦合到两个结通路506以减小耦合到SBD 500或700的阴极的寄生电阻。
图8A是根据一些实施方案的形成于P型衬底405上的P型FinFET结构800的透视图，且图8B、8C及8D分别是线AA'、BB'及CC'处的P型FinFET结构的截面图。图9A是根据一些实施方案的形成于P型衬底上的P型SBD结构900的透视图，且图9B、9C及9D分别是线AA'、BB'及CC'处的P型SBD结构的截面图。P型FinFET结构800及P型SBD结构900任选地形成于P型衬底405的不同区域上，且在图8A到8D及9A到9D中比较。在一些实施例中，N型FinFET结构600及N型SBD结构700形成于具有P型FinFET结构800及P型SBD结构900的相同P型衬底405上。
FinFET结构800具有第一鳍式结构402、栅极电介质404、栅极406、源极结构408及漏极结构410。第一鳍式结构402包含沟道部分402A，其延伸到沟道部分402A的两个对置侧上的两个压力源部分402B。源极结构408电耦合到源极金属材料412，且漏极结构410电耦合到漏极金属材料414。SBD结构900具有第二鳍式结构502及第一金属材料504。第二鳍式结构502包含结部分502A，且结部分与第一金属材料504形成肖特基结。结部分502A延伸到第二鳍式结构502中的电极部分502B，且结通路506形成于第二鳍式结构502的电极部分502B上，例如界定于与源极及漏极结构408及410接合的压力源层上。在一些实施方案中，P型FinFET800具有阈值电压，且P型SBD 900具有接通电压。FinFET 800的阈值电压大于SBD 900的接通电压。
在实例中，假定FinFET 800及SBD 900是P型，那么源极结构408、漏极结构410及结通路506掺杂有硼。在一些实施方案中，源极结构408、漏极结构410及结通路506是外延生长于第二鳍式结构502上的压力源结构，且任选地由硅锗(SiGe)制成。在一些实施方案中，图8C及9C中的P型源极结构408、漏极结构410及结通路506中的每一者具有相异于图4C及5C中的N型源极结构408、漏极结构410及结通路506中的每一者的几何形状。
第二金属材料508电耦合到结通路506且与结通路506形成欧姆接触。在P型SBD500中，第二鳍式结构502(P型)的结部分502A经由结通路506(P型)及第二鳍式结构502(P型)的电极部分502B电耦合到第二金属材料508。在图8A到8D及9A到9D中未展示的一些实施例中，源极金属材料412、漏极金属材料414、第一金属材料504及第二金属材料508中的每一者包含第一金属层及第二金属层。第二金属层接触源极结构408、漏极结构410、结部分502A及结通路506中的相应者。第二金属层可包含硅化钴及硅化镍中的一者。替代地，在图8A到8D及9A到9D中所展示的一些实施例中，源极金属材料412、漏极金属材料414、第一金属材料504及第二金属材料508是硅化钴及硅化镍中的一者，且肖特基结形成于结部分502A与硅化钴及硅化镍中的一者之间。
此外，在一些实施方案中，多个金属插塞形成于多个沟槽及金属材料上。多个金属插塞包含电耦合到填充第一沟槽的第一金属材料504的第一插塞510及经由填充第二沟槽的第二金属材料508、结通路506及第二鳍式结构502的电极部分502B电耦合到第二鳍式结构502的结部分502A的第二插塞512。通过这些方式，第一及第二插塞510及512形成经配置以分别电接取SBD 900的肖特基结的金属侧及半导体侧的阴极及阳极的部分。
P型FinFET 800的第一鳍式结构402是N型，且P型SBD 900的第二鳍式结构502是N型。在一些实施方案中，P型SBD 900形成于经由重掺杂N型区域920A而与衬底405的主体隔离的P型阱中。SBD 900还经由一或多个掺杂N型区域920B而与衬底405上的其它半导体装置隔离。P型FinFET 800形成于衬底405上的N型阱中。替代地，在一些实施方案中，衬底405包含绝缘体上硅(SOI)衬底。P型FinFET 800及SBD 900的第一及第二鳍式结构402及502经由SOI衬底的绝缘体层而与SOI衬底的半导体主体隔离。
在一些实施方案中，与FinFET 800的源极相关联的结构(例如压力源部分402B、源极结构408、源极金属材料412及金属插塞416)连同与另一P型FinFET 800的源极或漏极相关联的结构共享，或连同与另一P型SBD 900的阴极相关联的结构(例如电极部分502B、结通路506、第二金属材料508及金属插塞512)共享。在一些实施方案中，与FinFET800的漏极相关联的结构(例如压力源部分402B、源极结构410、源极金属材料414及金属插塞418)连同与另一P型FinFET 800的源极或漏极相关联的结构共享，或连同与另一P型SBD 900的阴极相关联的结构(例如电极部分502B、结通路506、第二金属材料508及金属插塞512)共享。同样地，与另一P型SBD 900的阴极相关联的结构连同与另一P型FinFET 800的源极或漏极相关联的结构共享。
图4到9中的FinFET及SBD结构形成于p型衬底405上。替代地，FinFET及SBD结构形成于N型衬底上。P型FinFET结构及N型SBD结构具有N型鳍式结构，所述N型鳍式结构经由重掺杂P型区域而与N型衬底的主体隔离，及/或经由一或多个掺杂P型区域或电介质材料而与衬底上的其它半导体装置隔离。N型FinFET结构及P型SBD结构具有任选地形成于N型衬底上的P型阱中的P型鳍式结构。如上文所解释，参考图4到9，FinFET结构及SBD结构依形成于P型衬底上的类似方式形成于N型衬底上。为简洁起见，此处不重复细节。
图10A是根据一些实施方案的形成于绝缘体上硅(SOI)衬底1002上的N型FinFET结构1000的透视图，且图10B、10C及10D分别是根据一些实施方案的线AA'、BB'及CC'处的N型FinFET结构1000的截面图。图11A是根据一些实施方案的形成于SOI衬底1002上的N型SBD结构1100的透视图，且图11B、11C及11D分别是根据一些实施方案的线AA'、BB'及CC'处的N型SBD结构1100的截面图。N型FinFET结构1000及N型SBD结构1100任选地形成于SOI衬底1002的不同区域上，且在图10A到10D及11A到11D中比较。
第一及第二鳍式结构402及502经由SOI衬底1102的绝缘体层1104而与SOI衬底1102的半导体主体隔离。任选地，第一及第二鳍式结构402及502从位于SOI衬底1102的绝缘体层1104的顶部的半导体层图案化。任选地，第一及第二鳍式结构402及502沉积于SOI衬底1102的顶面上。N型FinFET 1000的第一鳍式结构402是P型，且N型SBD 1100的第二鳍式结构502是N型。在一些实施方案中，FinFET 1000或SBD 1100经由一或多个掺杂区域420B或电介质材料420C而与衬底1102上的其它半导体装置隔离。FinFET 1000及SBD 1100依靠绝缘体层1104来与SOI衬底1102的主体分离。在图10A到10D及11A到11D中未展示的一些实施例中，P型FinFET的鳍式结构是N型，且P型SBD的鳍式结构是P型。P型FIinFET或SBD经由一或多个掺杂区域或电介质材料(未展示)而与其衬底上的其它半导体装置隔离。
图12A到12C是根据一些实施方案的SBD结构1200的三个截面图。将P型及N型SBD集成到CMOS微制造过程中是通过修改由光刻任选地选择的多个过程模块来实施。第一，这些过程模块作为COMS微制造过程中的FEOL及MOL的部分存在，或新增用于对应技术节点及生产集成电路的区分、改进、简化、有效性、成本或其组合。第二，在一些实施方案中，离子植入经应用以界定SBD的鳍式结构(即，每一P型SBD阳极及N型SBD阴极的主体)、二极管导电接通/关断电压、串联电阻、电容、来自鳍式结构的其它区段的绝缘区域(例如区域420B或420C)及来自N型或P型硅衬底或基底材料的绝缘区域(例如区域420A)。第三，所分配的鳍式区段的表面清洁及制备经实施以制备用于形成SBD的肖特基结的第二鳍式结构502的结部分502。第四，使用精细宽度图案化(例如自对准四重图案化(SAQP)或任何其它方法)来沉积电介质间隔件422及514。第五，使用电子功函数来沉积单个元素或复合金属层。电子功函数经优化以建立CMOS微制造过程中的可靠肖特基结。可用作肖特基结的半导体侧的金属材料包含(但不限于)镍、硅化镍、钴、硅化钴或可用于接取源极及漏极结构408及410及结通路506的其它势垒材料。
参考图12A，当栅极电介质404与栅极406形成于第一鳍式结构402上时，添加光掩模以保护第二鳍式结构502的结部分502A免于被栅极电介质404与栅极406覆盖。在一些实施例中，第二鳍式结构502与其它鳍式结构切断以提供隔离SBD 1200，且因此，SBD结构1200的阳极及阴极不与其它P型或N型FinFET的源极结构408或漏极结构410合并。在实例中，第二鳍式结构502的结部分502A及电极部分502B不延伸到另一P型或N型FinFET的第一鳍式结构402的两个压力源部分。替代地，应用局部P型或N型离子植入以电隔离第二鳍式结构502与其它半导体装置。
形成二极管间隔件514及第二鳍式结构502的间隔件部分502C以隔离SBD结构1200的阳极及阴极。金属材料504及508、金属插塞510及512及SBD结构1200及其相邻结构埋入电介质层450中且由电介质层450分离，所述电介质层450任选地是浅沟槽隔离(STI)绝缘体与层间电介质(ILD)的组合。电介质层450具有基本上低介电常数，例如不大于二氧化硅的介电常数(约3.9)。
欧姆接触沿从金属插塞512开始的接取路径形成，穿过第二金属材料508、结通路506及第二鳍式结构502的电极部分502B，且到达第二鳍式结构502的结部分502A。肖特基结或触点由第一金属材料504形成于第二鳍式结构502的结部分502A的三个表面上。
参考图12B，其对应于图12A中的B-B'截面，(例如通过选择性外延生长)形成结通路506以接触第二鳍式结构502。任选地，形成于结通路506上的第二金属材料508包含第一金属层508A(例如涂覆结通路506的硅化物盖)及填充第二沟槽的第二金属层508B。参考图12C，其对应于图12A中的C-C'截面，第一金属材料504形成于第二鳍式结构502的结部分502A上。任选地，形成于结部分502A上的第一金属材料504包含第一金属层504A(例如涂覆结部分502A的硅化物盖)及填充第一沟槽的第二金属层504B。
图13是根据一些实施方案的应用于形成FinFET及SBD结构的鳍式结构、间隔件及互连线的自对准四重图案化(SAQP)过程1300的流程。SAQP过程包含心轴图案化、第一空间沉积、第一间隔件蚀刻、核心移除、非晶硅(a-Si)蚀刻、第二间隔件沉积、第二间隔件蚀刻、氮化硅蚀刻、氮化钛蚀刻、低κ电介质的沟槽蚀刻、及沟槽的金属填充及化学机械平坦化(CMP)中的一或多者。
图14是根据一些实施方案的在衬底上形成集成半导体装置的方法1400的流程图。方法1400包含在衬底405上形成(1402)场效应晶体管(FinFET)及肖特基势垒二极管。任选地，衬底405包含大型半导体衬底或绝缘体上硅(SOI)衬底。任选地，衬底405包含电介质衬底(例如蓝宝石衬底)。在一些实施方案中，FinFET具有阈值电压，且肖特基势垒二极管具有接通电压，其中阈值电压的量值大于接通电压的量值。
在衬底405上形成(1404)第一鳍式结构402及第二鳍式结构502。第一鳍式结构402包含沟道部分402A，其延伸到沟道部分402A的两个对置侧上的两个压力源部分402B，且第二鳍式结构502包含结部分502A。在一些实施方案中，衬底405包含块体硅衬底，且从块体硅衬底蚀刻第一及第二鳍式结构402及502。此外，在一些实施方案中，块体硅衬底具有块体掺杂浓度，且第二鳍式结构的结部分502A具有与块体掺杂浓度相异的肖特基半导体掺杂浓度。在实例中，块体硅衬底是P型，且肖特基势垒二极管是P型。第一重掺杂N型区域420A形成于第二鳍式结构502下，且一或多个第二重掺杂N型区域420B相邻于第二鳍式结构402形成以隔离肖特基势垒二极管与衬底405上的一或多个其它半导体装置。
在第一鳍式结构402的两个压力源部分402B上分别形成(1406)FinFET的源极结构408及漏极结构410。形成栅极电介质404及栅极406以覆盖第一鳍式结构的沟道部分402A的两个或更多个表面。在一些实施例中，形成牺牲栅极以便于形成晶体管间隔件422，且随后使用栅极电介质404与栅极406替换。
形成(1408)源极金属材料412、漏极金属材料414、第一金属材料504，其分别电耦合到源极结构408、漏极结构410及第二鳍式结构502的结部分502A，借此在第二鳍式结构502的结部分502A与第一金属材料504之间提供肖特基结。在一些实施方案中，结部分延伸到第二鳍式结构中的电极部分，且结通路506安置(1410)于第二鳍式结构502的电极部分502B上。任选地，结通路506部分围绕电极部分502B。第二金属材料508形成(1412)且电耦合到结通路506。在肖特基势垒二极管中，第二鳍式结构的结部分502A经由第二鳍式结构的结通路506及电极部分502B电耦合到第二金属材料508。
此外，在一些实施方案中，第二鳍式结构502进一步包含将结部分502A连接到电极部分502B的间隔件部分502C，且结通路506至少部分围绕电极部分502B且不接触间隔件部分502C的任何表面。形成栅极电介质404及栅极406以覆盖第一鳍式结构的沟道部分402A的两个或更多个表面。晶体管间隔件422将栅极406与源极结构408分离。二极管间隔件514将第一金属材料504与结通路506或第二金属材料508分离。二极管间隔件514比晶体管间隔件422厚。
在一些实施方案中，FinFET 600是N型且SBD 700是N型。第一鳍式结构402是P型，且第二鳍式结构502是N型。源极结构408、漏极结构410及结通路506由外延碳化硅制成。在一些实施方案中，源极结构408、漏极结构410及结通路506可掺杂有砷或磷。相反地，在一些实施方案中，FinFET 800是P型且SBD 900是P型。第一鳍式结构402是N型，且第二鳍式结构502是P型。源极结构408、漏极结构410及结通路506由外延硅锗制成。在一些实施方案中，源极结构408、漏极结构410及结通路506可掺杂有硼。
在一些实施方案中，第一鳍式结构402的两个压力源部分402B的子集及第二鳍式结构502的电极部分502B至少部分凹陷，且电耦合到源极结构408、漏极结构410及结通路506中的相应者。
在一些实施方案中，形成多个沟槽且包含用于分别接取源极结构408、漏极结构410及第二鳍式结构的结通路506的源极沟槽、漏极沟槽及第一沟槽。源极沟槽、漏极沟槽及第一沟槽分别填充有源极金属材料412、漏极金属材料414及第一金属材料504。在一些实施方案中，多个沟槽包含第二沟槽，所述第二沟槽填充有第二金属材料508用于经由第二鳍式结构的结通路506及电极部分502B电耦合到第二鳍式结构的结部分。
此外，在一些实施方案中，多个金属插塞形成于多个沟槽上。多个金属插塞包含电耦合到填充第一沟槽的第一金属材料412的第一插塞510及经由填充第二沟槽的第二金属材料508、结通路506及第二鳍式结构的电极部分502B电耦合到第二鳍式结构的结部分502A的第二插塞512。相反地，在一些实施方案中，多个金属插塞包含分别电耦合到FinFET的源极及漏极结构408及410的源极插塞416及漏极插塞418。
在一些实施例中，参考图9A到9D，肖特基势垒二极管包含P型肖特基势垒二极管。第二鳍式结构的结部分502A是P型，且第二金属插塞512、填充第二沟槽的第二金属材料508、结通路506及第二鳍式结构的电极部分502A形成肖特基势垒二极管的阳极。第一金属材料504及第一金属插塞510形成肖特基势垒二极管的阴极。相反地，参考图5A到5D、7A到7D及11A到11D，肖特基势垒二极管包含N型肖特基势垒二极管。第二鳍式结构的结部分502A是N型，且第二金属插塞512、填充第二沟槽的第二金属材料508、结通路506及第二鳍式结构的电极部分502A形成肖特基势垒二极管的阴极。第一金属材料504及第一金属插塞510形成肖特基势垒二极管的阳极。
在一些实施方案中，源极金属材料412、漏极金属材料414及第一金属材料504是硅化钴及硅化镍中的一者，且肖特基结形成于第二鳍式结构的结部分502A与硅化钴及硅化镍中的一者之间。替代地，在一些实施方案中，源极金属材料412、漏极金属材料414及第一金属材料504中的每一者包含第一金属层及第二金属层，第二金属层接触源极结构408、漏极结构410及第二鳍式结构的结部分502A中的相应者。第二金属层包含硅化钴及硅化镍中的一者。
在一些实施方案中，使用相同光掩模及处理模块形成第一鳍式结构402及第二鳍式结构502。可使用不同掺杂过程不同地掺杂第一鳍式结构及第二鳍式结构。一或多个压力源层经沉积覆盖衬底及第一及第二鳍式结构402及502。N型FinFET的源极结构408及漏极结构410以及N型SBD的结通路506从相同压力源层图案化。P型FinFET的源极结构408及漏极结构410以及P型SBD的结通路506从相同压力源层图案化。经由相同蚀刻操作在电介质层450上打开多个沟槽。源极金属材料、漏极金属材料、第一金属材料及漏极金属材料具有应用于经由相同物理或机械沉积操作填充沟槽的相同类型的金属材料。同样地，金属插塞416、418、510及512从相同金属层图案化。
尽管肖特基势垒二极管与CMOS微制造过程的大多数相容，但额外光掩模被添加且现存光掩模经修改以集成肖特基势垒二极管。例如，肖特基势垒二极管的第二鳍式结构502不被栅极电介质404与栅极406覆盖。添加一或多个光掩模以保护第二鳍式结构502受于沉积栅极电介质404与栅极406，或从第二鳍式结构502移除栅极电介质404与栅极406。修改实例CMOS微制造过程的更多细节将在表1中解释如下：
表1：用于制造肖特基势垒二极管的实例过程集成
Figure BDA0003922650400000181
/>
Figure BDA0003922650400000191
其它CMOS微制造过程可经类似修改以将肖特基势垒二极管集成到CMOS集成电路中。
总之，P型及N型肖特基势垒二极管由势垒金属板，优选地(但不限于)硅化钴或硅化镍形成，其接触硅鳍区段的一或两个壁(例如图5、7、9及11中的第二鳍式结构502的结部分502A)，还可接触硅鳍区段的顶部。硅鳍优选地使用与用于提供FinFET的鳍式结构相同的微制造方法及步骤来界定及建构。表2中如下列出这些二极管的结构及将其阳极(A)及阴极(K)端子连接到硅衬底上的其它电路组件的可能方式：
表2：LtSBD结构的组件
Figure BDA0003922650400000192
/>
Figure BDA0003922650400000201
应理解，描述上述每一图中的操作的特定顺序仅供示范，不希望指示所描述的顺序是可执行操作的唯一顺序。所属领域的一般技术人员将认识到，在如本文中所描述的相同衬底上形成具有FinFET及肖特基势垒二极管的集成半导体装置的各种方式。另外，应注意，相对于上述过程中的一者所描述的细节还依类似方式适用于上述过程中的任何其它者。为简洁起见，不重复类似细节。
还应理解，尽管术语“第一”、“第二”等等在本文中(在一些例子中)用于描述各种元件，但这些元件不应受限于这些术语。这些术语仅用于使元件彼此区分。例如，可在不背离各种描述实施例的范围的情况下，第一类型的音频特征可称作第二类型的音频特征，且类似地，第二类型的音频特征可称作第一类型的音频特征。第一类型的音频特征及第二类型的音频特征是音频特征类型，但其不是相同类型的音频特征。
本文中各种描述实施例的描述中所使用的术语仅用于描述特定实施例且不希望限制。如各种描述实施例的描述及所附权利要求书中所使用，单数形式“一”及“所述”希望还包含复数形式，除非上下文另有清楚指示。应了解，本文中所使用的术语“及/或”是指且涵盖一或多个相关联列项的任何及所有可能组合。应了解，本说明书中所使用的术语“包含”及/或“包括”特指存在所述特征、整数、步骤、操作、元件及/或组件，但不排除存在或新增一或多个其它特征、整数、步骤、操作、元件、组件及/或其群组。
如本文中所使用，术语“如果...”任选地解释为意味着“当...时”或“在...之后”或“响应于确定”或“响应于检测到...”或“根据确定...”，其取决于上下文。类似地，词组“如果确定...”或“如果检测到[一所述条件或事件]”任选地解释为意谓“在确定...之后”或“响应于确定...”或“在检测到[所述条件或事件]之后”或“响应于检测到[所述条件或事件]”或“根据确定所检测的[所述条件或事件]”，其取决于上下文。
尽管各种图式依特定顺序说明若干逻辑级，但不取决于顺序的级可被重新排序且其它级可被组合或分解。尽管具体提及一些重新排序或其它分组，但所属领域的一般技术人员将明白其它重新排序或分组，因此本文中所呈现的排序及分组不是替代者的详尽清单。此外，应认识到，阶段可实施于硬件、固件、软件或其任何组合中。
为了说明，以上描述已参考特定实施例描述。然而，以上说明性讨论不希望具穷举性或将权利要求书的范围限制于所公开的精确形式。可鉴于上文教示来进行许多修改及变动。实施例经选择以最好地解释权利要求书下的原理及其实际应用以借此使所属领域的其它技术人员能够根据所考虑的特定用途来最好地使用实施例及各种修改。

Claims (26)

1.一种形成集成半导体装置的方法，其包括：
在衬底上形成鳍式场效应晶体管(FinFET)及肖特基(Schottky)势垒二极管，其包含：
形成第一鳍式结构及第二鳍式结构，其中所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，且所述第二鳍式结构包含结部分；
分别在所述第一鳍式结构的所述两个压力源部分上形成所述FinFET的源极结构及漏极结构；及
形成分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料、第一金属材料，借此在所述第二鳍式结构的所述结部分与所述第一金属材料之间提供肖特基结。
2.根据权利要求1所述的方法，其包括：
界定结通路，其中所述结部分延伸到所述第二鳍式结构中的电极部分，且所述结通路安置于所述第二鳍式结构的所述电极部分上；及
形成电耦合到所述结通路的第二金属材料；
其中在所述肖特基势垒二极管中，所述第二鳍式结构的所述结部分经由所述第二鳍式结构的所述结通路及所述电极部分电耦合到所述第二金属材料。
3.根据权利要求2所述的方法，其中所述第二鳍式结构进一步包含将所述结部分连接到所述电极部分的间隔件部分，且所述结通路至少部分围绕所述电极部分且不接触所述间隔件部分的任何表面。
4.根据权利要求2所述的方法，其包括：
形成覆盖所述第一鳍式结构的所述沟道部分的两个或更多个表面的栅极电介质及栅极；
形成将所述栅极与所述源极结构分离的晶体管间隔件；及
形成将所述第一金属材料与所述结通路及所述第二金属材料分离的二极管间隔件；
其中所述二极管间隔件比所述晶体管间隔件厚。
5.根据权利要求2所述的方法，其中：
所述FinFET是N型且所述肖特基势垒二极管是N型；
所述源极结构、所述漏极结构及所述结通路由外延碳化硅制成。
6.根据权利要求2所述的方法，其中：
所述FinFET是P型且所述肖特基势垒二极管是P型；
所述源极结构、所述漏极结构及所述结通路由外延硅锗制成。
7.根据权利要求2所述的方法，其中所述FinFET是N型且所述肖特基势垒二极管是N型，且所述源极结构、所述漏极结构及所述结通路掺杂有砷或磷。
8.根据权利要求2所述的方法，其中所述第一鳍式结构的所述两个压力源部分的子集及所述第二鳍式结构的所述电极部分至少部分凹陷且电耦合到所述源极结构、所述漏极结构及所述结通路中的相应者。
9.根据前述权利要求中任一权利要求所述的方法，其进一步包括：
界定包含用于分别接取所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极沟槽、漏极沟槽及第一沟槽的多个沟槽；
其中形成所述源极、漏极及第一金属材料包含使用所述源极金属材料、所述漏极金属材料及所述第一金属材料填充所述源极沟槽、所述漏极沟槽及所述第一沟槽。
10.根据权利要求9所述的方法，其中所述多个沟槽包含第二沟槽，所述第二沟槽填充有第二金属材料用于经由所述第二鳍式结构的结通路及电极部分电耦合到所述第二鳍式结构的所述结部分。
11.根据权利要求10所述的方法，其中其进一步包括：
在所述多个沟槽上形成多个金属插塞；
其中所述多个金属插塞包含电耦合到填充所述第一沟槽的所述第一金属材料的第一插塞及经由填充所述第二沟槽的所述第二金属材料、所述结通路及所述第二鳍式结构的所述电极部分电耦合到所述第二鳍式结构的所述结部分的第二插塞。
12.根据权利要求11所述的方法，其中所述多个金属插塞包含分别电耦合到所述FinFET的所述源极及漏极结构的源极插塞及漏极插塞。
13.根据权利要求11所述的方法，其中：
所述肖特基势垒二极管包含P型肖特基势垒二极管；且
所述第二鳍式结构的所述结部分是P型，且所述第二插塞、填充所述第二沟槽的所述第二金属材料、所述结通路及所述第二鳍式结构的所述电极部分形成所述肖特基势垒二极管的阳极。
14.根据权利要求11所述的方法，其中：
所述肖特基势垒二极管包含P型肖特基势垒二极管；且
所述第二鳍式结构的所述结部分是P型，且所述第一插塞耦合到填充所述第一沟槽的所述第一金属材料且形成所述肖特基势垒二极管的阴极。
15.根据前述权利要求中任一权利要求所述的方法，其中所述源极金属材料、所述漏极金属材料及所述第一金属材料是硅化钴及硅化镍中的一者，且所述肖特基结形成于所述第二鳍式结构的所述结部分与硅化钴及硅化镍中的所述一者之间。
16.根据前述权利要求中任一权利要求所述的方法，其中所述源极金属材料、所述漏极金属材料及所述第一金属材料中的每一者包含第一金属层及第二金属层，所述第二金属层接触所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分中的所述相应者，所述第二金属层包含硅化钴及硅化镍中的一者。
17.根据前述权利要求中任一权利要求所述的方法，其中所述衬底包含块体硅衬底，且从所述块体硅衬底蚀刻所述第一鳍式及第二鳍式结构。
18.根据权利要求17所述的方法，其中所述块体硅衬底具有块体掺杂浓度，且所述第二鳍式结构的所述结部分具有与所述块体掺杂浓度相异的肖特基半导体掺杂浓度。
19.根据权利要求17所述的方法，其中所述块体硅衬底是P型，且所述肖特基势垒二极管是P型，所述方法进一步包括：
在所述第二鳍式结构下形成第一重掺杂N型区域；及
相邻于所述第二鳍式结构形成一或多个第二重掺杂N型区域以隔离所述肖特基势垒二极管与所述衬底上的一或多个其它半导体装置。
20.根据前述权利要求中任一权利要求所述的方法，其中所述衬底包含绝缘体上硅(SOI)衬底。
21.根据前述权利要求中任一权利要求所述的方法，其包括：
形成覆盖所述第一鳍式结构的所述沟道部分的两个或更多个表面的栅极电介质及栅极。
22.根据前述权利要求中任一权利要求所述的方法，其中所述FinFET具有阈值电压，且所述肖特基势垒二极管具有接通电压，且其中所述阈值电压的量值大于所述接通电压的量值。
23.一种形成集成半导体装置的方法，其包括：
在衬底上形成第一鳍式结构及第二鳍式结构，所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，所述第二鳍式结构包含结部分；
沉积覆盖所述衬底及所述第一及第二鳍式结构的压力源层；
界定所述压力源层上的源极结构及漏极结构，其中所述源极及漏极结构分别安置于所述第一鳍式结构的所述两个压力源部分上；
形成分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料、第一金属材料；
其中鳍式场效应晶体管(FinFET)形成于所述衬底上且包含所述第一鳍式结构的所述沟道部分、所述源极结构及所述漏极结构；且
其中肖特基势垒二极管形成于所述衬底上且包含所述第二鳍式结构的所述结部分与所述第一金属材料之间的肖特基结。
24.一种集成半导体装置，其包括：
(1)衬底；
(2)场效应晶体管(FinFET)，其形成于所述衬底上且具有第一鳍式结构、栅极电介质、栅极、源极结构及漏极结构，其中：
所述第一鳍式结构包含沟道部分，其延伸到所述沟道部分的两个对置侧上的两个压力源部分；
所述源极结构电耦合到源极金属材料；且
所述漏极结构电耦合到漏极金属材料；及
(3)肖特基势垒二极管，其形成于所述衬底上且具有第二鳍式结构及第一金属材料，其中：
所述第二鳍式结构包含结部分；且
所述结部分与所述第一金属材料形成肖特基结；
其中所述第一及第二鳍式结构由相同类型的材料制成；且
其中相同类型的导电材料用于提供所述第一、源极及漏极金属材料。
25.一种集成半导体装置，其包括：
衬底；
第一鳍式结构及第二鳍式结构，所述第一鳍式结构包含沟道部分，所述沟道部分延伸到所述沟道部分的两个对置侧上的两个压力源部分，所述第二鳍式结构包含结部分；
源极结构、漏极结构，其中所述源极及漏极结构分别安置于所述第一鳍式结构的所述两个压力源部分上；及
导电材料，其包含分别电耦合到所述源极结构、所述漏极结构及所述第二鳍式结构的所述结部分的源极金属材料、漏极金属材料及第一金属材料；
其中鳍式场效应晶体管(FinFET)形成于所述衬底上且包含所述第一鳍式结构的所述沟道部分、所述源极结构及所述漏极结构；且
其中肖特基势垒二极管形成于所述衬底上且包含所述第二鳍式结构的所述结部分与所述第一金属材料之间的肖特基结。
26.根据权利要求25所述的集成半导体装置，其进一步包括：
栅极电介质及栅极，其覆盖所述第一鳍式结构的所述沟道部分的两个或更多个表面；
结通路，其中结部分延伸到电极部分，且所述结通路安置于所述第二鳍式结构的所述电极部分上；及
第二金属材料，其电耦合到所述结通路；所述第二鳍式结构的所述结部分经由所述第二鳍式结构的所述结通路及所述电极部分电耦合到所述第二金属材料。
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