TWI827252B - 半導體結構及其形成方法 - Google Patents

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張筱君
沈冠傑
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Abstract

本揭示內容提供一種半導體結構的實施例。該半導體結構包括形成於基板上的鰭片區域，其中該鰭片區域包括垂直堆疊在該基板上的複數個通道；設置在該鰭片區域上的閘極堆疊，其中該閘極堆疊環繞該些通道中的每一者，且包括橫向延伸以與內部間隔物重疊的閘極延伸部；及形成在該鰭片區域中、由該閘極堆疊插入且與該些通道連接的一對源極/汲極(S/D)特徵。

Description

半導體結構及其形成方法
本揭露關於半導體結構及其形成方法。
電子行業已經歷對更小及更快的電子裝置的不斷增長的需求，這些電子裝置能夠同時支持更多數量的日益複雜及精密的功能。為滿足這些需求，積體電路(integrated circuit，IC)行業一直存在製造低成本、高性能及低功耗IC的趨勢。迄今為止，這些目標已在很大程度上藉由減小IC尺寸(例如，最小IC特徵尺寸)來實現，從而提高生產效率且降低相關成本。然而，這種縮放亦增加IC製造製程的複雜性。因此，實現IC裝置及其性能的持續進步需要IC製造製程及技術的類似進步。
最近，已引入多閘極裝置以改進閘極控制。已觀察到多閘極裝置可增加閘極-通道耦合、減少關斷狀態電流及/或減少短通道效應(short-channel effect，SCE)。一種這樣的多閘極裝置為全環繞閘極(gate-all around，GAA)裝置，包括可以部分或完全地圍繞通道區域延伸的閘極結構，以提供對至少兩側的通道區域的存取。GAA裝 置可大幅縮減IC技術，從而保持閘極控制且減少SCE，同時與常規IC製造製程無縫整合。隨著GAA裝置的不斷擴展，在為GAA裝置製造閘極結構時出現挑戰，據觀察，這些挑戰會降低GAA裝置性能且增加GAA處理複雜性。因此，儘管現有的GAA裝置及製造此類裝置的方法通常足以滿足其預期目的，但在所有態樣中無法完全令人滿意。
根據本揭露的一些實施例，一種半導體結構包含：一鰭片區域，形成於一基板上，其中該鰭片區域包括垂直堆疊在該基板上的複數個通道；一閘極堆疊，設置在該鰭片區域上，其中該閘極堆疊環繞該些通道中的每一者，且包括橫向延伸以與多個內部間隔物重疊的多個閘極延伸部；及一對源極/汲極特徵，形成於該鰭片區域中，由該閘極堆疊插入且與該些個通道連接。
根據本揭露的一些實施例，一種半導體結構形成方法包含：在一基板上形成一半導體堆疊，其中該半導體堆疊包括交替堆疊的多個第一半導體層及多個第二半導體層，每一個該第二半導體層包括一梯度組成；圖案化該半導體堆疊以形成一鰭片區域；形成設置在該鰭片區域上的一虛設閘極堆疊；在該鰭片區域上形成多個源極/汲極特徵，且由該虛設閘極堆疊插入；移除該虛設閘極堆疊，從而在一層間介電層中形成一閘極溝槽；在該閘極溝槽中進行一第一蝕刻製程以選擇性地移除該些個第一半導體層；對該閘極溝槽中的該些個第二半導體層進行一第二蝕刻製程，從 而橫向延伸該閘極溝槽且在該些個閘極間隔物下方形成多個底切；及在該閘極溝槽中形成一閘極堆疊及多個閘極延伸部，該閘極堆疊環繞在每一個該第二半導體層周圍，且該些個閘極延伸部插入該些個底切中。
根據本揭露的一些實施例，一種半導體結構包含：一鰭片區域，形成於一基板上，其中該鰭片區域包括垂直堆疊在該基板上的複數個通道；一閘極堆疊，設置在該鰭片區域上，環繞該些個通道中的每一者；多個閘極間隔物，設置在該閘極堆疊的多個側壁上；多個源極/汲極特徵，形成於該鰭片區域中、由該閘極堆疊插入且與該些個通道連接；及多個內部間隔物，設置在該些個源極/汲極特徵的多個側壁上且位於該些個閘極間隔物下方，其中該閘極堆疊橫向延伸以部分地環繞該些個內部間隔物。
100:方法
102、104、106、108、110、112、114、116、118、120、122:方塊
200:多閘極裝置
202:基板
202A:第一區域
202B:第二區域
204A:p型摻雜區域
204B:n型摻雜區域
205:半導體層堆疊
210、215:半導體層
215':通道層
216:虛線矩形
218A、218B:鰭片
220:包覆層
222:介電鰭片
222A:介電堆疊
222B:自對準帽
222C:保形介電層
222D:體介電層
230:隔離特徵
240:閘極結構
240-1:n型閘極區域
240-2:p型閘極區域
242:源極/汲極區域
244:通道區域
245:虛設閘極堆疊
247:閘極間隔物
250:源極/汲極溝槽
255:內部間隔物
260A、260B:源極/汲極特徵
270:層間介電層
275:閘極溝槽
277A、277B:縫隙
279:底切/延伸縫隙
280:介面層
282:高k介電層
300、310:功函數層
350:金屬填充層
360A、360B:閘極堆疊
362:閘極延伸部
B-B'、C-C'、D-D'、E-E'、F-F':線
CGe、Ge%:鍺濃度
CGmax:最大鍺濃度
CGmin:最小鍺濃度
Hge:尺寸
Hs、Ls、W、Wex:尺寸
l1、l2:長度
Lg:閘極長度
Lge:尺寸
s1、s2:間距
t1、t2:厚度
w1、w2:寬度
X、Y、Z:方向
結合附圖，根據以下詳細描述可以最好地理解本揭示內容。注意，根據行業中的標準實務，各種特徵未按比例繪製並且僅出於說明目的。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1圖為根據本揭示內容的各個態樣的用於製造多閘極裝置的方法的流程圖。
第2A圖至第12A圖、第2B圖至第12B圖、第2C圖至第12C圖及第2D圖至第12D圖為根據本揭示內容的各個態樣的處於各個製造階段(諸如與第1圖中的方法相關聯的那些製造階段)的部分或全部的多閘極裝置的局部圖 解視圖。
第2E圖及第2F圖圖解性地說明根據本揭示內容的各個態樣的第2A圖至第2D圖的多閘極裝置中的半導體層的組成。
第3E圖及第3F圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置的局部圖解視圖。
第10E圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置的局部圖解視圖。
第11E圖及第11F圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置的局部圖解視圖。
第12E圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置的局部圖解視圖。
第12F圖及第12G圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置的局部圖解視圖。
第12H圖及第12I圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置的局部圖解視圖。
第12J圖及第12K圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置的局部圖解視圖。
本揭示內容通常涉及積體電路裝置，特別涉及多閘極裝置，諸如全環繞閘極(gate-all around，GAA)裝置。
以下揭示內容提供用於實現不同特徵的許多不同實施例或實例。元件符號及/或字母可以在本文描述的各種 實例中重複。這種重複為出於簡單及清楚的目的，且其本身並不規定各種揭示的實施例及/或組態之間的關係。此外，下文描述組件及佈置的具體實例以簡化本揭示內容。當然，這些僅僅為實例且不旨在進行限制。例如，在下文描述中，在第二特徵之上或上方形成第一特徵可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括附加特徵可形成在第一特徵與第二特徵之間的實施例，使得第一及第二特徵可以不直接接觸。此外，在本揭示內容中，在另一特徵上形成、連接至及/或耦合至特徵可包括這些特徵以直接接觸方式形成的實施例，且亦可包括可形成附加特徵從而插入該些特徵的實施例，使得該些特徵可能不直接接觸。
此外，本揭示內容可以在各種實例中重複元件符號及/或字母。這種重複為出於簡單及清楚的目的，且其本身並不規定所討論的各種實施例及/或組態之間的關係。此外，在隨後的本揭示內容中，在另一特徵上形成、連接至及/或耦合至特徵可包括其中特徵直接接觸地形成的實施例，且亦可包括其中可以形成附加特徵從而插入該些特徵的實施例，使得特徵可能不直接接觸。此外，空間相對術語，例如，「下」、「上」、「水平」、「垂直」、「上方」、「之上」、「下方」、「之下」、「上」、「下」、「頂部」、「底部」等及其派生詞(例如，「水平地」、「向下地」、「向上地」等)用於便於本揭示內容的一個特徵與另一特徵的關係。空間相對術語旨在涵蓋包括特徵的裝置的不同定向。更進一步，當用「約」、「近似」等來描述數 字或數字範圍時，該術語旨在涵蓋在包括所描述的數字在內的合理範圍內的數字，諸如在所描述數量的+/-10%內，或熟習此項技術者理解的其他值。例如，術語「約5nm」涵蓋4.5nm至5.5nm的尺寸範圍。
第1圖說明根據本揭示內容的各個態樣的用於製造多閘極裝置的方法100的流程圖。在一些實施例中，方法100製造包括p型GAA電晶體及n型GAA電晶體的多閘極裝置。在一些實施例中，方法100製造包括具有不同特性的第一GAA電晶體及第二GAA電晶體的多閘極裝置，諸如不同的功能(例如，邏輯裝置或記憶體裝置)或不同的導電類型(例如，n型電晶體或p型電晶體)。在所揭示的結構及其製造方法中，裝置結構，尤其為源極/汲極(source/drain，S/D)特徵的輪廓經不同地設計以優化相應的裝置性能，包括減小的寄生電容及減小的接觸電阻。特別地，根據各種實施例，GAA電晶體包括具有棒狀輪廓或棒棒糖狀輪廓的S/D特徵用於及相鄰的氣隙以共同降低寄生電容及接觸電阻。
在一些實施例中，方法100製造包括p型GAA電晶體及n型GAA電晶體的多閘極裝置。在方塊102，在基板上方形成第一半導體層堆疊及第二半導體層堆疊。第一半導體層堆疊及第二半導體層堆疊包括以交替組態垂直堆疊的第一半導體層及第二半導體層。在一些實施例中，操作102包括以下步驟：沈積各種半導體材料(諸如，矽及矽鍺)；圖案化堆疊的半導體材料以形成半導體鰭片(或 鰭片)；及形成隔離特徵，諸如用於隔離鰭片的淺溝槽隔離特徵。可以在第一及第二半導體層堆疊的側壁上形成包覆層。在一些實施例中，介電鰭片可形成在鰭片之間的基板上。介電鰭片具有與鰭片相似的輪廓，但由具有諸如調諧鰭片密度等優點的介電材料組成。特別地，半導體層堆疊中的第二半導體層沿垂直方向(厚度方向)由不均勻的組成形成。在方塊104，在第一半導體層堆疊的第一區域及第二半導體層堆疊的第一區域上方形成閘極結構。閘極結構包括虛設閘極堆疊及閘極間隔物。可實施輕摻雜汲極(lightly doped drain，LDD)佈植，且可在形成虛設閘極及閘極間隔物之間移除包覆層。在方塊106，移除第二區域中的部分第一半導體層堆疊及第二區域中的部分第二半導體層堆疊以形成源極/汲極凹槽。在方塊108，沿第一半導體層堆疊及第二半導體層堆疊中的第一半導體層的側壁形成內部間隔物。在方塊110，在源極/汲極凹槽中形成磊晶源極/汲極(source/drain，S/D)特徵。特別地，方塊110處的操作經設計以形成具有所需輪廓、氣隙及改進的電路性能的S/D特徵，其細節將在下文進一步描述。在方塊112，在磊晶源極/汲極特徵上方形成層間介電(interlayer dielectric，ILD)層。在方塊114，移除虛設閘極堆疊，從而形成閘極溝槽，該閘極溝槽曝露第一閘極區域中的第一半導體層堆疊及第二閘極區域中的第二半導體層堆疊。在方塊116，自由閘極溝槽曝露的第一半導體層堆疊及第二半導體層堆疊移除第一半導體層，從而 在第二半導體層之間形成縫隙。在方塊118，藉由適當的製程進一步修改第二半導體層，諸如一或多個蝕刻步驟，從而形成位於閘極間隔物下方的底切。在方塊120，閘極堆疊形成在圍繞第一閘極區域及第二閘極區域中的第二半導體層的閘極溝槽中，且作為閘極延伸部進一步延伸至底切中。在方塊122，在工件上執行其他製造製程，包括形成互連結構。可以在方法100之前、期間及之後提供附加步驟，且對於方法100的附加實施例，可以移動、替換或消除所描述的一些步驟。下文的討論說明可以根據方法100製造的基於奈米線(或基於奈米結構)積體電路裝置的各種實施例。
第2A圖至第12A圖、第2B圖至第12B圖、第2C圖至第12C圖及第2D圖至第12D圖為根據本揭示內容的各個態樣的處於各個製造階段(諸如與第1圖中的方法100相關聯的那些製造階段)的部分或全部的多閘極裝置(或工件)200的局部圖解視圖。特別地，第2A圖至第12A圖為多閘極裝置200在X-Y平面中的頂視圖，第2B圖至第12B圖為多閘極裝置200在X-Z平面中分別沿第2A圖至第12A圖的線B-B'的圖解剖面圖，第2C圖至第12C圖為多閘極裝置200在Y-Z平面中分別沿第2A圖至第12A圖的線C-C'的圖解剖面圖，且第2D圖至第12D圖為多閘極裝置200在Y-Z平面中分別沿第2A圖至第12A圖的線D-D'的圖解剖面圖。
第2E圖及第2F圖圖解性地說明根據本揭示內容 的各個態樣的半導體層215的組成。
第3E圖及第3F圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置200的局部圖解視圖。特別地，第3E圖為多閘極裝置200在X-Z平面中沿根據各種實施例構造的第3A圖的線C-C'的圖解剖面圖。第3F圖為多閘極裝置200在X-Z平面中沿根據各種實施例構造的第3A圖的線D-D'的圖解剖面圖。
第10E圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置200在X-Z平面中沿第10A圖的線B-B'的局部圖解視圖。第11E圖為多閘極裝置200在Y-Z平面中沿第11A圖的線C-C'的圖解剖面圖，且第11F圖為多閘極裝置200在Y-Z平面中分別沿根據各種實施例構造的第11A圖的線D-D'的圖解剖面圖。
第12E圖為根據本揭示內容的各個態樣的部分或全部的多閘極裝置200在X-Z平面中沿第12A圖的線B-B'的局部圖解視圖。第12F圖為多閘極裝置200在Y-Z平面中沿第12A圖的線C-C'的圖解剖面圖，且第12G圖為多閘極裝置200在Y-Z平面中分別沿根據各種實施例構造的第12A圖的線D-D'的圖解剖面圖。第12H圖為多閘極裝置200的部分在X-Z平面中沿第12C圖的線E-E'的圖解剖面圖，且第12I圖為多閘極裝置200在X-Z平面中分別沿根據各種實施例構造的第12C圖的線F-F'的圖解剖面圖。第12J圖為多閘極裝置200的部分在X-Z平面中沿第12C圖的線E-E'的圖解剖面圖，且第12K圖 為多閘極裝置200在X-Z平面中分別沿根據各種實施例構造的第12C圖的線F-F'的圖解剖面圖。
多閘極裝置200可包括在微處理器、記憶體及/或其他IC裝置中。在一些實施例中，多閘極裝置200為IC晶片、片上系統(system on chip，SoC)或其部分的一部分，包括各種被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistor，PFET)、n型場效電晶體(n-type field effect transistor，NFET)、金氧半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)、互補金氧半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極結電晶體(bipolar junction transistor，BJT)、橫向擴散MOS(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或其組合。在一些實施例中，多閘極裝置200包括在非揮發性記憶體中，諸如非揮發性隨機存取記憶體(non-volatile random-access memory，NVRAM)、快閃記憶體、電性可抹程式化唯讀記憶體(electrically erasable programmable read only memory，EEPROM)、電子可程式唯讀記憶體(electrically programmable read-only memory，EPROM)、其他合適的記憶體類型或其組合。為清楚起見，已簡化各種附圖以更好地理解本揭示內容的發明概念。可 以在多閘極裝置200中添加附加特徵，且可以在多閘極裝置200的其他實施例中替換、修改或消除下文描述的一些特徵。
轉至第2A圖至第2D圖，多閘極裝置200包括基板(例如，晶圓)202。在所描繪的實施例中，基板202包括矽。替代地或另外地，基板202包括：另一元素半導體，諸如鍺；化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。或者，基板202為絕緣體上半導體基板，諸如絕緣體上矽(silicon-on-insulator，SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。絕緣體上半導體基板可以使用氧佈植分離(separation by implantation of oxygen，SIMOX)、晶圓接合及/或其他合適的方法來製造。視多閘極裝置200的設計要求而定，基板202可以包括各種摻雜區域。基板202包括第一區域202A及第二區域202B。在所描繪的實施例中，基板202包括可用於n型GAA電晶體的p型摻雜區域204A(下文稱為p阱)及可用於p型GAA電晶體的n型摻雜區域204B(下文稱為n阱)。N型摻雜區域(諸如，n阱204B)摻雜有n型摻雜劑，諸如磷、砷、其他n型摻雜劑或其組合。P型摻雜區域(諸如，p阱204A)摻雜有p型摻雜劑， 諸如硼、銦、其他p型摻雜劑或其組合。在一些實施方式中，基板202包括由p型摻雜劑及n型摻雜劑的組合形成的摻雜區域。各種摻雜區域可以直接形成在基板202上及/或中，例如，提供p阱結構、n阱結構、雙阱結構、凸起結構或其組合。可以執行離子佈植製程、擴散製程及/或其他合適的摻雜製程以形成各種摻雜區域。
在基板202上方形成半導體層堆疊205，其中半導體層堆疊205包括自基板202的表面以交錯或交替組態垂直(例如，沿z方向)堆疊的半導體層210及半導體層215。在一些實施例中，半導體層210及半導體層215以所描繪的交錯及交替組態磊晶生長。例如，第一個半導體層210磊晶生長在基板上，第一個半導體層215磊晶生長在第一個半導體層210上，第二個半導體層210磊晶生長在第一個半導體層215上，依此類推，直至半導體層堆疊205具有所需數量的半導體層210及半導體層215。在這些實施例中，半導體層210及半導體層215可以稱為磊晶層。在一些實施例中，半導體層210及半導體層215的磊晶生長藉由分子束磊晶(molecular beam epitaxy，MBE)製程、化學氣相沈積(chemical vapor deposition，CVD)製程、金屬有機化學氣相沈積(metalorganic chemical vapor deposition，MOCVD)製程、其他合適的磊晶生長製程或其組合來實現。
半導體層210的組成不同於半導體層215的組成 以在後續處理期間實現蝕刻選擇性及/或不同的氧化速度。在一些實施例中，半導體層210對蝕刻劑具有第一蝕刻速度，且半導體層215對蝕刻劑具有第二蝕刻速度，其中第二蝕刻速度小於第一蝕刻速度。在一些實施例中，半導體層210具有第一氧化速度且半導體層215具有第二氧化速度，其中第二氧化速度小於第一氧化速度。在所描繪的實施例中，半導體層210及半導體層215包括不同的材料、成分原子百分比、成分重量百分比、厚度及/或特性以在蝕刻製程期間實現期望的蝕刻選擇性，諸如實施以在多閘極裝置200的通道區域中形成懸置通道層的蝕刻製程。例如，在半導體層210包括矽鍺且半導體層215包括矽的情況下，半導體層215的矽蝕刻速度小於半導體層210的矽鍺蝕刻速度。在一些實施例中，半導體層210及半導體層215可以包括相同材料但具有不同的成分原子百分比以實現蝕刻選擇性及/或不同的氧化速度。例如，半導體層210及半導體層215可以包括矽鍺，其中半導體層210具有第一矽原子百分比及/或第一鍺原子百分比，且半導體層215具有第二不同的矽原子百分比及/或第二不同的鍺原子百分比。本揭示內容設想半導體層210及半導體層215包括可以提供期望的蝕刻選擇性、期望的氧化速度差異及/或期望的性能特徵的半導體材料(例如，使電流最大化的材料)的任何組合，包括任何本文揭示的半導體材料。
如下文進一步描述，半導體層215或其部分形成多閘極裝置200的通道區域。在所描繪的實施例中，半導 體層堆疊205包括四個半導體層210及四個半導體層215，用以形成設置在基板202上的四個半導體層對，每一半導體層對具有各自的第一半導體層210及各自的第二半導體層215。在經歷後續處理之後，這種組態將導致多閘極裝置200具有四個通道。然而，本揭示內容考慮半導體層堆疊205包括更多或更少半導體層的實施例，例如，視多閘極裝置200(例如，GAA電晶體)所需的通道數量及/或多閘極裝置200的設計要求而定。例如，半導體層堆疊205可以包括兩至十個半導體層210及兩至十個半導體層215。在進一步所描繪的實施例中，半導體層210具有厚度t1且半導體層215具有厚度t2，其中基於多閘極裝置200的製造及/或裝置性能考慮來選擇厚度t1及厚度t2。例如，厚度t1可用以界定多閘極裝置200的相鄰通道之間(例如，半導體層215之間)的期望距離(或縫隙)，厚度t2可用以實現多閘極裝置200的通道的期望厚度，且厚度t1及t厚度t2可用以實現多閘極裝置200的期望性能。在一些實施例中，厚度t1及厚度t2為約1nm至約10nm。
半導體層215沿z方向具有不均勻的組成，以便對半導體層215應用具有期望的各向異性蝕刻的蝕刻製程，從而在稍後的製造階段修改半導體層215以具有期望的輪廓，隨後將詳細描述。
在一些實施例中，半導體層210包括具有基本均勻的組成(諸如，均勻的鍺濃度CGe)的矽鍺，而半導體層215亦包括具有沿z方向(厚度方向)非均勻分佈的鍺濃度 的矽鍺。每一半導體層215在頂表面及底表面具有最高的鍺濃度CGmax(原子百分比)，而在中間位準具有最低的CGmin。最大濃度CGmax小於半導體層210的鍺濃度CGe，且最小濃度CGmin小於CGmax，諸如在本實施例中最小濃度CGmin為零。半導體層215沿X方向及Y方向的鍺濃度基本均勻或恆定。第2B圖中的虛線矩形216包括半導體堆疊205的部分(虛線矩形包括兩個半導體層210及兩個半導體層215)及基板202的一部分。這兩個半導體層沿z方向的鍺濃度Ge%在第2E圖中說明，其中橫軸表示沿z方向的位置，且縱軸表示半導體堆疊205的半導體材料沿z方向的Ge%(原子百分比)。在一些實施例中，半導體層210的鍺濃度亦可具有變化，但半導體層210的最低Ge%實質上大於半導體層215的最大鍺濃度CGmax。在一些實施例中，最小濃度CGmin為零。半導體堆疊205的鍺濃度輪廓可以藉由控制磊晶生長前驅物的流動速度來控制。在一些實施例中，磊晶生長的前驅物包括SiH4及GeH4作為含矽化學品及含鍺化學品。在磊晶生長製程中動態控制SiH4及GeH4的氣流速度，以實現所需的濃度輪廓。假設GeH4的流動速度為FRGe，且SiH4的流動速度為FRSi。流動速度FRGe及SiH4的流動速度同時變化以達到所需的鍺濃度。
在一些實施例中，半導體層210包括鍺濃度在25%與30%(原子百分比)之間的矽鍺，而半導體層215包括鍺濃度在0%與15%(原子百分比)之間的梯度鍺矽。 更具體地，每一半導體層215的鍺濃度在頂表面達到最大濃度CGmax，沿z方向垂直降低至半導體層215中部的最小濃度CGmin，且沿z方向自最小濃度CGmin垂直增加達到底表面的最大濃度CGmax。在所描繪的實施例中，每一半導體層210的鍺濃度CGe在25%與30%之間的範圍內，而半導體層215包括在5%與15%之間的範圍內的最大濃度CGmax及為零的最小濃度CGmin。在進一步實施例中，半導體層215包括一定厚度的純矽或0%的鍺。例如，半導體層215的純矽的厚度在半導體層215的總厚度上的範圍在25%與50%之間。在此情況下，控制磊晶生長製程期間的氣體供應，以使SiH4及GeH4的流動速度動態變化。GeH4的流動速度為FRGe，且SiH4的流動速度為FRSi。在生長一層半導體層215時，SiH4的流動速度保持在約100sccm，且流動速度FRGe初始為30sccm-40sccm；然後不斷變化至0sccm；然後連續變化至30sccm-40sccm，從而完成一層半導體層215的形成。
在一些實施例中，半導體層210包括鍺濃度大於30%，諸如在35%與40%(原子百分比)之間的範圍內的矽鍺，而半導體層215包括具有梯度鍺濃度在18%與30%(原子百分比)之間的範圍內的矽鍺。更具體地，每一半導體層215的鍺濃度在頂表面達到最大濃度CGmax，沿z方向垂直降低至半導體層215中部的最小濃度CGmin，且沿z方向自最低濃度CGmin垂直增加達到底表面的最低濃度CGmin。在所描繪的實施例中，每一半導體層210的鍺濃 度CGe介於35%與40%之間，而半導體層215包括介於23%與30%之間的最大濃度CGmax及介於18%與25%之間的最小濃度CGmin。在此情況下，控制磊晶生長製程其中的氣體供應，以使SiH4及GeH4的流動速度動態變化。在生長一層半導體層215時，SiH4的流動速度保持在約100sccm，且流動速度FRGe初始為50sccm-60sccm；然後連續變化至10sccm-20sccm，再連續變化至50sccm-60sccm，從而完成一層半導體層215的形成。
在一些實施例中，除具有梯度鍺濃度的半導體層215之外，基板202亦包括具有梯度濃度的鍺，如第2F圖所說明。基板202以矽基板開始且進一步包括在頂部的選擇性磊晶生長的薄矽鍺層。在一些實施例中，薄矽鍺層具有與半導體層215的厚度相似或相等的厚度。薄矽鍺層具有梯度鍺濃度且在頂部達到最高鍺濃度，諸如最高鍺濃度為等於CGMax或介於25%與30%之間。在一些實施例中，基板202的薄矽鍺層具有介於25%與30%之間的最高鍺濃度，控制磊晶生長期間的氣體供應使得SiH4及GeH4流動速度動態變化，其中SiH4的流動速度保持在約100sccm，且流動速度FRGe初始為0sccm；然後不斷增加至30sccm-40sccm。
在一些實施例中，除具有梯度鍺濃度的半導體層215之外，基板202為具有梯度濃度的矽鍺基板，如第2F圖所說明。基板202以矽鍺基板開始且進一步包括在頂部的選擇性磊晶生長的薄矽鍺層。在一些實施例中，薄矽鍺 層具有與半導體層215的厚度相似或相等的厚度。薄矽鍺層具有梯度鍺濃度，自最低鍺濃度開始(諸如在20%與25%之間的範圍內)，增加鍺濃度且在頂部達到最高鍺濃度(諸如45%及50%)。在所描繪的實施例中，基板202的薄矽鍺層具有介於20%與25%之間的最低鍺濃度，及介於45%與50%之間的最高鍺濃度，控制磊晶生長期間的氣體供應，使得SiH4及GeH4的流動速度動態變化，其中SiH4的流動速度保持在約100sccm，且流動速度FRGe初始為10sccm-20sccm；然後不斷增加至50sccm-60sccm。
在上述各種實施例中，根據一些實例說明氣流速度。那些範圍並非旨在限制。例如，SiH4及GeH4的氣流速度可根據個別情況按比例改變。例如，SiH4的流動速度為100sccm，且流動速度FRGe為10sccm-20sccm。氣流速度可以變化，使得SiH4的流動速度為200sccm，且流動速度FRGe為20sccm-40sccm。
轉至第3A圖至第3F圖，圖案化半導體層堆疊205以形成鰭片218A及鰭片218B(亦稱為鰭片結構、鰭片元件等)。鰭片218A、218B包括基板部分(亦即，基板202的一部分)及半導體層堆疊部分(亦即，包括半導體層210及半導體層215的半導體層堆疊205的剩餘部分)。鰭片218A、218B沿y方向基本上彼此平行地延伸，具有在y方向上界定的長度、在x方向上界定的寬度及在z方向上界定的高度。在一些實施方式中，執行微影製程及/ 或蝕刻製程以圖案化半導體堆疊205以形成鰭片218A、218B。微影製程可以包括以下步驟：(例如，藉由旋塗)在半導體層堆疊205上形成光阻層；執行曝光前烘烤製程；使用罩幕執行曝光製程；執行曝光後烘烤製程及執行顯影製程。在曝光製程期間，光阻層曝露於輻射能量(諸如，紫外(ultraviolet，UV)光、深紫外(deep UV，DUV)光或極紫外(extreme UV，UV)光)，其中罩幕阻擋、透射及/或反射輻射至光阻層，視罩幕的罩幕圖案及/或罩幕類型(例如，二元罩幕、相移罩幕或EUV罩幕)而定，從而將影像投影至與罩幕圖案相對應的光阻層上。由於光阻層對輻射能量敏感，因此光阻層的曝光部分會發生化學變化，且在顯影製程期間，光阻層的曝光(或未曝光)部分會溶解，視光阻層的特性及顯影製程中使用的顯影溶液的特性而定。顯影後，圖案化的光阻層包括與罩幕對應的光阻圖案。蝕刻製程使用圖案化的光阻層作為蝕刻罩幕移除半導體層堆疊205的部分。在一些實施例中，圖案化的光阻層形成在設置在半導體層堆疊205之上的硬罩幕層之上，第一蝕刻製程移除部分硬罩幕層以形成圖案化硬罩幕層，且第二蝕刻製程使用圖案化硬罩幕層作為蝕刻罩幕移除部分半導體層堆疊205。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或其組合。在一些實施例中，蝕刻製程為反應性離子蝕刻(reactive ion etching，RIE)製程。在蝕刻製程之後，例如藉由光阻剝離製程或其他合適的製程移除圖案化的光阻層(及在一些實施例中，硬罩幕 層)。或者，鰭片218A、218B藉由多重圖案化製程形成，諸如雙圖案化微影(double patterning lithography，DPL)製程(例如，微影術-蝕刻-微影術-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙圖案化(self-aligned double patterning，SADP)製程、間隔物即介電層(spacer-is-dielectric，SID)SADP製程、其他雙重圖案化製程或其組合)、三重圖案化製程(例如，微影術-蝕刻-微影術-蝕刻-微影術-蝕刻(lithography-etch-lithography-etch-lithography-etch，LELELE)製程、自對準三重圖案化(self-aligned triple patterning，SATP)製程、其他三重圖案化製程或其組合)、其他多重圖案化製程(例如，自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程)或其組合。在一些實施例中，在圖案化半導體層堆疊205的同時實施定向自組裝(directed self-assembly，DSA)技術。此外，在一些實施例中，曝光製程可以實施無罩幕微影術、電子束寫入及/或離子束寫入用於圖案化光阻層。
隔離特徵230形成在基板202之上及/或中以隔離多閘極裝置200的各種區域，諸如各種裝置區域。例如，隔離特徵230圍繞鰭片218A、218B的底部部分，使得隔離特徵230將鰭片218A、218B彼此分離及隔離。在所描繪的實施例中，隔離特徵230圍繞鰭片218A、218B 的基板部分(例如，基板202的摻雜區域204A、204B)且部分地圍繞鰭片218A、218B的半導體層堆疊部分(例如，最底部半導體210層的一部分)。然而，本揭示內容考慮隔離特徵230相對於鰭片218A、218B的不同組態。隔離特徵230包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如，包括矽、氧、氮、碳或其他合適的隔離成分)或其組合。隔離特徵230可以包括不同結構，諸如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構及/或矽的局部氧化(local oxidation of silicon，LOCOS)結構。例如，隔離特徵230可以包括界定鰭片218A、218B且將鰭片218A、218B與其他主動裝置區域(諸如鰭片)及/或被動裝置區域電隔離的STI特徵。可以藉由蝕刻基板202中的溝槽(例如，藉由使用乾式蝕刻製程及/或濕式蝕刻製程)且用絕緣體材料填充溝槽(例如，藉由使用CVD製程或自旋玻璃製程)來形成STI特徵。可執行化學機械研磨(chemical mechanical polishing，CMP)製程以移除多餘的絕緣體材料及/或平坦化隔離特徵230的頂表面。在另一實例中，可以藉由在形成鰭片218A、218B之後在基板202上沈積絕緣體材料(在一些實施方式中，使得絕緣體材料層填充鰭片218A、218B之間的縫隙(溝槽))且回蝕刻絕緣體材料層以形成隔離特徵230來形成STI特徵。在一些實施例中，STI特徵包括填充溝槽的多層結構，諸如設置在包含襯墊層的熱氧化物上的氮化矽層。在另一 實例中，STI特徵包括設置在摻雜襯墊層(包括例如硼矽玻璃(BSG)或磷矽玻璃(PSG))上方的介電層。在又一實例中，STI特徵包括設置在襯墊介電層上方的體介電層，其中體介電層及襯墊介電層包括取決於設計要求的材料。
在一些實施例中，包覆層220藉由合適的方法(諸如，選擇性磊晶生長)形成在鰭片218A、218B的側壁上。包覆層220可包括與第一半導體層210的組成相似的半導體材料。在所描繪的實施例中，包覆層220包括矽鍺。包覆層220提供蝕刻第一半導體層210的路徑且在稍後階段的通道釋放製程期間與第一半導體層210一起移除(將在下文描述)。根據一些實施例，包覆層220可存在於鰭片的頂表面上。
在一些實施例中，介電鰭片222可形成在鰭片218之間。介電鰭片222為一或多種介電材料的介電特徵。第3B圖中僅說明一個介電鰭片222。可存在更多的介電鰭片222，諸如鰭片218A左側的一個介電鰭片222及鰭片218B右側的另一介電鰭片222，諸如第4B圖及其他圖式說明的的那些介電鰭片。介電鰭片222可藉由包括沈積在內的任何合適的方法形成。在一些實施例中，介電鰭片222包括介電堆疊222A及設置在介電堆疊222A上且與介電堆疊222A對準的自對準帽222B，如第3E圖所說明。在進一步實施例中，介電鰭片222由以下程序形成，該程序包括：沈積一或多種介電材料以填充鰭片218之間的縫隙的；執行化學機械研磨(chemical mechanical polishing，CMP)製程；選擇性蝕刻以使沈積的介電材料凹陷；沈積另一介電材料且執行另一CMP製程以形成介電堆疊222A及自對準帽222B。在一些實施例中，介電鰭片222包括保形介電層222C及設置在保形介電層222C上的體介電層(bulk dielectric layer)222D，如第3F圖所說明。在進一步實施例中，介電鰭片222藉由以下程序形成，該程序包括：在鰭片218之間的縫隙中保形沈積一或多種介電材料，且在保形介電層222C上沈積另一介電材料以填充鰭片218之間的縫隙；及執行CMP製程。在一些實施例中，用於圖案化半導體堆疊205的硬罩幕可在該階段移除。因此，介電鰭片222在鰭片218上方延伸。
轉至第4A圖至第4D圖，閘極結構240形成在鰭片218A、218B的部分上方、介電鰭片222上方及隔離特徵230上方。閘極結構240在不同於(例如，正交於)鰭片218A、218B的縱向方向的方向上縱向延伸。例如，閘極結構240沿x方向基本上彼此平行地延伸，具有在y方向上界定的長度、在x方向上界定的寬度及在z方向上界定的高度。閘極結構240設置在鰭片218A、218B的部分上且界定鰭片218A、218B的源極/汲極區域242及通道區域244。在X-Z平面中，閘極結構240包裹鰭片218A、218B的頂表面及側壁面。在Y-Z平面中，閘極結構240設置在鰭片218A、218B的相應通道區域244的頂表面上，使得閘極結構240插入相應的源極/汲極區域 242。每一閘極結構240包括對應於用於n型GAA電晶體的相應閘極結構240的一部分(且因此對應於跨越n型GAA電晶體區域的部分)的閘極區域240-1及對應於閘極結構的一部分的閘極區域240-2將被組態用於p型GAA電晶體的相應閘極結構240(且因此對應於跨越p型GAA電晶體區域的部分)。視待形成於這些區域上的電晶體而定，諸如p型電晶體或n型電晶體，閘極結構240可在閘極區域240-1及閘極區域240-2中不同地組態。例如，每一閘極結構240跨越閘極區域240-1及閘極區域240-2，且可在閘極區域240-1及閘極區域240-2中不同地組態以優化n型GAA電晶體(在閘極區域240-1中具有n型閘電極)及p型GAA電晶體(在閘極區域240-2中具有p型閘電極)的性能。因此，在下文中，閘極區域240-1將稱為n型閘極區域240-1且閘極區域240-2將稱為p型閘極區域240-2。
在第4A圖至第4D圖中，每一閘極結構240包括虛設閘極堆疊245。在所描繪的實施例中，虛設閘極堆疊245的寬度界定(在本文中，在y方向上)閘極結構240的閘極長度(Lg)，其中閘極長度界定當n型GAA電晶體及/或p型GAA電晶體導通(接通)時電流(例如，諸如電子或空穴的載子)在源極/汲極區域242之間行進的距離(或長度)。在一些實施例中，閘極長度為約5nm至約250nm。可以調諧閘極長度以實現GAA電晶體的所需操作速度及/或GAA電晶體的所需封裝密度。例如，當GAA電 晶體導通時，電流在GAA電晶體的源極/汲極區域之間流動。增加閘極長度會增加電流在源極/汲極區域之間行進所需的距離，從而增加GAA電晶體完全導通所需的時間。相反，減少閘極長度會減少電流在源極/汲極區域之間行進所需的距離，從而減少GAA電晶體完全導通所需的時間。較小的閘極長度使GAA電晶體能夠更快地導通/閉合，從而促進更快、高速的操作。較小的閘極長度亦有助於更緊密的封裝密度(亦即，可以在IC晶片的給定面積中製造更多的GAA電晶體)，從而增加可以在IC晶片上製造的許多功能及應用。在所描繪的實施例中，閘極結構240中的一者或多者的閘極長度用以提供具有短長度通道的GAA電晶體。例如，GAA電晶體的閘極長度為約5nm至20nm。在一些實施例中，多閘極裝置200可以包括具有不同閘極長度的GAA電晶體。
虛設閘極堆疊245包括虛設閘電極，且在一些實施例中包括虛設閘極介電層。虛設閘電極包括合適的虛設閘極材料，諸如多晶矽層。在虛設閘極堆疊245包括設置在虛設閘電極與鰭片218A、218B之間的虛設閘極介電層的實施例中，虛設閘極介電層包括介電材料，諸如氧化矽、高k介電材料、其他合適的介電材料或其組合。高k介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k介電材料或其組合。在一些實施例中，虛設閘極介電包括設置在鰭片218A、 218B上方的介面層(包括例如氧化矽)及設置在介面層上方的高k介電層。虛設閘極堆疊245可以包括許多其他層，例如，覆蓋層、介面層、擴散層、阻障層、硬罩幕層或其組合。例如，虛設閘極堆疊245可進一步包括設置在虛設閘電極上方的硬罩幕層。
虛設閘極堆疊245藉由沈積製程、微影製程、蝕刻製程、其他合適的製程或其組合形成。例如，執行沈積製程以在鰭片218A、218B及隔離特徵230上方形成虛設閘電極層。在一些實施例中，在形成虛設閘電極層之前，執行沈積製程以在鰭片218A、218B及隔離特徵230上方形成虛設閘極介電層。在這些實施例中，虛設閘電極層沈積在虛設閘極介電層上方。在一些實施例中，硬罩幕層沈積在虛設閘電極層上方。沈積製程包括CVD、物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、金屬有機CVD(metal organic CVD，MOCVD)、遠端電漿CVD(remote plasma CVD，RPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)、低壓CVD(low-pressure CVD，LPCVD)、原子層CVD(atomic layer CVD，ALCVD)、大氣壓CVD(atmospheric pressure CVD，APCVD)、電鍍、其他合適的方法或其組合。然後執行微影圖案化及蝕刻製程以圖案化虛設閘電極層(並且，在一些實施例中，虛設閘極介電層及硬罩幕層) 以形成虛設閘極堆疊245，使得虛設閘極堆疊245(包括虛設閘電極層、虛設閘極介電層、硬罩幕層及/或其他合適的層)如第4A圖至第4D圖所描繪而組態。微影圖案化製程包括光阻塗佈(例如，旋塗)、軟烘烤、罩幕對準、曝光、曝光後烘烤、顯影光阻劑、沖洗、乾燥(例如，硬烘烤)、其他合適的微影製程或其組合。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻方法或其組合。
在一些實施例中，輕摻雜源極/汲極(lightly doped source/drain，LDD)佈植製程可應用於半導體堆疊205以形成與閘極堆疊245的邊緣對準的LDD部件(未圖示)。LDD特徵單獨形成用於n型GAA電晶體及p型GAA電晶體。例如，n型GAA電晶體的LDD特徵包括n型摻雜劑，諸如磷，而p型GAA電晶體的LDD特徵包括p型摻雜劑，諸如硼。在一些實施例中，可應用蝕刻製程以在該階段或在形成閘極間隔物247之後選擇性地移除包覆層220。
每一閘極結構240進一步包括與相應的虛設閘極堆疊245相鄰(亦即，沿其側壁)設置的閘極間隔物247。閘極間隔物247由任何合適的製程形成且包括介電材料。介電材料可以包括矽、氧、碳、氮、其他合適的材料或其組合(例如，氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、碳氮化矽(SiCN)、碳氧化矽(SiOC)，矽氧碳氮化物(SiOCN))。例如，包括矽及氮的介電層，諸如氮化矽層，可以沈積在虛設閘極堆疊245上且隨後經蝕刻(例如，各 向異性蝕刻)以形成閘極間隔物247。在一些實施例中，閘極間隔物247包括多層結構，諸如包括氮化矽的第一介電層及包括氧化矽的第二介電層。在一些實施例中，多於一組的間隔物，諸如密封間隔物、偏移間隔物、犧牲間隔物、虛設間隔物及/或主間隔物，形成為與虛設閘極堆疊245相鄰。在這些實施方式中，各組間隔物可以包括具有不同蝕刻速度的材料。例如，可以沈積及蝕刻包括矽及氧(例如，氧化矽)的第一介電層，以形成與虛設閘極堆疊245相鄰的第一間隔物組，且包括矽及氮(例如，氮化矽)的第二介電層可以沈積及蝕刻以形成與第一間隔物組相鄰的第二間隔物組。注意，第4A圖至第4D圖及隨後的圖式所說明的工件200包括更多的介電鰭片222。並不旨在限制，且根據不同的實施例可以存在更多或更少的介電鰭片222。
轉至第5A圖至第5D圖中，鰭片218A、218B的曝露部分(亦即，鰭片218A、218B的未被閘極結構240覆蓋的源極/汲極區域242)至少部分地移除以形成源極/汲極溝槽(凹槽)250。在所描繪的實施例中，蝕刻製程完全移除鰭片218A、218B的源極/汲極區域242中的半導體層堆疊205，從而曝露源極/汲極區域242中的鰭片218A、218B的基板部分(例如，p阱204A及n阱204B)。因此，源極/汲極溝槽250具有由半導體層堆疊205的設置在閘極結構240下方的通道區域244中的剩餘部分界定的側壁及由基板202界定的底部，諸如源極/汲極區域242中的p阱204A及n阱204B的頂表面。在一些實施例中， 蝕刻製程移除一些並非全部的半導體層堆疊205，使得源極/汲極溝槽250具有由源極/汲極區域242中的半導體層210或半導體層215界定的底部。在一些實施例中，蝕刻製程進一步移除鰭片218A、218B的一些並非全部的基板部分，使得源極/汲極凹槽250在基板202的最高表面下方延伸。蝕刻製程可以包括乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或其組合。在一些實施例中，蝕刻製程為多步蝕刻製程。例如，蝕刻製程可包括替代蝕刻劑以單獨及交替地移除半導體層210及半導體層215。在一些實施例中，蝕刻製程的參數用以選擇性地蝕刻半導體層堆疊，而對閘極結構240(亦即，虛設閘極堆疊245及閘極間隔物247)及/或隔離特徵230的蝕刻最小(甚至沒有)。在一些實施例中，執行諸如本文所述之那些微影製程以形成覆蓋閘極結構240及/或隔離特徵230的圖案化罩幕層，且蝕刻製程使用圖案化罩幕層作為蝕刻罩幕。在一些實施例中，用於形成虛設閘極堆疊245的圖案化罩幕層保留且用作蝕刻罩幕以使源極/汲極區域242凹陷。
轉至第6A圖至第6D圖，藉由任何合適的製程沿半導體層210的側壁在通道區域244中形成內部間隔物255。特別地，內部間隔物255形成為與閘極間隔物247(及LDD特徵，若存在)垂直對準，以提供閘極結構與源極/汲極部件之間的隔離及分離。例如，執行第一蝕刻製程，該第一蝕刻製程選擇性地蝕刻由源極/汲極溝槽250曝露的半導體層210，而對半導體層215的蝕刻最小(甚至沒 有)，使得在閘極間隔物247下方在半導體層215之間及在半導體層215與基板之間形成縫隙202。半導體層215的部分(邊緣)因此懸置在閘極間隔物247下方的通道區域244中。在一些實施例中，縫隙部分地延伸至虛設閘極堆疊245下方。第一蝕刻製程用於(例如，沿y方向)橫向蝕刻半導體層210，從而減小半導體層210沿y方向的長度。第一蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或其組合。然後，沈積製程在閘極結構240上方及界定源極/汲極溝槽250的特徵(例如，半導體層215、半導體層210及基板202)上方形成間隔物層，諸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適的方法或其組合。間隔物層部分地(且在一些實施例中完全地)填充源極/汲極溝槽250。沈積製程用以確保間隔物層在閘極間隔物247下方填充半導體層215之間及半導體層215與基板202之間的縫隙。然後執行第二蝕刻製程，該第二蝕刻製程選擇性地蝕刻間隔物層以形成內部間隔物255，如第6A圖至第6D圖所描繪，對半導體層215、虛設閘極堆疊245及閘極間隔物247進行最小(甚至沒有)蝕刻。在一些實施例中，自閘極間隔物247的側壁、半導體層215的側壁、虛設閘極堆疊245及基板202移除間隔物層。間隔物層(且因此內部間隔物255)包括與半導體層215的材料及閘極間隔物247的材料不同的材料，以在第二蝕刻製程期間實現期望的蝕刻選擇性。在一些實施例中，間隔物 層包括介電材料，該介電材料包括矽、氧、碳、氮、其他合適的材料或其組合(例如，氧化矽、氮化矽、氧氮化矽、碳化矽或氧碳氮化矽)。在一些實施例中，間隔物層包括低k介電材料，諸如本文所述之那些材料。在一些實施例中，將摻雜劑(例如，p型摻雜劑、n型摻雜劑或其組合)引入介電材料中，使得間隔物層包括摻雜的介電材料。
轉至第7A圖至第7D圖，磊晶源極/汲極特徵形成在源極/汲極凹槽250中。例如，半導體材料自源極/汲極凹槽250曝露的基板202及半導體層215的部分磊晶生長，從而在對應於n型GAA電晶體區域的源極/汲極區域242中形成的磊晶源極/汲極(source/drain，S/D)特徵260A且在對應於p型GAA電晶體區域的源極/汲極區域242中形成磊晶源極/汲極特徵260B。磊晶製程可以使用CVD沈積技術(例如，VPE及/或UHV-CVD)、分子束磊晶、其他合適的磊晶生長製程或其組合。磊晶製程可以使用與基板202及/或半導體層堆疊205(特別為半導體層215)的組成相互作用的氣態及/或液態前驅物。磊晶源極/汲極部件260A、260B摻雜有n型摻雜劑及/或p型摻雜劑。在一些實施例中，對於n型GAA電晶體，磊晶源極/汲極部件260A包括矽。磊晶源極/汲極特徵260A可以摻雜有碳、磷、砷、其他n型摻雜劑或其組合(例如，形成Si：C磊晶源極/汲極特徵、Si：P磊晶源極/汲極特徵或Si：C：P磊晶源極/汲極特徵)。在一些實施例中，對於p型GAA電晶體，磊晶源極/汲極特徵260B包括矽鍺或鍺。 磊晶源極/汲極特徵260B可以摻雜有硼、其他p型摻雜劑或其組合(例如，形成Si：Ge：B磊晶源極/汲極特徵)。在一些實施例中，磊晶源極/汲極特徵260A及/或磊晶源極/汲極特徵260B包括多於一個的磊晶半導體層，其中磊晶半導體層可以包括相同或不同的材料及/或摻雜劑濃度。在一些實施例中，磊晶源極/汲極特徵260A、260B包括在相應通道區域244中實現期望的拉伸應力及/或壓縮應力的材料及/或摻雜劑。在一些實施例中，磊晶源極/汲極特徵260A、260B在沈積期間藉由在磊晶製程的源材料中添加雜質而(亦即，原位)摻雜。在一些實施例中，磊晶源極/汲極特徵260A、260B藉由在沈積製程之後的離子佈植製程來摻雜。在一些實施例中，執行退火製程(例如，快速熱退火(rapid thermal annealing，RTA)及/或雷射退火)以活化磊晶源極/汲極特徵260A、260B及/或其他源極/汲極區域(例如，重摻雜源極/汲極區域及/或輕摻雜源極/汲極(lightly doped source/drain，LDD)區域)中的摻雜劑。在一些實施例中，磊晶源極/汲極特徵260A、260B在單獨的處理順序中形成，包括例如當在n型GAA電晶體區域中形成磊晶源極/汲極特徵260A時遮蔽p型GAA電晶體區域，及當在p型GAA電晶體區域中形成磊晶源極/汲極特徵260B時，遮蔽n型GAA電晶體區域。
在一些實施例中，源極/汲極特徵260A及260B可以藉由調諧形成源極/汲極凹槽250的蝕刻製程及形成源極/汲極特徵260A/260B的磊晶生長而設計成具有期 望的形狀及尺寸。
在一些實施例中，前驅物中的沈積(磊晶生長)化學品可包括用於生長矽的矽烷(SiH4)或二氯矽烷(SiH2Cl2)、用於生長鍺的GeH4或用於生長矽鍺的兩者。前驅物亦包括用於摻雜劑的化學品，諸如用於n型摻雜劑的含磷化學品或用於p型摻雜劑的含硼化學品。在本實施例中，n型源極/汲極特徵260A的前驅物包括SiH4及含磷化學品以形成摻雜磷的矽的n型源極/汲極特徵260A。用於磊晶生長的前驅物可另外包括蝕刻化學品以控制源極/汲極特徵的磊晶生長及輪廓。在一些實施例中，蝕刻化學品包括HCl。在一些實施例中，蝕刻化學品包括含氯化學品(諸如HCl或Cl2)、或含氟化學品(諸如SF6)或含氯化學品及含氟化學品兩者。
在一些實施例中，磊晶生長設計為具有較低的沈積/蝕刻(deposition/etching，D/E)比以實現期望的源極/汲極輪廓，前驅物中的蝕刻氣體使用流動速度大於30000sccm或流動速度在40000sccm-30000sccm範圍內的HCl。因此，磊晶生長為自下而上的沈積，從而形成具有基本垂直側壁的幾何形狀的源極/汲極特徵。在一些實施例中，磊晶生長設計為具有更高的D/E比，以實現不同的輪廓，前驅物中的蝕刻氣體使用流動速度小於10000sccm或範圍在0sccm-10000sccm之間的HCl，磊晶生長形成具有不均勻側壁的輪廓的源極/汲極特徵。
轉至第8A圖至第8D圖，例如藉由沈積製程(諸 如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適的方法或其組合)在隔離特徵230、磊晶源極/汲極特徵260A、260B及閘極間隔物247上方形成層間介電(inter-level dielectric，ILD)層270。ILD層270設置在相鄰的閘極結構240之間。在一些實施例中，ILD層270藉由可流動CVD(flowable CVD，FCVD)製程形成，該製程包括例如在多閘極裝置200上沈積可流動材料(諸如，液體化合物)及藉由合適的技術(諸如，熱退火及/或紫外線輻射處理)將可流動材料轉化為固態材料。ILD層270包括介電材料，包括例如氧化矽、氮化矽、氮氧化矽、TEOS形成的氧化物、PSG、BPSG、低k介電材料、其他合適的介電材料或其組合。例示性低k介電材料包括FSG、碳摻雜氧化矽、Black Diamond®(加利福尼亞Applied Materials of Santa Clara)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、BCB、SiLK(密西根州密德蘭Dow Chemical)、聚醯亞胺、其他低k介電材料或其組合。在所描繪的實施例中，ILD層270為包括低k介電材料(通常稱為低k介電層)的介電層。ILD層270可以包括具有複數種介電材料的多層結構。在一些實施例中，接觸蝕刻終止層(cobtact etch-stop layer，CESL)設置在ILD層270與隔離特徵230、磊晶源極/汲極特徵260A、260B及閘極間隔物247之間。CESL包括不同於ILD層270的材料，諸如不同於ILD層270 的介電材料的介電材料。例如，在ILD層270包括低k介電材料的情況下，CESL包括矽及氮，諸如氮化矽或氮氧化矽。在沈積ILD層270及/或CESL之後，可以執行CMP製程及/或其他平坦化製程，直至到達(曝露)虛設閘極堆疊245的頂部(或頂表面)。在一些實施例中，平坦化製程移除虛設閘極堆疊245的硬罩幕層以曝露虛設閘極堆疊245的下伏虛設閘電極，諸如多晶矽閘電極層。
ILD層270可為設置在基板202上方的多層互連(multilayer interconnect，MLI)特徵的一部分。MLI特徵電耦合各種裝置(例如，多閘極裝置200的p型GAA電晶體及/或n型GAA電晶體、電晶體、電阻器、電容器及/或電感器)及/或組件(例如，p型GAA電晶體及/或n型GAA電晶體的閘極結構及/或磊晶源極/汲極特徵)，使得各種裝置及/或組件可以按照多閘極裝置200的設計要求進行操作。MLI特徵包括用以形成各種互連結構的介電層及導電層(例如，金屬層)的組合。導電層用以形成垂直互連特徵，諸如裝置位準觸點及/或通孔，及/或水平互連特徵，諸如導線。垂直互連特徵通常連接MLI特徵的不同層(或不同平面)中的水平互連特徵。在操作期間，互連特徵用以在裝置與/或多閘極裝置200的組件之間選路訊號及/或將訊號(例如，時鐘訊號、電壓訊號及/或接地訊號)分佈至裝置及/或多閘極裝置200的組件。
轉至第9A圖至第9D圖，藉由合適的蝕刻製程自閘極結構240移除虛設閘極堆疊245，從而產生閘極溝槽 275且曝露n型閘極區域240-1及p型閘極區域240-2中的鰭片218A、218B的半導體層堆疊205。蝕刻製程設計為利用蝕刻劑選擇性地移除虛設閘極堆疊245。在所描繪的實施例中，蝕刻製程完全移除虛設閘極堆疊245以曝露通道區域244中的半導體層215及半導體層210。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或其組合。在一些實施例中，蝕刻製程為多步蝕刻製程。例如，蝕刻製程可包括替代蝕刻劑以分別移除虛設閘極堆疊245的各個層，諸如虛設閘電極層、虛設閘極介電層及/或硬罩幕層。在一些實施例中，蝕刻製程用以選擇性地蝕刻虛設閘極堆疊245，而對多閘極裝置200的其他特徵諸如ILD層270、閘極間隔物247、隔離特徵230、半導體層215及半導體層210的蝕刻最小(甚至沒有)。在一些實施例中，執行諸如本文所述之那些微影製程以形成覆蓋ILD層270及/或閘極間隔物247的圖案化罩幕層，且蝕刻製程使用圖案化罩幕層作為蝕刻罩幕。
轉至第10A圖至第10D圖，半導體層堆疊205的(由閘極溝槽275曝露的)半導體層210選擇性地自通道區域244移除，從而在通道區域244中形成懸置半導體層215。在所描繪的實施例中，蝕刻製程選擇性地蝕刻半導體層210，對半導體層215的蝕刻最小(甚至沒有)，且在一些實施例中，對閘極間隔物247及/或內部間隔物255的蝕刻最小(甚至沒有)。可以調諧各種蝕刻參數以實現對半導體層210的選擇性蝕刻，諸如蝕刻劑組成、蝕刻溫度、 蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率、RF偏置電壓、RF偏置功率、蝕刻劑流動速度、其他合適的蝕刻參數或其組合。例如，為蝕刻製程選擇蝕刻劑，該蝕刻劑以比半導體層215的材料(在所描繪的實施例中，矽)更高的速度蝕刻半導體層210的材料(在所描繪的實施例中，矽鍺)(亦即，蝕刻劑相對於半導體層210的材料具有高蝕刻選擇性)。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程或其組合。在一些實施例中，乾式蝕刻製程(諸如，RIE製程)利用含氟氣體(例如，SF6)來選擇性地蝕刻半導體層210。在一些實施例中，含氟氣體與含氧(例如O2)氣體之比、蝕刻溫度及/或RF功率可經調諧，以選擇性地蝕刻矽鍺(或矽)。在一些實施例中，濕式蝕刻製程利用包括氫氧化銨(NH4OH)及水(H2O)的蝕刻溶液來選擇性地蝕刻半導體層210。在一些實施例中，使用鹽酸(HCl)的化學氣相蝕刻製程選擇性地蝕刻半導體層210。
因此，至少一個懸置半導體層215藉由閘極溝槽275曝露在n型閘極區域240-1及p型閘極區域240-2中。在所描繪的實施例中，每一n型閘極區域240-1且每一p型閘極區域240-2包括垂直堆疊的四個懸置半導體層215，這將在GAA電晶體操作期間在各個磊晶源極/汲極特徵(磊晶源極/汲極特徵260A或磊晶源極/汲極特徵260B)之間提供四個通道，電流將流過這些通道。懸置半導體層215因此在下文中稱為通道層215'。n型閘極區域240-1中的通道層215'由縫隙277A分開，且p型閘極 區域240-2中的通道層215'由縫隙277B分開，統稱為縫隙277。n型閘極區域240-1中的通道層215'亦藉由縫隙277A與基板202隔開，且p型閘極區域240-2中的通道層215'亦藉由縫隙277B隔開。在n型閘極區域240-1中沿z方向在通道層215'之間界定間距s1，且在p型閘極區域240-2中沿z方向在通道層215'之間界定間距s2。間距s1及間距s2分別對應於縫隙277A及縫隙277B的寬度。在所描繪的實施例中，間距s1約等於s2，儘管本揭示內容考慮間距s1不同於間距s2的實施例。在一些實施例中，間距s1及間距s2約等於半導體層210的厚度t1。此外，n型閘極區域240-1中的通道層215'具有沿x方向的長度l1及沿x方向的寬度w1，且p型閘極區域240-2中的通道層215'具有沿y方向的長度l2及沿x方向的寬度w2。在所描繪的實施例中，長度l1約等於長度l2，且寬度w1約等於寬度w2，儘管本揭示內容考慮長度l1不同於長度l2及/或寬度w1不同於寬度w2的實施例。在一些實施例中，長度l1及/或長度l2為約10nm至約50nm。在一些實施例中，寬度w1及/或寬度w2為約4nm至約10nm。在一些實施例中，每一通道層215'具有奈米尺寸且可以稱為「奈米線」，通常指以允許金屬閘極實體接觸通道層的至少兩側的方式懸置的通道層，且在GAA電晶體中，允許金屬閘極實體接觸通道層的至少四側(亦即圍繞通道層)的方式懸置的通道層。在這些實施例中，懸置通道層的垂直堆疊可稱為奈米結構，且 在第10A圖至第10D圖中描繪的製程可稱為通道奈米線釋放製程。在一些實施例中，在移除半導體層210之後，執行蝕刻製程以修改通道層215'的輪廓以獲得期望的尺寸及/或期望的形狀(例如，圓柱形(例如，奈米線)、矩形(例如，奈米棒)、片狀(例如，奈米片等，如第10B圖所說明)。本揭示內容進一步考慮通道層215'(奈米線，如第10E圖所說明示)具有亞奈米尺寸的實施例，視多閘極裝置200的設計要求而定。在通道層215'為奈米線的進一步實施例中，沿x方向的長度及沿x方向的寬度基本相等。例如，l1=w1及l2=w2，其中相對差異小於10%。
轉至第11A圖至第11D圖，對通道層215'應用另一蝕刻製程，因此修改通道層215'及在閘極間隔物247下方形成底切(或延伸縫隙)279。換言之，縫隙277延伸至位於閘極間隔物247正下方的邊緣區域且形成延伸縫隙(或底切)279。這些邊緣區域為閘電極具有較弱或較差控制的通道區域。延伸縫隙279橫向延伸至位於閘極間隔物247正下方的邊緣區域，但未進一步延伸至相應源極/汲極特徵以避免直接接觸及不希望的短路問題或可靠性問題。在頂視圖中，延伸縫隙279與閘極間隔物247及內部間隔物255對準。在一些實施例中，閘極間隔物247或內部間隔物255沿y方向跨越相應閘極堆疊與源極/汲極特徵之間的尺寸Ls，而底切279沿y方向跨越尺寸Luc。Luc/Ls之比值小於50%，或在一些實施例中介於10%與30%之間。在一些實施例中，內部間隔物255沿Z方向垂直跨越 尺寸Hs，而底切279沿z方向垂直跨越尺寸Huc。Huc/Hs之比值小於30%，或在一些實施例中介於10%及20%之間。在一些實施例中，底切279的垂直尺寸Huc及水平尺寸Luc在1nm與2nm之間的範圍內。
由於如上所述的半導體層215(或通道層215')的不均勻組成，可以藉由蝕刻製程形成底切279。半導體層215具有沿z方向的梯度組成。更具體地，半導體層215包括沿z方向(厚度方向)鍺濃度非均勻分佈的矽鍺。每一半導體層215在頂表面及底表面具有最高的鍺濃度CGmax(原子百分比)且在中間位準具有最低的CGmin。最大濃度CGmax小於半導體層210的鍺濃度，且最小濃度CGmax為零或小於最高鍺濃度CGmax。半導體層215沿X方向及Y方向的鍺濃度基本均勻。參考第2E圖描述半導體層215的鍺組成分佈的各種實施例。蝕刻製程的蝕刻劑設計成在矽與鍺之間具有蝕刻選擇性，或者對鍺具有較高的蝕刻速度而對矽具有較小的蝕刻速度。蝕刻製程自半導體層215的曝露頂表面及底表面開始。因此，由於半導體層215的鍺組成不均勻，蝕刻製程具有較高的橫向蝕刻速度及較低的垂直蝕刻速度。換言之，蝕刻製程為各向異性的，具有更高的橫向蝕刻效果，導致轉角處存在底切279。
在一些實施例中，形成底切279的蝕刻製程的蝕刻劑包括DIO3及NH4OH。DIO3為臭氧化DI水(DI-O3水)，具有氧化矽鍺的功能，而NH4OH用於移除氧化SiGe。兩種化學品可以混合且同時應用，以使矽鍺經氧化及移除。 或者，蝕刻製程為循環製程，其中化學品DIO3及NH4OH在複數個循環中交替應用。蝕刻製程的每一循環包括藉由DIO3氧化SiGe以形成SiGe氧化物；及藉由NH4OH移除SiGe氧化物。蝕刻製程由底切279的適當尺寸控制，而不藉由合適的方法蝕刻，諸如循環次數、在每一循環中供應上述化學品或其組合。
在一些實施例中，基板202亦包括具有梯度濃度的鍺，諸如第2F圖中描述的那些鍺。因此，施加至半導體層215的蝕刻製程亦在基板202中形成附加底切279，如第11E圖及第11F圖所說明。附加底切279類似於由半導體層215形成的底切279，不同之處在於形成在基板202上。例如，形成在基板202上的附加底切279自最底部的縫隙277(277A或277B)橫向延伸至與半導體層215相關的底切279的尺寸相似的最底部內部間隔物255正下方的邊緣區域。
轉至第12A圖至第12D圖，在多閘極裝置200上形成閘極堆疊360A(用於n型電晶體)及360B(用於p型電晶體)。閘極堆疊360A及360B統稱為閘極堆疊360。閘極堆疊360形成在閘極溝槽275中，向下延伸以環繞每一垂直堆疊的通道層215，且進一步橫向延伸至底切279中，從而在底切279中形成閘極延伸部362。閘極延伸部362將附加閘極控制添加至轉角的通道層部分，從而提高GAA電晶體的電路性能，包括提高導通電流Ion，降低關斷電流Ioff，降低短通道效應且降低次臨限洩漏。
閘極堆疊的形成包括沈積製程及平坦化製程，諸如CMP。視GAA電晶體的類型而定，諸如n型GAA電晶體或p型GAA電晶體，閘極堆疊360A及360B可共同形成或可替代地單獨形成。因此，閘極堆疊360A及360B可具有相同的組成或不同的組成，諸如不同的功函數金屬層(如下所述)。閘極堆疊360A及360B中的每一者包括閘極介電層及設置在閘極介電層上的閘電極。在一些實施例中，閘極介電層包括介面層280及設置在介面層208上的高k介電層。閘電極可包括一或多種導電材料，諸如覆蓋層、功函數金屬層、阻障層、金屬填充層及/或其他適當的導電材料層。在一些實施例中，閘電極包括功函數層(諸如用於閘極堆疊360A的300或用於閘極堆疊360B的310)及設置在功函數金屬層上的金屬填充層350。功函數層300及310可以相同或不同，且可為n型功函數層或p型功函數層，視相應GAA電晶體的類型而定。
在所描繪的實施例中，閘極介電層包括介面層280及高k介電層282，其中介面層280設置在高k介電層282與通道層215'之間。在所描繪的進一步實施例中，介面層280及高k介電層282部分地填充第一閘極區域240-1中的通道層215'之間及通道層215'與基板202之間的縫隙277A且部分地填充第二閘極區域240-2的通道層215'之間及通道層215'與基板202之間的縫隙277B。在一些實施例中，介面層280及/或高k介電層282亦設置在基板202、隔離特徵230及/或閘極間隔物247上。 介面層280包括介電材料，諸如SiO2、HfSiO、SiON、其他含矽介電材料、其他合適的介電材料或其組合。高k介電層282包括高k介電材料，諸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k介電材料或其組合。高k介電材料通常係指具有高介電常數的介電材料，例如大於氧化矽(k
Figure 111134589-A0305-02-0045-1
3.9)。介面層280藉由本文描述的任何製程形成，諸如熱氧化、化學氧化、ALD、CVD、其他合適的製程或其組合。在一些實施例中，介面層280具有約0.5nm至約3nm的厚度。高k介電層282藉由本文描述的任何製程形成，諸如ALD、CVD、PVD、基於氧化的沈積製程、其他合適的製程或其組合。在一些實施例中，高k介電層282具有約1nm至約2nm的厚度。
功函數層(300或310)形成在多閘極裝置200上方，特別在高k介電層282上方。例如，ALD製程保形地在高k介電層282上沈積功函數層，使得功函數層具有基本均勻的厚度且部分填充閘極溝槽275。功函數層可以使用另一合適的沈積製程形成，諸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋塗、電鍍、其他沈積製程或其組合。 例如，功函數層沿通道層215'的側壁、頂部及底部設置。功函數層的厚度用以至少部分地填充通道層215'之間及通道層215'與基板202之間的縫隙(277A或277B)(且在一些實施例中，沿閘極長度方向(此處為沿y方向)不填充閘極溝槽275)。在一些實施例中，功函數層具有約1nm至約10nm的厚度。在一些實施例中，p型功函數層包括任何合適的p型功函數材料，諸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功功能材料或其組合。在所描繪的實施例中，p型功函數層包括鈦及氮，諸如TiN。在一些實施例中，n型功函數層包括任何合適的n型功函數材料，諸如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料或其組合。在所描繪的實施例中，n型功函數層包括鋁。
金屬填充(或體)層350形成在多閘極裝置200上方，特別在第一閘極區域240-1中的功函數層300上方及第二閘極區域240-2中的功函數層310上方。例如，CVD製程或PVD製程沈積金屬填充層350，使得金屬填充層350填充閘極溝槽275的任何剩餘部分，包括閘極區域240-1及240-2中的縫隙(277A或277B)的任何剩餘部分。金屬填充層350包括合適的導電材料，諸如Al、W及/或Cu。金屬填充層350可附加地或共同地包括其他金屬、金屬氧化物、金屬氮化物、其他合適的材料或其組合。 或者，金屬填充層350使用另一合適的沈積製程形成，諸如ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋塗、電鍍、其他沈積製程或其組合。在所描繪的實施例中，金屬填充層350藉由PVD形成以形成種晶層，然後進行電鍍以完全形成金屬填充層。特別地，底切279具有足夠的空間，使得除閘極介電層之外，亦可填充閘電極的一或多種導電材料。在一些實施例中，功函數層300/310填充在相應的底切279中。在一些實施例中，功函數層300/310及金屬填充層350填充在相應的底切279中。
執行平坦化製程以自多閘極裝置200移除多餘的閘極材料。例如，執行CMP製程直至到達(曝露)ILD層270的頂表面，使得在CMP製程之後，閘極結構240的頂表面與ILD層270的頂表面基本平坦。因此，多閘極裝置200包括具有包圍相應的通道層215'的閘極堆疊360A的第一GAA電晶體，使得閘極堆疊360A設置在相應的磊晶源極/汲極特徵260A之間，及具有包圍相應的通道層215'的金屬閘極堆疊360B的第二GAA電晶體，使得金屬閘極360B設置在相應的磊晶源極/汲極特徵260B之間。
可能存在其他實施例。如上所述，多閘極裝置200的通道層215'可具有不同的結構，諸如第12B圖所說明的奈米片或奈米線，諸如第12E圖所說明。在第12E圖中，通道層215'的源極/汲極特徵之間的垂直尺寸w及水 平尺寸基本相等，諸如l1=w1，且l2=w2。
在一些實施例中，基板202亦包括具有梯度鍺濃度的矽鍺，底切279形成在最底部內部間隔物255下方的基板202上，如第11E圖及第11F圖所說明。因此，附加閘極延伸部362亦形成在基板202上且位於最底部內部間隔物255下方，如第12F圖及第12G圖所說明。
閘極延伸部362具有與延伸縫隙279相似的位置及尺寸，因為閘極延伸部362形成在相應的延伸縫隙279中。閘極延伸部362設計為具有足夠的閘極控制效果及最小化電路性能及可靠性問題的尺寸，諸如閘極堆疊與源極/汲極特徵之間的短路。更具體地，閘極延伸部362在頂視圖中與閘極間隔物247及內部間隔物255對準。在一些實施例中，每一閘極間隔物247或內部間隔物255沿y方向在相應的閘極堆疊與源極/汲極特徵之間跨越尺寸Ls，而每一閘極延伸部362沿y方向跨越尺寸Lge。Lge/Ls之比值小於50%，或在一些實施例中介於10%與30%之間。在一些實施例中，每一內部間隔物255沿z方向垂直跨越尺寸Hs，而每一閘極延伸部362沿z方向垂直跨越尺寸Hge。Hge/Hs之比值小於30%，或在一些實施例中介於10%與20%之間。在一些實施例中，閘極延伸部362的垂直尺寸Hge及水平尺寸Lge在1nm與2nm之間。
如此形成的每一閘極堆疊360在不同位置包括不同尺寸，如第12H圖、第12I圖、第12J圖及第12K圖所說明。第12H圖及第12I圖為分別沿根據一些實施例構 造的第12C圖的虛線EE'及FF'截取的部分的多閘極裝置200的剖面圖。第12J圖及第12K圖為分別沿根據其他實施例構造的第12C圖的虛線EE'及FF'截取的部分的多閘極裝置200的剖面圖。具體地，第12H圖、第12I圖、第12J圖及第12K圖僅說明通道層215'。在第12H圖中，通道層215'具有沿z方向的尺寸W，諸如第一區域202A中的w1或第二區域202B中的w2。在第12I圖中，通道層215'的圍繞內部間隔物255延伸的部分具有沿z方向的尺寸Wex，根據一些示例，Wex大於W，諸如(Wex-W)/2>1nm。在通道層215'為奈米線的其他實施例中，通道層215'具有不同的輪廓，諸如根據一些實施例的圓形。在第12J圖中，通道層215'具有沿z方向的尺寸W，諸如第一區域202A中的w1或第二區域202B中的w2。在第12K圖中，通道層215'的圍繞內部間隔物255延伸的部分具有沿z方向的尺寸Wex，Wex大於W，諸如(Wex-W)/2大於1nm。在一些實施例中，W/Wex比小於50%或在30%與40%之間的範圍內。那些組態經設計以確保顯著增強對通道的閘極延伸部的控制，且亦確保閘極與S/D特徵之間有足夠的隔離。
可以繼續製造以繼續製造多閘極裝置200。例如，可以形成各種觸點以促進n型GAA電晶體及p型GAA電晶體的操作。例如，類似於ILD層270的一或多個ILD層及/或CESL層可以形成在基板202上方(具體地，在ILD層270及閘極結構240上方)。然後可以在ILD層 270及/或設置在ILD層270上方的ILD層中形成觸點。例如，觸點分別電氣及/或物理耦合至閘極結構240，且觸點分別電氣及/或物理耦合至n型GAA電晶體及p型GAA電晶體的源極/汲極區域(特別為磊晶源極/汲極特徵260A、260B)。觸點包括導電材料，諸如金屬。金屬包括鋁、鋁合金(諸如，鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬或其組合。金屬矽化物可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或其組合。在一些實施方式中，設置在ILD層270及觸點上方的ILD層(例如，延伸穿過ILD層270及/或其他ILD層)為上述MLI特徵的一部分。
其他製造製程可應用於工件200且可在上述製程之前、期間或之後實施，諸如各種處理步驟以自基板202的正面在GAA電晶體上方形成互連結構以電連接包括第一區域202A中的第一GAA電晶體及第二區域202B中的第二GAA電晶體的各種電路組件。互連結構包括分佈在複數個金屬層(諸如第一金屬層、第二金屬層、第三金屬層等，自下至上的金屬層)的金屬線，以提供水平選路及接觸特徵(基板與第一金屬層之間)及通孔特徵(在金屬層之間)，以提供垂直選路。多閘極裝置200亦包括其他組件，諸如其他導電特徵(諸如，再分佈層或RDL)、鈍化層以提供密封效果，及/或接合結構以提供多閘極裝置200與待形成在互連結構上的電路板(諸如，印刷電路板)之間的介面。
在一些實施例中，源極/汲極特徵可藉由其他合適的方法形成。例如，該方法包括以下步驟：首先蝕刻以使源極/汲極區域凹陷；在介電鰭片的側壁上沈積一或多個犧牲材料層的沈積製程；及使用一或多種半導體材料進行磊晶生長。該方法進一步包括以下步驟：第二次蝕刻以移除沈積的犧牲材料層，從而在磊晶生長的源極/汲極特徵與相鄰的介電鰭片之間留下氣隙。沈積經設計為形成具有所需形狀的犧牲層，使得最終的S/D特徵具有條形或棒棒糖狀的形狀。例如，沈積可包括經控制以具有各自沈積特性的一或多種沈積製程，諸如具有保形沈積(諸如原子層沈積)的一種沈積製程、具有更多定向沈積(諸如自底向上沈積或具有更高偏置功率的電漿沈積)的另一沈積製程，及具有更多的橫向沈積的另一沈積製程。在一些實施例中，藉由合適的製程修整沈積層以實現所需形狀，諸如對沈積介電層的上部分進行傾斜電漿處理，然後進行另一蝕刻製程以部分移除沈積介電層的下部分。
本揭示內容提供用於許多不同實施例的多閘極裝置及其製造方法。例示性多閘極裝置包括具有修改輪廓的閘極堆疊，諸如圍繞每一通道層215'且進一步在相應通道層的四個轉角處橫向延伸。閘極延伸部延伸以部分環繞內部間隔物，且為通道層的相應區域提供附加閘極控制。
藉由在各種實施例中實施所揭示的裝置結構及其製造方法，可能存在以下描述的一些優點。然而，應理解，本文揭示的不同實施例提供不同的優點，且在所有實施例 中不一定需要特定的優點。作為一個實例，閘極延伸部對轉角的通道層部分增加附加閘極控制，因此增強GAA電晶體的電路性能，包括提高導通電流Ion、降低關斷電流Ioff、減少短通道效果且減少次臨限洩漏。
在一個例示性態樣中，本揭示內容提供一種半導體結構。該半導體結構包括形成於基板上的鰭片區域，其中鰭片區域包括垂直堆疊在基板上的複數個通道；設置在鰭片區域上的閘極堆疊，其中閘極堆疊環繞該些通道中的每一者，且包括橫向延伸以與內部間隔物重疊的閘極延伸部；及形成在鰭片區域中、由閘極堆疊插入且與該些通道連接的一對源極/汲極(source/drain，S/D)特徵。在一些實施例中，該些個閘極延伸部之一者橫向延伸於該些個通道之一者的一頂表面上，以與該些個內部間隔物部分重疊。在一些實施例中，該些個閘極延伸部之一者橫向延伸於該些個通道之一者的一底表面上，以與該些個內部間隔物部分重疊。在一些實施例中，半導體結構進一步包含多個閘極間隔物，其設置於該閘極堆疊的多個側壁上，每一個該閘極間隔物橫向跨越一第一尺寸L1，該些個內部間隔物位於該些個閘極間隔物正下方且設置在該些個源極/汲極特徵的多個側壁上，其中該閘極堆疊的每一閘極延伸部橫向跨越小於該第一尺寸L1的一第二尺寸L2。在一些實施例中，L2/L1之比值小於50%。在一些實施例中，L2/L1之比值介於10%與30%之間。在一些實施例中，半導體結構進一步包含每一該內部間隔物垂直跨越一第三尺寸L3， 且該閘極堆疊的每一閘極延伸垂直跨越小於該第三尺寸L3的一第四尺寸L4。在一些實施例中，L4/L3之比值小於30%。在一些實施例中，L4/L3之比值介於10%與20%之間。在一些實施例中，該閘極堆疊橫向延伸至該些個內部間隔物的一最底部內部間隔物下方且直接設置在該基板上。在一些實施例中，每一個該通道包括位於該閘極堆疊正下方的一第一區段，及位於該些個閘極間隔物正下方且接觸該些個源極/汲極特徵之一者的一第二區段，該第一區段垂直跨越一第一尺寸D1，且該第二區段垂直跨越大於該第一尺寸D1的一第二尺寸D2。在一些實施例中，D1/D2之比值介於30%與40%之間。
在另一例示性態樣中，本揭示內容提供一種半導體製造方法。該方法包括以下步驟：在基板上形成半導體堆疊，其中半導體堆疊包括交替堆疊的第一半導體層及第二半導體層，每一第二半導體層包括梯度組成；圖案化半導體堆疊以形成鰭片區域；形成設置在鰭片區域上的虛設閘極堆疊；在鰭片區域上形成源極/汲極(source/drain，S/D)特徵，且由虛設閘極堆疊插入；移除虛設閘極堆疊，在層間介電(interlayer dielectric，ILD)層中形成閘極溝槽；在閘極溝槽中進行第一蝕刻製程以選擇性地移除第一半導體層；對閘極溝槽中的第二半導體層進行第二蝕刻製程，從而橫向延伸閘極溝槽且在閘極間隔物下方形成底切；及在閘極溝槽中形成閘極堆疊及閘極延伸部，閘極堆疊環繞在每一第二半導體層周圍，且閘極延伸部插入底 切中。在一些實施例中，該第二蝕刻製程包括一循環製程，該循環製程進一步包括複數個循環，其中每一個該循環包括使用含DIO3的一第一化學品將多個犧牲SiGe膜氧化成SiGe氧化物，及使用含NH4OH的一第二化學品移除該SiGe氧化物。在一些實施例中，每一個該第二半導體層包括具有一梯度鍺濃度的矽鍺，且該第二蝕刻製程使用對鍺具有一第一蝕刻速度且對矽具有一第二蝕刻速度的一蝕刻劑，其中該第二蝕刻速度小於該第一蝕刻速度。在一些實施例中，每一個該第二半導體層包括在一頂表面及一底表面上的一最大鍺濃度及在該頂表面與該底表面之間的中間處的一最小鍺濃度。在一些實施例中，該基板為一矽鍺基板且包括具有一梯度濃度的一矽鍺層。
在又一例示性態樣中，本揭示內容提供一種一種半導體結構。該半導體結構包括：在基板上形成鰭片區域，其中鰭片區域包括垂直堆疊在基板上的複數個通道；在鰭片區域上設置閘極堆疊，環繞該些通道中的每一通道；在閘極堆疊的側壁上設置閘極間隔物；在鰭片區域上形成源極/汲極(source/drain，S/D)特徵，由閘極堆疊插入，且與該些通道連接；及將內部間隔物設置在S/D特徵的側壁上且位於閘極間隔物下方，其中閘極堆疊橫向延伸以部分環繞內部間隔物。在一些實施例中，每一個該閘極間隔物橫向跨越一第一尺寸L1，該閘極堆疊的每一延伸部分橫向跨越小於該第一尺寸L1的一第二尺寸L2，每一個該通道包括位於該閘極堆疊正下方的一第一區段，及位於該些 個閘極間隔物正下方且接觸該些個源極/汲極特徵之一者的一第二區段，該第一區段垂直跨越一第一尺寸D1，且該第二區段垂直跨越大於該第一尺寸D1的一第二尺寸D2。在一些實施例中，該閘極堆疊橫向延伸至該些個內部間隔物的一最底部內部間隔物下方且直接設置在該基板上。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
100:方法
102、104、106、108、110、112、114、116、118、120、122:方塊

Claims (10)

  1. 一種半導體結構，包含：一鰭片區域，形成於一基板上，其中該鰭片區域包括垂直堆疊在該基板上的複數個通道；一閘極堆疊，設置在該鰭片區域上，其中該閘極堆疊環繞該些通道中的每一者，且包括橫向延伸以與多個內部間隔物重疊的多個閘極延伸部；及一對源極/汲極特徵，形成於該鰭片區域上，由該閘極堆疊插入且與該些個通道連接。
  2. 如請求項1所述之半導體結構，其中該些個閘極延伸部之一者橫向延伸於該些個通道之一者的一頂表面上，以與該些個內部間隔物部分重疊。
  3. 如請求項2所述之半導體結構，其中該些個閘極延伸部之一者橫向延伸於該些個通道之一者的一底表面上，以與該些個內部間隔物部分重疊。
  4. 如請求項1所述之半導體結構，進一步包含：多個閘極間隔物，設置於該閘極堆疊的多個側壁上，每一個該閘極間隔物橫向跨越一第一尺寸L1；及該些個內部間隔物，位於該些個閘極間隔物正下方且設置在該些個源極/汲極特徵的多個側壁上，其中該閘極堆疊的每一閘極延伸部橫向跨越小於該第一尺寸L1的一第二 尺寸L2。
  5. 如請求項4所述之半導體結構，其中L2/L1之比值小於50%。
  6. 如請求項5所述之半導體結構，其中L2/L1之比值介於10%與30%之間。
  7. 如請求項4所述之半導體結構，進一步包含：每一該內部間隔物垂直跨越一第三尺寸L3；且該閘極堆疊的每一閘極延伸垂直跨越小於該第三尺寸L3的一第四尺寸L4。
  8. 如請求項7所述之半導體結構，其中L4/L3之比值小於30%。
  9. 一種半導體結構形成方法，包含：在一基板上形成一半導體堆疊，其中該半導體堆疊包括交替堆疊的多個第一半導體層及多個第二半導體層，每一個該第二半導體層包括一梯度組成；圖案化該半導體堆疊以形成一鰭片區域；形成設置在該鰭片區域上的一虛設閘極堆疊；在該鰭片區域上形成多個源極/汲極特徵，且由該虛設閘極堆疊插入； 移除該虛設閘極堆疊，從而在一層間介電層中形成一閘極溝槽；在該閘極溝槽中進行一第一蝕刻製程以選擇性地移除該些個第一半導體層；對該閘極溝槽中的該些個第二半導體層進行一第二蝕刻製程，從而橫向延伸該閘極溝槽且在該些個閘極間隔物下方形成多個底切；及在該閘極溝槽中形成一閘極堆疊及多個閘極延伸部，該閘極堆疊環繞在每一個該第二半導體層周圍，且該些個閘極延伸部插入該些個底切中。
  10. 一種半導體結構，包含：一鰭片區域，形成於一基板上，其中該鰭片區域包括垂直堆疊在該基板上的複數個通道；一閘極堆疊，設置在該鰭片區域上，環繞該些個通道中的每一者；多個閘極間隔物，設置在該閘極堆疊的多個側壁上；多個源極/汲極特徵，形成於該鰭片區域上、由該閘極堆疊插入且與該些個通道連接；及多個內部間隔物，設置在該些個源極/汲極特徵的多個側壁上且位於該些個閘極間隔物下方，其中該閘極堆疊橫向延伸以部分地環繞該些個內部間隔物。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252412A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and Uniform Doping Technique for FINFETs
US20190181140A1 (en) * 2017-12-11 2019-06-13 Samsung Electronics Co., Ltd. Dielectric separation of partial gaa fets
US20200044087A1 (en) * 2018-08-06 2020-02-06 Intel Corporation Sub-fin isolation schemes for gate-all-around transistor devices
TW202127663A (zh) * 2019-09-26 2021-07-16 台灣積體電路製造股份有限公司 半導體裝置
US20210280716A1 (en) * 2020-03-03 2021-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer Structures for Semiconductor Devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252412A1 (en) * 2013-03-06 2014-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and Uniform Doping Technique for FINFETs
US20190181140A1 (en) * 2017-12-11 2019-06-13 Samsung Electronics Co., Ltd. Dielectric separation of partial gaa fets
US20200044087A1 (en) * 2018-08-06 2020-02-06 Intel Corporation Sub-fin isolation schemes for gate-all-around transistor devices
TW202127663A (zh) * 2019-09-26 2021-07-16 台灣積體電路製造股份有限公司 半導體裝置
US20210280716A1 (en) * 2020-03-03 2021-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer Structures for Semiconductor Devices

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