-
Diese
Patentanmeldung bezieht sich auf die folgenden ebenfalls anhängigen und
von den gleichen Anmeldern stammende US-Patentanmeldungen: US 11/187,197, angemeldet
am 21. Juli 2005, mit dem Titel: „CMOS Transistors With Dual
High-k Gate Dielectric and Methods of Manufacture Thereof"; und US 10/870,616,
angemeldet am 17. Juni 2004, mit dem Titel „CMOS Transistor With Dual
High-k Gate Dielectric and Method of Manufacture Thereof"; diese Patentanmeldungen
sind hiermit unter Bezug eingearbeitet.
-
Technisches
Gebiet
-
Die
vorliegende Erfindung bezieht sich allgemein auf die Herstellung
von Halbleiteranordnungen und insbesondere auf die Herstellung von
Transistoren.
-
Hintergrund
-
Halbleiteranordnungen
werden bei einer Vielzahl elektronischer Anwendungen verwendet,
wie z.B. Computern, Mobiltelefonen, Digitalkameras und anderem elektronischen
Zubehör.
Halbleiteranordnungen werden üblicherweise
hergestellt durch die sequenzielle Abscheidung von isolierenden
(oder dielektrischen), leitenden und halbleitenden Materialschichten über einem
Substrat, wobei durch die Strukturierung der verschiedenen Schichten
mittels Lithografie Schaltungsbauteile und -elemente ausgebildet
werden.
-
Ein
Transistor ist ein Element, welches in Halbleiteranordnungen beträchtliche
Verwendung findet. In einer einzigen integrierten Schaltung (IC)
können
beispielsweise Millionen von Transistoren sein. Eine bei der Herstellung
von Halbleiteranordnungen verbreitete Art von Transistor ist z.B.
ein Metalloxid-Halbleiter Feldeffekttransistor (MOSFET, Metal Oxide
Semiconductor Field Effect Transistor).
-
Frühe MOSFET
Verfahren verwendeten eine Art der Dotierung um entweder p-Kanal
oder n-Kanal Transistoren zu erzeugen. Neuere Bauarten, als Komplementär-Metalloxid
Halbleiteranordnungen (CMOS, Complimentary Metal Oxide Semiconductor)
bezeichnet, verwenden sowohl p-Kanal als auch n-Kanal Anordnungen,
z.B. einen p-Kanal Metalloxid Halbleiter (PMOS) Transistor und einen
n-Kanal Metalloxid Halbleiter (NMOS) Transistor in komplementären Anordnungen.
Eine NMOS Anordnung lädt
negativ, so dass der Transistor durch die Wanderung der Elektronen
an oder ausgeschaltet wird, während
eine PMOS Anordnung die Wanderung von Elektronenleerstellen bedingt.
Obwohl die Herstellung von CMOS Anordnungen mehr Herstellungsschritte
und mehr Transistoren erfordert, sind CMOS Anordnungen vorteilhaft,
weil sie weniger Leistung verbrauchen und schnellere Anordnungen
mit kleineren Abmessungen hergestellt werden können.
-
In
der Industrie geht die Entwicklung in Richtung einer Verkleinerung
von Halbleiteranordnungen. Mit zunehmender Verkleinerung der verschiedenen
Materialschichten entstehen jedoch Herstellungsprobleme, wobei die
Strukturierung der Materialschichten in immer kleineren Abmessungen
ebenfalls problematisch ist.
-
Ein
anderer Trend in der Halbleiterindustrie ist die Verwendung von
dielektrischen Materialien mit hoher dielektrischer Konstante (k)
als Gate-Dielektrikum-Material von Transistoren. High-k Dielektrikum-Materialien
haben eine dielektrische Konstante, die größer als ungefähr 4,0 ist,
z.B. größer als
die dielektrische Konstante von SiO2, welches
seit vielen Jahren als Gate-Dielektrikum-Material von Transistoren
verwendet wurde. Aufgrund der verbesserten isolierenden Eigenschaften
können
high-k Dielektrikum-Materialien bei Transistoranwendungen in dünneren Abmessungen
als SiO2 verwendet werden.
-
Folglich
werden verbesserte Transistoren und Verfahren zur Herstellung derselben
benötigt.
-
Zusammenfassung
der Erfindung
-
Diese
und andere Probleme werden allgemein durch bevorzugte Ausführungsbeispiele
der vorliegenden Erfindung, welche neue Methoden zur Herstellung
von Transistoren und Anordnungen derselben bereitstellt, gelöst oder
umgangen und technische Vorteile werden allgemein erzielt.
-
Gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung weist eine Halbleiteranordnung ein Werkstück, ein
Gate-Dielektrikum, welches über
dem Werkstück
angeordnet ist, und eine dünne Schicht
von leitendem Material, welche über
dem Gate-Dielektrikum angeordnet ist, auf. Eine Schicht von halbleitendem
Material ist über
der dünnen
Schicht von leitendem Material angeordnet. Die Schicht von halbleitendem
Material und die dünne
Schicht von leitendem Material umfassen eine Gate-Elektrode eines
Transistors. Ein Source-Gebiet und ein Drain-Gebiet sind in dem
Werkstück
nahe dem Gate-Dielektrikum
ausgebildet. Die dünne
Schicht von leitendem Material umfasst eine Dicke von ungefähr 5 nm
(50 Angström)
oder weniger.
-
Der
vorangegangene Absatz hat die Merkmale und technischen Vorteile
von Ausführungsbeispielen der
vorliegenden Erfindung eher breit umrissen, damit die folgende ausführliche
Beschreibung der Erfindung besser verstanden werden kann. Zusätzliche
Merkmale und Vorteile von Ausführungsbeispielen
der Erfindung, welche den Gegenstand der Ansprüche der Erfindung darstellen,
werden nachfolgend beschrieben. Vom Fachmann sollte wahrgenommen
werden, dass die offenbarte Idee und spezifischen Ausführungsbeispiele leicht
als Grundlage verwendet werden können,
um andere Anordnungen oder Prozesse, welche die gleiche Zielsetzung
wie die vorliegende Erfindung erfüllen, abzuändern oder zu entwickeln. Vom
Fachmann sollte ebenso wahrgenommen werden, dass solche gleichwertigen
Entwick lungen nicht vom Kern und Umfang der Erfindung, wie in den
Ansprüche
dargelegt, abweichen.
-
Kurzbeschreibung
der Zeichnungen
-
Für ein besseres
Verständnis
der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende
Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug
genommen, in welchen:
-
1 eine
Schnittansicht eines Transistors gemäß dem Stand der Technik zeigt,
welcher einen Polysilizium (Poly) Verarmungseffekt aufweist;
-
2 bis 5 Schnittansichten
eines Verfahrens zur Herstellung eines Transistors in Übereinstimmung
mit einem bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung zeigen;
-
6 eine
Schnittansicht einer CMOS Anordnung in Übereinstimmung mit einem Ausführungsbeispiel der
vorliegenden Erfindung darstellt;
-
7 eine
Graphik ist, welche die Auswirkung einer dünnen, TiN umfassenden Schicht
eines leitenden Materials auf die effektive Austrittsarbeit eines
Transistors für
drei Arten von Gate-Dielektrikum zeigt;
-
8 ein
Ausführungsbeispiel
der vorliegenden Erfindung ausgeführt in einer FinFET Anordnung zeigt;
und
-
9 ein
Ausführungsbeipiel
der vorliegenden Erfindung ausgeführt in einer FET Anordnung
mit drei Gates zeigt.
-
Übereinstimmende
Ziffern und Symbole der verschiedenen Figuren beziehen sich im allgemeinen,
soweit nicht anders gekennzeichnet, auf übereinstimmende Teile. Die
Figuren wurden gezeichnet um die relevanten Aspekte der bevorzugten
Ausfüh rungsbeispiele
darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
-
Detaillierte
Beschreibung beispielhafter Ausführungsbeispiele
Die Herstellung und Verwendung der derzeitigen bevorzugten Ausführungsbeispiele
wird nachstehend im Detail vorgestellt. Allerdings sollte wahrgenommen
werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen
bereitstellt, die in breitgefächerten
spezifischen Zusammenhängen
ausgeführt
werden können.
Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich
der Veranschaulichung typischer Methoden, die Erfindung herzustellen
und zu benutzen und beschränken
nicht den Umfang der Erfindung.
-
1 ist
eine Schnittansicht eines Transistors 100 gemäß dem Stand
der Technik, welcher einen Poly-Verarmungseffekt (Poly Depletion
Effect) aufweist. Herkömmliche
Transistoren 100 werden ausgebildet mittels Abscheidung
eines Gate-Dielektrikum-Materials 104,
welches SiO2 oder SiN umfasst, über einem
Werkstück 102 und
mittels Abscheidung eines Gatematerials 106, welches Polysilizium
umfasst, über
dem Gate-Dielektrikum-Material 104.
Mittels Lithografie werden das Gate-Material 106 und das
Gate-Dielektrikum-Material 104 in die Form eines Gates 106 und
eines Gate-Dielektrikums 104 eines Transistors strukturiert.
Seitenwand-Abstandsstücke 108 werden
an den Seitenwänden
des Gates 106 und des Gate-Dielektrikums 104 ausgebildet
und ein Source-Gebiet S und ein Drain-Gebiet D werden, wie gezeigt,
im Werkstück 102 nahe
dem Gate 106 und dem Gate-Dielektrikum 104 ausgebildet.
-
Wenn
der Transistor 100 einen NMOS Transistor umfasst, ist das
Polysilizium-Gate 106 mit einem n-Typ Dotierstoff dotiert,
wie z.B. Arsen. Wenn der Transistor 100 einen PMOS Transistor
umfasst, ist das Polysilizium-Gate 106 mit einem p-Typ
Dotierstoff dotiert, wie z.B. Bor. Bor diffundiert jedoch leicht
in benachbarte Materialschichten. Daher kann das Dotieren des Gate 106,
z.B. mit Bor, Probleme bereiten, weil der Dotierstoff, wenn eine
zu hohe Dotierstoffkonzentration in das Gate 106 implantiert
wird, das Gate-Dielektrikum 104 durchdringen kann und auch
in das Werkstück 102 unterhalb
des Gate-Dielektrikums 104 diffundieren kann. Wenn der
Dotierstoff in das Gate-Dielektrikum 104 eindringt, können Leckproblematiken
(leakage issues) verursacht werden und wenn der Dotierstoff in das
Werkstück 102 eindringt,
kann der Ausschaltzustand-Leck-Strom ansteigen, wodurch der Stromverbrauch
ansteigt. Im Stand der Technik wird hierauf als „Bor Penetration" verwiesen, wobei
die Bor-Dotierstoffatome nicht im Gate 106 verbleiben,
sondern stattdessen in andere Bereiche (104, 102),
in die der Dotierstoff nicht gehört,
diffundieren und dort Probleme in der Anordnung 100 verursachen.
-
Gemäß dem Stand
der Technik wird, um dieses Problem zu vermeiden, manchmal die Dotierstoffmenge,
welche in das Gate 106 implantiert wird, begrenzt, z.B.
wird die Dotierstoffmenge von z.B. Bor auf ein Minimum reduziert.
Dies kann jedoch zu einer Ladungsträgerverarmung im Polysilizium-Gate 106 führen. Wenn die
Anordnung 100 beispielsweise einen PMOS Transistor umfasst,
wird der PMOS Transistor 100 üblicherweise durch Anlegen
einer negativen Spannung an das Polysilizium-Gate 106 betrieben.
Wenn das Gate 106 mit Bor dotiert ist, sind die Majoritätsträger p-Typ
Ladungsträger
oder Löcher.
Wenn nun eine negative Spannung an das Polysilizium-Gate 106 angelegt
wird, verarmen die Löcher
in einer Zone 110 nahe oder unmittelbar am Gate-Dielektrikum 104,
wie in 1 gezeigt. Die Verarmungszone 110 kann
sich beispielsweise von der Grenzfläche zwischen Gate-Dielektrikum 104 und
Gate 106 (z.B. wenn das Gate-Dielektrikum 104 an
das Gate 106 angrenzt) nach oben gerichtet bis in eine
Höhe d1
von ungefähr
20 bis 50 nm (200-500
Angström) in
das Gate 106 erstrecken. Ladungsträger (z.B. die Löcher) werden
in der Verarmungszone 110 verarmt, wodurch die kapazitätseffektive
Dicke (CET, Capacitance Effective Thickness) des Transistors 100 steigt,
z.B. um ungefähr
0,4 bis 0,5 nm (4-5 Angström).
Die Verarmungszone 110 umfasst einen Polysilizium (Poly)
Verarmungseffekt, wodurch sich die elektrischen Eigenschaften des
Transistors 100 verschlechtern und die effektive Dicke
des Gate-Dielektrikums 104 ansteigt. Die effektive elektrische
Dicke des Gate-Dielektrikums 104 kann beispielsweise
um die Dicke d1 der Poly-Verarmungszone 110 ansteigen.
-
Die
CET ist im Stand der Technik oft als Tinv dargestellt,
welche die Inversions-Oxiddicke des Gate-Dielektrikums 104 ist.
Die Verwendung von Polysilizium als Gate-Material 106 weist
einen Poly-Verarmungseffekt auf, der Tinv um
0,4 bis 0,5 nm (4-5 Angström)
erhöht.
In Technologien mit einer sehr kleinen minimalen Strukturgröße, wie
z.B. 45 nm oder weniger, kann ein Anstieg von Tinv um
0,5 nm (5 Angström)
eine nahezu 25%-ige Verminderung der Leistungsfähigkeit umfassen, z.B. wenn
das beabsichtigte Tinv 2 nm (20 Angström) beträgt.
-
Der
Poly-Verarmungseffekt wird durch eine Verringerung der Ladungsträgerzahl
im Polysilizium-Gate 106 hervorgerufen, wenn die Anordnung 100 angeschaltet
wird; z.B. ein Spannungs-„Hoch" für eine NMOS-Anordnung 100 und
ein Spannungs-„Tief" für eine PMOS
Anordnung 100. Während
des Betriebs der Anordnung 100, treibt die hohe Spannung,
die an der NMOS Anordnung anliegt (welche in diesem Fall z.B. n+ dotiertes
Polysilizium umfasst), die Ladungsträger (Elektronen) aus der Grenzfläche zwischen
dem Polysilizium-Gate 106 und dem Gate-Dielektrikum 104 (z.B.
in der Verarmungszone 108) und verursacht die Ausbildung der
Verarmungszone 108 an der Grenzfläche zwischen dem Gate 106 und
dem Gate-Dielektrikum 104.
-
Folglich
besteht beim Stand der Technik ein Bedarf an Gate-Elektroden-Materialien
und Transistorbauarten, die keinen Poly-Verarmungseffekt aufweisen.
-
In
der Elektrotechnik ist die Austrittsarbeit die Energie, normalerweise
in Elektronen-Volt eV gemessen, die notwendig ist, um ein Elektron
vom Fermi-Niveau um eine infinitesimal kleine Strecke über die
Oberfläche
anzuheben. Die Austrittsarbeit ist eine Materialeigenschaft von
jedem Material, sei es ein Leiter, ein Halbleiter oder ein Dielektrikum.
Die Austrittsarbeit eines Halbleiters kann durch Dotierung des Halbleitermaterials
verändert
werden. Undotiertes Polysilizium hat beispielsweise eine Austrittsarbeit
von ungefähr
4,5 eV, wohingegen mit Bor dotiertes Polysilizium eine Austrittsarbeit
von 5,0 eV hat. Die Austrittsarbeit eines Halbleiters oder Leiters
beeinflusst unmittelbar die Schwellenspannung des Transistors, wenn
das Material als Gate-Elektrode verwendet wird.
-
In
herkömmlichen
Transistoranordnungen, wie die in 1 dargestellte
Anordnung 100, welche SiO2 oder
SiN als Gate-Dielektrikum-Material
verwenden, könnte
die Austrittsarbeit des Transistors 100 durch Dotierung
des als Gate-Elektroden-Material 106 verwendeten
Polysiliziums verändert
oder eingestellt werden. Wie vorangehend erwähnt, gibt es in der Halbleiterindustrie
einen Trend zur Verwendung von high-k Dielektrikum-Materialien als
Gate-Dielektrikum, um eine verringerte Dicke des Gate-Dielektrikums 104 zu
erreichen. High-k Gate-Dielektrikum-Materialien, wie z.B. Hafnium-basierte
dielektrische Materialien, weisen jedoch Fermi-pinning auf, das
hervorgerufen wird durch die Wechselwirkung zwischen dem high-k
Gate-Dielektrikum-Material und benachbarten Materialien, wie z.B.
dem Gate-Material. Als Gate-Dielektrikum verwendet, bindet oder fixiert
das high-k Gate-Dielektrikum-Material
die Austrittsarbeit, so dass eine Dotierung des Polysilizium-Gate-Materials
die Austrittsarbeit des Transistors nicht verändert, wodurch die Austrittsarbeit
nicht mehr einstellbar ist, um eine beabsichtigte Schwellenspannung
zu erreichen.
-
In
einer CMOS Anordnung ist es erstrebenswert, dass der PMOS Transistor
und der NMOS Transistor symmetrische Schwellenspannungen Vt aufweisen. Beispielsweise sollte der NMOS
Transistor eine Schwellenspannung Vtn von
ungefähr
+0,2 bis +0,5 V und der PMOS Transistor eine Schwellenspannung Vtp vom im wesentlichen gleichen negativen
Wert haben, z.B. –0,2
bis –0,5
V. Wenn ein high-k Dielektrikum-Material als Gate- Dielektrikum-Material
der CMOS Anordnung verwendet wird, können jedoch symmetrische Schwellenspannungen
nicht erreichbar sein, weil die Austrittsarbeit nicht durch Anpassen
der Dotierung des Polysilizium-Gate-Materials eingestellt werden
kann.
-
Demnach
besteht beim Stand der Technik ein Bedarf an Transistoranordnungen,
die herkömmliche Gate-Dielektrikum-Materialien
wie SiO2 und SiON umfassen und keinen Poly-Verarmungseffekt
aufweisen, und vielmehr die Verwendung von high-k Dielektrikum-Materialien
erfordern.
-
Ebenso
besteht beim Stand der Technik ein Bedarf an Transistoranordnungen,
welche high-k Dielektrikum-Materialien aufweisen, die eine einstellbare
Austrittsarbeit aufweisen, und deshalb die Fähigkeit besitzen, eine symmetrische
Schwellenspannung Vt für
PMOS und NMOS Transistoren der CMOS Anordnung zu erzielen.
-
Die
vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele
in einem spezifischen Zusammenhang beschrieben, und zwar der Ausbildung
von Gate-Elektroden von Transistoren. Ausführungsbeispiele der Erfindung
können
jedoch auch für
andere Anwendungen verwendet werden, bei denen andere Elektroden
oder leitende Elemente genutzt werden.
-
Ausführungsbeispiele
der vorliegenden Erfindung erzielen durch das Bereitstellen von
neuen Transistoranordnungen und Verfahren zur Herstellung derselben
technische Vorteile. Eine dünne
Schicht von leitendem Material ist über einem Gate-Dielektrikum eines
Transistors abgeschieden. Eine Schicht aus halbleitendem Material
ist über
der dünnen
Schicht des leitenden Materials abgeschieden. Die dünne Schicht
des leitenden Materials stellt Ladungsträger für die dünne Schicht des leitenden Materials
bereit, wobei ein Poly-Verarmungseffekt verhindert wird. Die dünne Schicht
des leitenden Materials ist hinreichend dünn um eine Beeinträchtigung
der Austrittsarbeit des Transistors zu vermeiden, z.B. hat die Schicht
des halbleitendem Materials einen maßgeblichen Einfluss auf die
Austrittsarbeit.
-
2 bis 5 zeigen
Schnittansichten eines Herstellungsverfahrens für eine Halbleiteranordnung 200 in Übereinstimmung
mit einem bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung. Es werden ähnliche Ziffern für die verschiedenen,
in 1 beschriebenen Elemente genutzt.
-
Mit
Bezug auf 2 ist zunächst ein Werkstück 202 bereitgestellt.
Das Werkstück 202 kann
ein Silizium oder andere Halbleitermaterialien umfassendes Halbleitersubstrat
aufweisen, welches beispielsweise von einer Isolierschicht bedeckt
ist. Das Werkstück 202 kann
auch andere, nicht dargestellte aktive Bauelemente oder Schaltungen
aufweisen. Das Werkstück 202 kann
z.B. Siliziumoxid über
einkristallinem Silizium umfassen. Das Werkstück 202 kann andere
leitende Schichten oder andere Halbleiterbauelemente aufweisen,
z.B. Transistoren, Dioden etc. Verbundhalbleiter, GaAs, InP, Si/Ge
oder SiC können
beispielsweise anstelle von Silizium verwendet werden. Das Werkstück 202 kann
z.B. ein Silizium-auf-Isolator (SOI, Silicon On Insulator)-Substrat
umfassen.
-
Ein
Gate-Dielektrikum 204 ist über dem Werkstück 202 ausgebildet.
Das Gate-Dielektrikum 204 wird hierin auch als ein Gate-Dielektrikum-Material
bezeichnet. Das Gate-Dielektrikum 204 weist vorzugsweise
eine Dicke von beispielsweise 5 nm (50 Angström) oder weniger auf, obwohl
es alternativ auch andere Abmessungen aufweisen kann. Das Gate-Dielektrikum 204 kann
mittels chemischer Dampfphasenabscheidung (CVD, Chemical Vapor Deposition),
Atomlagenabscheidung (ALD, Atomic Layer Deposition), Metallorganischer
chemischer Dampfphasenabscheidung (MOCVD, Metal Organic Vapor Deposition),
physikalischer Gasphasenabscheidung (PVD, Physical Vapor Deposition)
oder Dampfstrahl-Abscheidung (JVD, Jet Vapor Deposition) ausgebildet
werden, obwohl alternativ auch andere Abscheideverfahren zur Ausbildung
des Gate-Dielektrikums 204 verwendet werden können.
-
In
einigen Ausführungsbeispielen
umfasst das Gate-Dielektrikum 204 vorzugsweise
ein Isoliermaterial, welches Silizium kombiniert mit O, N oder sowohl
O und N umfasst, z.B. SiO2, SiON, Si3N4. Beispielsweise umfasst
das Gate-Dielektrikum 204 bei
diesen Ausführungsbeispielen
vorzugsweise eine dielektrische Konstante von ungefähr 3,9 bis
ungefähr
7,8. Beispielsweise ist die Verwendung herkömmlicher dielektrischer Materialien
wie SiO2, SiON oder Si3N4 als Gate-Dielektrikum 204 vorteilhaft,
weil die Herstellungsverfahren zur Verarbeitung dieser Materialien
in Transistoranordnungen bewährt
sind. Weiterhin wird z.B. Fermi-pinning durch die Verwendung dieser
Materialien als Gate-Dielektrikum 204 vermieden. Das Gate-Dielektrikum 204 kann
eine Schicht oder mehrere Schichten dieser Materialien umfassen.
-
In
anderen Ausführungsbeispielen
kann das Gate-Dielektrikum 204 ein high-k Dielektrikum-Material umfassen,
welches z.B. in einem Ausführungsbeispiel
eine dielektrische Konstante von ungefähr 4,0 oder mehr hat. In diesen
Ausführungsbeispielen
kann das Gate-Dielektrikum 204 beispielsweise HfO2, HfSiOx, Al2O3, ZrO2,
ZrSiOx, Ta2O5, La2O3,
SiO2, TiO2, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, BST (Ba(a-x)SrxTiO3), PST(PbScxTa(1-a)O3), Nitride daraus, SixNy, SiON, HfAlOx,
HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, PZN (PbZnxNb(1-x)O3), PZT(PbZrxTi(1-x)O3), PMN(PbMgxNb(1-x)O3), Kombinationen daraus oder mehrere Schichten
daraus umfassen, obwohl das Gate-Dielektrikum-Material 204 alternativ
andere high-k Dielektrikum-Materialien oder andere dielektrische
Materialien umfassen kann.
-
Eine
dünne Schicht
von leitendem Material 220 ist, wie in 3 gezeigt, über dem
Gate-Dielektrikum 204 ausgebildet. Die dünne Schicht
des leitenden Materials 220 umfasst vorzugsweise ein Nitrid
eines Metalls mit einer Dicke d2 von ungefähr 5 nm (50 Angström) oder
weniger. In einigen Ausfüh rungsbeispielen
umfasst die dünne
Schicht des leitenden Materials 220 vorzugsweise eine Dicke
d2 von z.B. weniger als 2,5 nm (25 Angström). Die dünne Schicht von leitendem Material 220 umfasst
vorzugsweise ein Material und eine Dicke d2, so dass die dünne Schicht
von leitendem Material 220 eine im wesentlichen vernachlässigbare
Wirkung auf die Austrittsarbeit des auszubildenden Transistors 230 hat,
wie z.B. in 5 gezeigt, so dass eine anschließend abgeschiedene
Schicht von halbleitendem Material (siehe Schicht 206 in 4)
eine maßgebliche
Wirkung auf die Austrittsarbeit des Transistors 230 hat.
-
Die
dünne Schicht
des leitenden Materials 220 wird vorzugsweise mittels z.B.
PVD ausgebildet. In einigen Ausführungsbeispielen
ist die dünne
Schicht von leitendem Material 220 vorzugsweise durch einen
oder mehrere Arbeitsgänge
von z.B. ALD ausgebildet. Die dünne
Schicht von leitendem Material 220 umfasst vorzugsweise
z.B. TiN, TaN, WN, MoN oder HfN, obwohl andere leitende Materialien
ebenso verwendet werden können.
In einigen Ausführungsbeispielen
umfasst die dünne
Schicht von leitendem Material 220 vorzugsweise z.B. ein
Mid-Gap Metall. Die dünne
Schicht von leitendem Material 220 stellt Ladungsträger (z.B.
Löcher oder
Elektronen) für
den Stromfluss bereit, wenn eine Spannung an die Gate-Elektrode 206/220 des
Transistors 230 (siehe 5) angelegt
wird, wie nachfolgend beschrieben wird.
-
Eine
Schicht von halbleitendem Material 206 ist über der
dünnen
Schicht von leitendem Material 220 ausgebildet, wie in 4 gezeigt.
Die Schicht von halbleitendem Material 206 umfasst vorzugsweise
Polysilizium und kann alternativ z.B. amorphes Silizium oder andere
Halbleitermaterialien umfassen. Die Schicht von halbleitendem Material 206 umfasst
vorzugsweise eine Dicke von z.B. 500 nm (5000 Angström) oder
weniger.
-
Die
Schicht von halbleitendem Material 206, die dünne Schicht
von leitendem Material 220 und das Gate-Dielektrikum 204 wer den
mittels Lithographie in die Form einer Transistoranordnung 230,
wie in 5 gezeigt, strukturiert. Beispielsweise können die
strukturierte Schicht von halbleitendem Material 206, die
dünne Schicht
von leitendem Material 220 und das Gate-Dielektrikum 204,
in der Aufsicht betrachtet, eine quadratische oder rechteckige Form
umfassen (nicht in den Zeichnungen dargestellt). Die Schicht von
halbleitendem Material 206, die dünne Schicht von leitendem Material 220 und
das Gate-Dielektrikum 204 können beispielsweise strukturiert
werden durch Abscheiden einer Photoresist-Schicht und/oder (nicht
dargestellten) Hartmaske über
der Schicht von halbleitendem Material 206, Strukturieren
der Photoresist-Schicht und/oder Hartmaske unter Verwendung einer
Lithographiemaske und Verwenden der Photoresist-Schicht und/oder
Hartmaske als Maske zum Strukturieren oder zum Wegätzen freiliegender
Teilbereiche der Schicht von halbleitendem Material 206,
der dünnen
Schicht von leitendem Material 220 und des Gate-Dielektrikums 204.
-
Das
Herstellungsverfahren wird dann zur Fertigstellung der Transistoranordnung 230 fortgesetzt,
wie in 5 dargestellt. Beispielsweise kann ein Isoliermaterial 208 über der
strukturierten Schicht von halbleitendem Material 206,
der dünnen
Schicht von leitendem Material 220 und dem Gate-Dielektrikum 204 und
freiliegende Teilbereichen des Werkstücks 202 abgeschieden
werden und das Isoliermaterial 208 kann zur Ausformung
von Seitenwand-Abstandsstücken 208 an
den Seitenwänden
der strukturierten Schicht von halbleitendem Material 206,
der dünnen
Schicht von leitendem Material 220 und dem Gate-Dielektrikum 204,
wie dargestellt, anisotrop geätzt
werden. Die Abstandsstücke 208 können ein
Isoliermaterial wie z.B. ein Oxid, Nitrid, oder Kombinationen derselben
umfassen. Freiliegende Teilbereiche und wahlweise das Halbleitermaterial 206 können mit
Dotierstoffen implantiert werden, um ein Source-Gebiet S und ein
Drain-Gebiet D in der oberen Oberfläche des Werkstücks 202 nahe
der Gate-Elektrode 206/220 (z.B. Gate G) und dem
Gate-Dielektrikum 204 auszubil den und ebenso um die Leitfähigkeit
des Gates 206 zu steigern.
-
In Übereinstimmung
mit bevorzugten Ausführungsbeispielen
der vorliegenden Erfindung wird die Austrittsarbeit des Gates G
vorzugsweise eher durch die Schicht von halbleitendem Material 206 bestimmt
als durch die dünne
Schicht von leitendem Material 220. Die dünne Schicht
von leitendem Material 220 hat vorzugsweise keine Wirkung
oder eine vernachlässigbare
Wirkung auf die Austrittsarbeit des Transistors 230. Die Austrittsarbeit
des Transistors 230 kann auf ungefähr 4,0 eV bis 5,2 eV eingestellt
werden, abhängig
von beispielsweise der Menge und Art des in das Halbleitermaterial 206 implantierten
Dotierstoffs. Beispielsweise können
Bereiche der Halbleiteranordnung 200 maskiert werden, während das
Halbleitermaterial 206 mit der gewünschten Menge an Dotierstoff-Arten
implantiert wird (nicht dargestellt). Die Transistoranordnung 230 umfasst
beispielsweise einen PMOS Transistor oder einen NMOS Transistor.
-
In 2 bis 5 ist
nur ein Transistor 230 dargestellt; in Übereinstimmung mit Ausführungsbeispielen
der vorliegenden Erfindung können
alternativ viele Transistoren 230 gleichzeitig hergestellt
werden.
-
Ausführungsbeispiele
der vorliegenden Erfindung können
in CMOS Anordnungen 300 implementiert werden, wie in 6 dargestellt.
Es werden ähnliche
Ziffern genutzt wie für
die verschiedenen Elemente, die anhand des in den 2 bis 5 dargestellten
Ausführungsbeispiels
beschrieben wurden. Um eine Wiederholung zu vermeiden, wird jedes
in 6 dargestellte Bezugszeichen nachstehend nicht
noch einmal im Detail erläutert.
Vielmehr werden vorzugsweise gleiche Materialien, z.B. x02, x04,
x06, x20, usw. für
die verschiedenen dargestellten, für die 2 bis 5 beschriebenen
Materialschichten verwendet, wobei x = 2 für 2 bis 5 und
x = 3 für 6 ist.
Beispielsweise werden die für
die beschriebene dünne
Schicht von leitendem Material 220 bevorzugten und al ternativen
Materialien und Abmessungen, in der Beschreibung der 2 bis 5,
vorzugsweise auch für
die dünne
Schicht von leitendem Material 320a und 320b,
gezeigt in 6, verwendet.
-
6 stellt
eine Schnittansicht einer CMOS Anordnung 300 in Übereinstimmung
mit einem Ausführungsbeispiel
der vorliegenden Erfindung dar. Die CMOS Anordnung weist einen PMOS
Transistor 350a und einen NMOS Transistor 350b,
angeordnet in komplementärer
Anordnung, auf. In einem bevorzugten Ausführungsbeispiel sind die Gate-Dielektrika 304a und 304b aus
einer einzigen Isoliermaterialschicht 304a/304b ausgebildet,
die dünnen
Schichten von leitendem Material 320a und 320b sind
aus einer einzigen Schicht 320a/320b von dünnem leitenden
Material ausgebildet und die Schichten von halbleitendem Material 306a und 306b sind
aus einer einzigen Schicht von halbleitendem Material 306a/306b ausgebildet.
Vorteilhafterweise weisen in diesem Ausführungsbeispiel ein erstes Gate-Dielektrikum 304a des
PMOS Transistors 350a und ein zweites Gate-Dielektrikum
des NMOS Transistors 350b das gleiche Material und die
gleiche Dicke auf, wodurch die Anzahl der Herstellungsverfahren-Schritte
minimiert wird. In ähnlicher
Weise weisen in diesem Ausführungsbeispiel
eine erste dünne
Schicht eines leitenden Materials 320a des PMOS Transistors 350a und eine
zweite dünne
Schicht eines leitenden Materials 320b des NMOS Transistors 350b das
gleiche Material und die gleiche Dicke auf, wodurch die Anzahl der
Herstellungsverfahren-Schritte minimiert wird.
-
Die
Schicht von halbleitendem Material 306a des PMOS Transistors 350a wird
mit einer ersten Dotierstoff-Art implantiert, welche z.B. einen
p-Typ Dotierstoff umfasst, während
der NMOS Transistor 350b maskiert ist. Ebenso kann die
Schicht von halbleitendem Material 306b des NMOS Transistors 350b mit
einer zweiten Dotierstoff-Art implantiert werden, welche z.B. einen
n-Typ Dotierstoff umfasst, während
der PMOS Transistor maskiert ist. Die Dotier-Mengen (dopant levels)
können
z.B. zur Bestimmung der Austrittsarbeit des PMOS Transistors 350a und
des NMOS Transistors 350b ausgewählt werden, weil die dünnen Schichten
des leitenden Materials 320a und 320b die Austrittsarbeit
von z.B. den Transistoren 350a und 350b im wesentlichen nicht
beeinflussen. Vorteilhafterweise können die Austrittsarbeiten
der Transistoren 350a und 350b über den Grad
der Dotierstoffkonzentration eingestellt werden, um eine symmetrische
Schwellenspannung Vtp und Vtn für die CMOS-Anordnung 300 zu
erzielen.
-
Vor
Abscheiden der Materialschichten 304a/304b, 320a/320b und 306a/306b,
kann das Werkstück 302 mit
n-Typ Dotierstoffen und p-Typ Dotierstoffen, z.B. zur Ausbildung
von jeweils einer n-Wanne
bzw. (nicht dargestellten) p-Wanne in dem Werkstück 302 für jeweils
den PMOS Transistor 350a und den NMOS Transistor 350b dotiert
werden. Das Werkstück 302 kann
dann durch einen pre-gate Reinigungsprozess gereinigt werden, um
Verunreinigungen oder natürliche
Oxide von der oberen Oberfläche
des Werkstücks 302 zu
entfernen. Die pre-gate Behandlung kann z.B. eine HF, HCl oder einen
Ozon-basierte Reinigungsbehandlung umfassen, trotzdem kann die pre-gate
Behandlung alternativ andere Chemikalien umfassen.
-
Flache
Grabenisolationsbereiche (STI, Shallow Trench Isolation) 340 können zwischen
den späteren aktiven
Gebieten im PMOS und NMOS Gebiet des Werkstücks 302 ausgebildet
werden. Wenn das Werkstück 302 ein
SOI-Substrat 302 umfasst, kann der flache Grabenisolationsbereich 340 durch
Strukturieren einer (nicht dargestellten) oberen Schicht von halbleitendem
Material des Werkstücks 302 und
Füllen
der strukturierten zweiten Schicht von halbleitendem Material mit
einem Isoliermaterial wie z.B. Siliziumdioxid, obwohl beispielsweise
andere Materialien verwendet werden können, ausgebildet werden.
-
In
anderen Ausführungsbeispielen
kann zuerst der PMOS Transistor 350a und dann der NMOS
Transistor 350b ausgebildet werden, oder umgekehrt. Ein
Teilbereich des Werkstücks 302 kann
mit einer Maske bedeckt werden, während die Isolier-, leitenden
und Materialschichten über
dem Werkstück
ausgebil det werden, und diese Materialien können in unerwünschten
Bereichen oberhalb der Maske mittels eines lift-off Verfahrens z.B.
beim Entfernen der Maske entfernt werden. In diesem Ausführungsbeispiel
können
das erste Gate-Dielektrikum 304a des PMOS Transistors 350a und
das zweite Gate-Dielektrikum 304b des NMOS Transistors 350b verschiedene
Materialien und/oder verschiedene Dicken (nicht dargestellt) umfassen.
Ebenso können
die erste dünne
Schicht von leitendem Material 320a des PMOS Transistors 350a und
die zweite dünne
Schicht von leitendem Material 320b des NMOS Transistors 350b verschiedene
Materialien und/oder verschiedene Dicken (nicht dargestellt) umfassen.
-
Nach
dem Ausbilden des Transistors 230, dargestellt in 5,
und der Transistoren 350a und 350b, dargestellt
in 6, wird die Herstellung der Halbleiteranordnungen 200 und 300 fortgesetzt,
beispielsweise durch Ausbilden von Isolier- und leitenden Schichten über z.B.
den Transistoren 230, 350a und 350b (nicht dargestellt).
Beispielsweise können
eine oder mehrere Isoliermaterialien (nicht dargestellt) über den
Transistoren 230, 350a und 350b abgeschieden
werden und Kontakte im Isoliermaterial zur elektrischen Kontaktierung
der oberen Oberfläche
des Halbleitermaterials 206, 306a und 306b der
Gate-Elektroden und der Source- und/oder Drain-Gebiete S und D ausgebildet
werden. Zusätzliche
Metallisierungs- und Isolierschichten können über der oberen Oberfläche des
Isoliermaterials und den Kontakten ausgebildet und strukturiert
werden. Eine (nicht dargestellte) Passivierungsschicht kann über den
Isolierschichten der Transistoren 230, 350a und 350b abgeschieden
werden. (Ebenfalls nicht dargestellte) Bond-Pads können über den
Kontakten ausgebildet werden und eine Vielzahl von Halbleiteranordnungen 200 und 300 kann
dann vereinzelt oder in individuelle Chips (die) getrennt werden.
Die Bond-Pads können
mit Zuleitungen von z.B. einem (nicht dargestellten) integrierten Schaltungs-Gehäuse (integrated
circuit package) oder einem anderen Chip verbunden werden, um die
Transistoren 230, 350a und 350b der Halbleiteranordnungen 200 und 300 elektrisch
anzuschließen.
-
Die
neue, hier dargestellte, dünne
Schicht von leitendem Material 220, 320a und 320b dient
als Ladungsträgerquelle,
wenn die Transistoren 230, 350a und 350b in
Betrieb sind, wobei ein Poly-Verarmungseffekt vermieden wird. Die
neuen Transistoren 230, 350a und 350b weisen
Gates G, 306a/320a und 306b/320b, auf,
welche die dünne
Schicht von leitendem Material 220, 320a und 320b aufweisen
und ebenso eine dickere Schicht von halbleitendem Material 206, 306a und 306b aufweisen,
welche mit einer für
die bestimmte Transistorart geeigneten Dotierstoff-Art dotiert ist,
z.B. weist ein PMOS Transistor eine Schicht von halbleitendem Material 206 und 306a auf,
die vorzugsweise mit einem p-Typ Material dotiert ist und ein NMOS
Transistor weist eine Schicht von halbleitendem Material 206 und 306b auf,
die vorzugsweise mit einem n-Typ Material dotiert ist.
-
Vorteilhafterweise
kann das Gate-Dielektrikum 204, 304a und 304b herkömmliche
Gate-Dielektrikum-Materialien umfassen, wie z.B. SiO2,
SiON oder Si3N4,
so dass der Herstellungsprozess leicht in bestehende Herstellungsverfahrens-Abläufe integriert
werden kann. Die dünne
Schicht von leitendem Material 220, 320a und 320b ist
ebenso leicht in einen bestehenden Herstellungsprozess-Ablauf zu
integrieren: z.B. wenn die dünne
Schicht von leitendem Material 220, 320a und 320b TiN
umfasst, kann die dünne
TiN-Schicht z.B. durch gleichzeitiges Einführen eines Ti-Prekursor und
eines stickstoffhaltigen Gases wie z.B. NH3 in
eine Abscheidekammer, ausgebildet werden.
-
Ein
weiterer Vorteil von Ausführungsbeispielen
der vorliegenden Erfindung ist das Verhindern von Bor-Diffusion.
Wenn beispielsweise der Transistor 230, 350a einen
PMOS Transistor umfasst und die Schicht von halbleitendem Material 206 und 306a mit
Bor implantiert wird, verhindert die dünne Schicht von leitendem Material 220 und 320a die
Diffusion von Bor z.B. in das Gate-Dielektrikum 204 und 304a.
Wenn die dünne Schicht
von leitendem Material 220 und 320a beispielsweise ein
Nitrid-Material umfasst, bildet das Nitrid eine hervorragende Diffusionsbarriere
für z.B.
Bor.
-
7 ist
eine Graphik, die die Wirkung einer dünnen, TiN umfassenden Schicht
von leitendem Material (z.B. 220, 320a oder 320b)
auf die effektive Austrittsarbeit eines Transistors für drei Arten
von Gate-Dielektrikum-Materialien für eine zunehmende Anzahl von
ALD-Abscheidezyklen zeigt. Wenn z.B. die Anzahl von ALD-Abscheidezyklen
erhöht
wird, nimmt die Dicke der dünnen
Schicht von leitendem Material 220 zu. Messungen der effektiven
Austrittsarbeit in eV sind als 462 für ein Gate-Dielektrikum 204,
welches SiO2 und eine dünne Schicht von leitendem,
TiN umfassendem Material 220 umfasst, gezeigt, als 464 für ein Gate-Dielektrikum 204,
welches HfSiOx und eine dünne Schicht
von leitendem, TiN umfassendem Material 220 umfasst, und als 466 für ein Gate-Dielektrikum 204,
welches HfO2 und eine dünne Schicht von leitendem,
TiN umfassendem Material 220 umfasst. Je dünner die
dünne Schicht
von leitendem Material 220 ist (beispielsweise werden zur Ausbildung
der dünnen
Schicht von leitendem Material 220 weniger ALD Zyklen verwendet),
umso eher wird die Austrittsarbeit des Elektrodenstapels (z.B. einschließlich der
dünnen
Schicht von leitendem Material 220 und der Schicht von
halbleitendem Material 206) durch die Dotierstoffmenge
in der Schicht von halbleitendem Material 206 kontrolliert.
Beispielsweise wird auf der rechten Seite der Graphik, z.B. bei
400 Zyklen, die Austrittsarbeit des Elektrodenstapels über die
dünne Schicht
von leitendem Material 220 gesteuert. In Übereinstimmung
mit Ausführungsbeispielen
der vorliegenden Erfindung wird deshalb vorzugsweise die dünne Schicht von
leitendem Material 220 mittels ungefähr 50 Zyklen ALD ausgebildet,
wie unter 460 dargestellt. Gemäß einem anderen Ausführungsbeispiel
der vorliegenden Erfindung wird die dünne Schicht von leitendem Material 220 vorzugsweise
durch ungefähr
50 Zyklen ALD oder weniger ausgebildet, wie unter 468 gezeigt.
Gemäß einem
weiteren Ausführungsbeispiel
wird die dünne
Schicht von leitendem Material 220 z.B. vorzugsweise durch
ungefähr
100 Zyklen ALD oder weniger ausgebildet.
-
Tabelle
1 zeigt Messwerte der Austrittsarbeit einer Schicht von halbleitendem
Material 206, welche n dotiertes, auf einem SiO2 umfassenden
Gate-Dielektrikum 204 ausgebildetes Polysilizium umfasst,
für verschiedene
Größenordnungen
der dünnen
Schicht von leitendem Material 220.
-
-
Tabelle
2 zeigt Messwerte der Austrittsarbeit einer Schicht von halbleitendem
Material 206, welche p dotiertes, auf einem SiO2 umfassenden
Gate-Dielektrikum 204 ausgebildetes Polysilizium umfasst,
für verschiedene
Größenordnungen
der dünnen
Schicht von leitendem Material 220.
-
-
Der
Vergleich von Tabelle 1 und 2 macht deutlich, dass der Unterschied
der Austrittsarbeiten umso größer ist,
je dünner
die Schicht von leitendem Material 220 ist und niedrigere
Austrittsarbeiten erreicht werden, wodurch veranschaulicht wird,
dass Ausführungsbeispiele
der vorliegenden Erfindung für
CMOS Anwendungen nützlich
sind. Beispielsweise wird mit Bezug auf 6, wenn
das Gate-Dielektrikum 304a und 304b SiO2 umfasst,
die dünne
Schicht von leitendem Material 320a und 320b ungefähr 0,5 nm
(5 Angström)
MoN umfasst und die Schicht von halbleitendem Material 306a und 306b Polysilizium,
welches mit n-Typ oder p-Typ-Dotierstoffen für den NMOS Transistor 350b bzw.
den PMOS Transistor 350a dotiert ist, ein Unterschied der
Austrittsarbeiten zwischen NMOS und PMOS Transistoren 350b und 350a von
ungefähr
400mV (z.B. 4,71 eV in Tabelle 2 minus 4,3 eV in Tabelle 1) erzielt,
was ein ausreichender Unterschied der Austrittsarbeiten für viele
Anwendungen von z.B. low power standby CMOS-Anordnungen (LSTP, Low
Standby Power) ist. Dieses Ausführungsbeispiel
kann insbesondere dann vorteilhaft sein, wenn das Werkstück 202 z.B.
ein SOI-Substrat umfasst.
-
Tabelle
3 zeigt Messwerte der Austrittsarbeit einer Schicht von halbleitendem
Material 206, welche n dotiertes, auf einem HfO2 umfassenden Gate-Dielektrikum 204 ausgebildetes
Polysilizium umfasst, für
verschiedene Größenordnungen
der dünnen
Schicht von leitendem Material 220.
-
-
Tabelle
4 zeigt Messwerte der Austrittsarbeit einer Schicht von halbleitendem
Material 206, welche p dotiertes, auf einem HfO2 umfassenden Gate-Dielektrikum 204 ausgebildetes
Polysilizium umfasst, für
verschiedene Größenordnungen
der dünnen
Schicht von leitendem Material 220.
-
-
Der
Vergleich von Tabelle 3 und Tabelle 4 macht deutlich, dass der Unterschied
zwischen den Austrittsarbeiten für
WN umso größer ist,
je dünner
die dünne
Schicht von leitendem Material 220 ist, wodurch veranschaulicht
wird, dass Ausführungsbeispiele
der vorliegenden Erfindung für
CMOS Anwendungen nützlich sind.
WN ist ein wirkungsvolles Material, um als dünne Schicht von leitendem Material 220 verwendet
zu werden, sogar wenn ein high-k Dielektrikum-Material gemäß Ausführungsbeispielen
der vorliegenden Erfindung als Gate-Dielektrikum 204 verwendet
wird.
-
In Übereinstimmung
mit einigen Ausführungsbeispielen
der vorliegenden Erfindung kann es vorteilhaft sein, für den PMOS
Transistor 350a (z.B. wie in 6 gezeigt)
ein anderes high-k Dielektrikum-Material als für den NMOS Transistor 350b einer
CMOS Anordnung 300 zu verwenden, wie in den US Patentanmeldungen mit
der Anmeldenummer 11/187,197, angemeldet am 21. Juli 2005, mit dem
Titel „CMOS
Transistors With Dual High-k Gate Dielectric and Methods of Manufacture
Thereof"; und mit
der Anmeldenummer 10/870,616, angemeldet am 17. Juni 2004, mit dem
Titel „CMOS
Transistor With Dual High-k Gate Dielectric and Method of Manufacture
Thereof" beschrieben,
welche hiermit unter Bezug eingearbeitet sind.
-
Mit
Bezug auf Tabelle 3 und 4 wird, wenn die Gate-Dielektrika 304a und 304b beide
HfO2 umfassen, die dünne Schicht von leitendem Material 320a und 320b beide
ungefähr
0,5 nm (5 Angström)
MoN umfassen und die Schicht von halbleitendem Material 306a und 306b beide
Polysilizium umfassen, welches mit n-Typ Dotierstoffen für den NMOS
Transistor 350b und mit p-Typ Dotierstoffen für den PMOS Transistor 350a dotiert ist,
der Unterschied der Austrittsarbeiten zwischen NMOS Transistor 350b und
PMOS Transistor 350a weniger als 50 mV (z.B. 4,32 eV in
Tabelle 4 minus 4,29 eV in Tabelle 3) betragen, was kein ausreichender
Unterschied der Austrittsarbeiten für einige CMOS-Anordnungen ist.
Um daher die Austrittsarbeiten des PMOS Transistors 350a und
des NMOS Transistors 350b hinreichend zu trennen, werden
vorzugsweise zwei verschiedene high-k dielektrische Materialien
für das
Gate-Dielektrikum 304b und 304a des NMOS bzw.
PMOS Transistors 350b und 350a verwendet.
-
Beispielsweise
umfasst in einem bevorzugten Ausführungsbeispiel das Gate-Dielektrikum 304a des PMOS
Transistors 350a vorzugsweise eine erste HfSiO-Schicht
und eine zweite, über
der ersten HfSiO-Schicht angeordnete Al2O3-Schicht und das Gate-Dielektrikum 304b des
NMOS Transistors 350b umfasst vorzugsweise eine einzelne
HfSiO-Schicht. Die dünne
Schicht von leitendem Material 320a und 320b kann
ungefähr
5 nm (50 Angström)
oder weniger eines Metalls wie z.B. TiN umfassen und die Schicht
von halbleitendem Material 306a und 306b kann
dotiertes Polysilizium umfassen. Durch Verwendung dieser Gatestapel-Struktur-Materialien
kann z.B. eine größere Trennung
der Austrittsarbeiten des NMOS Transistors 350b und des
PMOS Transistors 350a erreicht werden, welche beispielsweise
in vielen CMOS Anwendungen benötigt
wird.
-
Vorteilhafterweise
weisen Ausführungsbeispiele
der Erfindung eine Lösung
des in vielen Transistoren-Bauarten vorliegenden Poly-Verarmungsproblems
auf. Tinv kann reduziert werden, wodurch
sich eine verbesserte Leistungsfähigkeit
der Anordnung ergibt, während
gleichzeitig die Bor-Penetration reduziert wird. Herkömmliche
SiO2 oder SiON Gate-Dielektrikum-Materialien können verwendet
werden, wodurch Zuverlässigkeitsprobleme
vermieden werden, die z. B. bei der Verwendung einiger high-k Dielektrikum-Materialien
von Belang sind. In CMOS Anwendungen kann eine einzige dünne Schicht
von leitendem Material 320a/320b ausgebildet werden,
wobei Integrationsprobleme mit einer Doppel-Metall-Anordnung (dual
metal scheme) vermieden werden.
-
Ausführungsbeispiele
der vorliegenden Erfindung können
in vielen Arten von Anwendungen angewandt werden und sind insbesondere
bei Transistor-Anwendungen nützlich,
bei denen ein geringer Leistungsverbrauch und eine hohe Geschwindigkeit
von Belang sind. Ausführungsbeispiele
der vorliegenden Erfindung sind insbesondere bei Transistor-Bauarten
mit z.B. verkleinertem Maßstab
oder verkleinerter Größe nützlich.
-
Ausführungsbeispiele
der vorliegenden Erfindung können
auch in Multi-Gate Transistoren oder Multi-Gate Feldeffektransistoren
(MugFETs, Multi-gate Field Effect Transistor) sinnvoll verwendet
werden, wie in 8 und 9 gezeigt.
Wieder werden ähnliche
Ziffern für
die verschiedenen Bauelemente genutzt, welche für die in 2 bis 5 und 6 dargestellten
Ausführungsbeispiele
beschrieben wurden, wobei zur Vermeidung von Wiederholungen jede
in 8 und 9 dargestellte Bezugsnummer
nachstehend nicht noch einmal im Detail beschrieben wird. Vielmehr
werden vorzugsweise gleiche Materialien, z.B. x02, x04, x06, x20, usw.
für die
verschiedenen in 2 bis 5 und 6 beschriebenen
Materialschichten verwendet, wobei x = 2 für 2 bis 5,
x = 3 für 6,
x = 5 für 8 und
x = 6 für 9 ist.
-
MugFETs
sind eine aufkommende Transistor Technologie. Ein Double-Gate Transistor
hat zwei parallele Gates, die sich gegenüber liegen und denselben Kanalbereich
steuern. Ein FinFET ist eine vertikale Double-Gate Anordnung, wobei
der Kanal eine vertikale Rippe (fin) umfasst, die ein Halbleitermaterial
umfasst, welches z.B. auf einem SOI-Substrat ausgebildet sein kann.
Die zwei Gates des FinFET sind an gegenüberliegenden Seitenwänden der
vertikalen Rippe ausgebildet. Ein tri-Gate Transistor hat drei Gates, welche
denselben Kanalbereich steuern, beispielsweise umfasst der Kanal
die vertikale Rippe, zwei Gates sind an den Seiten der vertikalen
Rippe ausgebildet und ein drittes Gate ist an der Oberseite der
Rippe ausgebildet. Eine FinFET-Struktur ähnelt einem tri-Gate Transistor,
wobei das dritte Gate z.B. durch ein Isoliermaterial oder eine auf der
Oberseite der Rippe angeordnete Hartmaske blockiert ist.
-
Zwei
oder mehr MugFETs können
nebeneinander ausgebildet werden um einen NMOS Transistor 550b und 650b und
einen PMOS Transistor 550a und 650a einer CMOS
MugFET Anordnung auszubilden, wie in 8 und 9 dargestellt. 8 zeigt
ein Ausführungsbeispiel
der vorliegenden Erfindung ausgeführt in einer FinFET Anordnung,
wobei zwei Gate-Elektroden 520a/506a und 520b/506b an
den Seitenwänden
jeder Rippenstruktur 505 angeordnet sind. 9 zeigt
ein Ausführungsbeispiel
der vorliegenden Erfindung ausgeführt in einem tri-Gate FET,
wobei zwei Gate-Elektroden 620a/606a und 620b/606b an
den Seitenwänden
jeder Rippenstruktur 605 angeordnet sind und eine dritte
Gate-Elektrode 620a/606a und 620b/606b auf
der Oberseite jeder Rippenstruktur 605 angeordnet ist.
Die neue dünne
Schicht von leitendem Material 520a, 520b, 620a und 620b ist,
wie dargestellt, zwischen dem Gate-Dielektrikum 504a, 504b, 604a und 604b und der
Schicht von halbleitendem Material 506a, 506b, 606a und 606b ausgebildet.
-
Zur
Ausbildung der neuen FinFET Transistoren 550a und 550b und
tri-Gate Transistoren 650a und 650b, dargestellt
in 8 und 9, wird ein Werkstück 502 und 602,
welches ein SOI- Substrat
umfasst, bereitgestellt. Mit Bezug auf 8 weist
das SOI-Substrat 502 eine erste Schicht von halbleitendem
Material 501 auf, welche z.B. ein Substrat, eine vergrabene
Isolierschicht 503 oder eine vergrabene Oxidschicht, welche über der
ersten Schicht von halbleitendem Material 501 angeordnet
ist und eine zweite, über
der vergrabenen Isolierschicht 503 angeordnete Schicht
von halbleitendem Material 505 umfasst. Die zweite Schicht
von halbleitendem Material 505 kann z.B. Silizium (Si)
mit einer Dicke von z.B. ungefähr
100 nm umfassen, obwohl die zweite Schicht von halbleitendem Material 505 alternativ
andere Materialien oder Abmessungen umfassen kann.
-
Eine
Hartmaske 509/511/513 ist über dem
Werkstück 502 ausgebildet.
Die Hartmaske 509/511/513 umfasst eine
erste, ungefähr
5 nm oder weniger SiO2 umfassende und über dem
Werkstück 502 ausgebildete Oxidschicht 509.
Eine ungefähr
20 nm SixNy umfassende
Nitridschicht 511 ist über
der ersten Oxidschicht 509 ausgebildet. Eine zweite, ungefähr 20 nm
oder weniger SiO2 umfassende Oxidschicht 513 ist über der
Nitridschicht 511 ausgebildet. Alternativ kann die Hartmaske 509/511/513 beispielsweise
andere Materialien oder Abmessungen umfassen.
-
Die
Hartmaske 509/511/513 wird mittels Lithographie
strukturiert, z.B. durch Abscheiden einer (nicht dargestellten)
Photoresist-Schicht über
der Hartmaske 509/511/513, Aussetzen
der Photoresist-Schicht einer Energie unter Verwendung einer Lithographiemaske,
Entwickeln der Photoresist-Schicht und Verwenden der Photoresist-Schicht
als Maske zum Srukturieren der Hartmaske 509/511/513.
Die Hartmaske 509/511/513 und wahlweise
auch die Photoresist-Schicht werden als Maske zum Strukturieren
der zweiten Schicht von halbleitendem Material 505 des
Werkstücks 502 verwendet,
um, wie in 8 dargestellt, Rippen-Strukturen 505 in der
Schicht von halbleitendem Material 505 auszubilden. Die
vergrabene Isolierschicht 503 kann beispielsweise eine Ätz-Stopp-Schicht
für den Ätzprozess
der zweiten Schicht von halbleitendem Material 505 umfassen. Ein
oberer Bereich der vergrabenen Isolierschicht 503 kann,
wie dargestellt, während
des Ätzprozesses
der zweiten Schicht von halbleitendem Material 505 entfernt
werden. Beispielsweise kann die vergrabene Isolierschicht 503 eine
Dicke von ungefähr
150 nm aufweisen und kann bis auf ungefähr 15 nm oder weniger geätzt werden.
-
Die
zweite Schicht von halbleitendem Material 505 des SOI Substrats
oder Werkstücks 502 bildet
vertikale Rippen aus Halbleitermaterial 505 aus, welche
sich in vertikaler Richtung weg von der horizontalen Richtung des
Werkstücks 502 erstrecken.
Die Rippen-Strukturen 505 werden als Kanäle der PMOS
und NMOS Transistoren 550a und 550b arbeiten.
Die Rippen-Struktur 505 kann z.B. ebenso auf einem Bulksubstrat 502 ausgebildet
werden. Die Rippen-Strukturen 505 haben eine Dicke, die
z.B. ungefähr
50 nm oder weniger umfassen kann, obwohl die Rippen 505 alternativ
andere Abmessungen umfassen können.
Beispielsweise kann die Dicke der Rippen-Strukturen 505 in
einigen Anwendungen ungefähr
5 bis 60 nm oder weniger umfassen. Als weiteres Beispiel kann die
Dicke der Rippen-Strukturen 505 größer sein,
z.B. eine Dicke von ungefähr
100 bis 1000 nm aufweisen. Die Dicke der Rippen-Strukturen 505 kann
beispielsweise als Funktion der Kanal-Dotierung und anderer Abmessungen
der Rippen-Strukturen 505 variieren, obwohl andere Parameter
ebenso einen Effekt auf die Bestimmung der Dicken-Abmessungen der
Rippen-Strukturen 505 haben können.
-
Beispielsweise
weisen die Rippen-Strukturen 505 eine Höhe auf, die im wesentlichen
der Dicke der zweiten Schicht von halbleitendem Material 505 entspricht.
Für den
PMOS Transistor 530a und den NMOS Transistor 530b sind
nur zwei Rippen-Strukturen 505 dargestellt;
dennoch können
für jeden
PMOS Transistor 530a und NMOS Transistor 530b jeweils
viele Rippen-Strukturen 505, z.B. ungefähr 1 bis 200 Rippen-Strukturen
existieren, beziehungsweise kann alternativ eine andere Anzahl von
Rippen-Strukturen 505 verwendet werden.
-
Nach
dem Ausbilden der Rippen-Strukturen 505 werden dann das
Gate-Dielektrikum 504a und 504b, die dünne Schicht
von lei tendem Material 520a und 520b und die Schicht
von halbleitendem Material 506a und 506b nacheinander über der
Rippen-Struktur 505 abgeschieden,
wie in 8 dargestellt, und der Herstellungsprozess wird
z.B. wie vorangehend beschrieben fortgesetzt. Eine erste, die dünne Schicht
von leitendem Material 520a und die Schicht von halbleitendem
Material 506a umfassende Gate-Elektrode wird an einer linken
Seitenwand jeder Rippen-Struktur 505 ausgebildet und eine
zweite, die dünne
Schicht von leitendem Material 520a und die Schicht von
halbleitendem Material 506a umfassende Gate-Elektrode wird
an einer rechten Seitenwand jeder Rippen-Struktur 505 ausgebildet.
-
Zur
Ausbildung von Tri-Gate FETs 650a und 650b wird
in 9 die Hartmaske (z.B. die in 8 dargestellte
Hartmaske 509/511/513) entfernt, bevor
das Gate-Dielektrikum 604a und 604b abgeschieden
wird. Z.B. wird eine erste, die dünne Schicht von leitendem Material 620a und
die Schicht von halbleitendem Material 606a umfassende
Gate-Elektrode an einer linken Seitenwand jeder Rippen-Struktur 605 ausgebildet
und eine zweite, die dünne
Schicht von leitendem Material 620a und die Schicht von
halbleitendem Material 606a umfassende Gate-Elektrode wird
an einer rechten Seitenwand jeder Rippen-Struktur 605 ausgebildet. Eine
dritte, die dünne
Schicht von leitendem Material 620a und die Schicht von
halbleitendem Material 606a umfassende Gate-Elektrode wird
auf der oberen Oberfläche
jeder Rippen-Struktur 605 ausgebildet.
-
Obwohl
Ausführungsbeispiele
der vorliegenden Erfindung und ihre Vorteile im Detail beschrieben
wurden, sollte verstanden werden, dass zahlreiche Änderungen,
Ersetzungen und Umbauten vorgenommen werden können ohne vom Kern und Umfang
der durch die beigefügten
Ansprüche
definierten Erfindung abzuweichen. Beispielsweise wird vom Fachmann
leicht nachvollzogen, dass viele hier beschriebene Eigenschaften, Funktionen,
Verfahren und Materialien innerhalb des Umfangs der vorliegenden
Erfindung verändert
werden können.
Darüber
hinaus ist es nicht beabsichtigt, dass der Umfang der vorliegenden
Erfindung auf die speziellen, in der Beschreibung dargestellten
Ausführungsbeispiele
des Verfahrens, der Vorrichtung, der Herstellung, der Materialzusammensetzung,
der Mittel, der Verfahren und Arbeitsschritte begrenzt werden soll.
Der Fachmann wird aus der Offenbarung der vorliegenden Erfindung
leicht ermessen, dass derzeit existierende oder noch zu entwickelnde
Verfahren, Vorrichtungen, Erzeugnisse, Materialzusammensetzungen,
Mittel, Verfahren oder Arbeitsschritte, welche im wesentlichen die
gleiche Funktion erfüllen
oder im wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden,
hier dargestellten Ausführungsbeispiele,
entsprechend der vorliegenden Erfindung verwendet werden können. Entsprechend
ist es beabsichtigt, dass die beigefügten Ansprüche in ihrem Umfang solche
Verfahren, Vorrichtungen, Erzeugnis, Materialzusammensetzungen,
Mittel, Verfahren und Arbeitsschritte umfassen.