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Gebiet der vorliegenden Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung modernste integrierte
Schaltungen mit komplexen Transistorelementen, die Gatestrukturen mit
hoher Kapazität
mit einer metallenthaltenden Elektrode und einem Gatedielektrikum
mit großem ε mit erhöhter Permittivität.
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Beschreibung des Stands der
Technik
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Die
Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische
integrierte Schaltungen) und dergleichen erfordert die Herstellung
einer großen
Anzahl an Schaltungselementen, die auf einer vorgegebenen Chipfläche gemäß einem
spezifizierten Schaltungsaufbau herzustellen sind, wobei Feldeffekttransistoren
eine wichtige Art an Schaltungselementen repräsentieren, die im Wesentlichen das
Leistungsverhalten der integrierten Schaltungen bestimmen. Im Allgemeinen
werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt,
wobei für
viele Arten komplexer Schaltungen mit Feldeffekttransistoren die
MOS-Technologie aktuelle eine der vielversprechendsten Vorgehensweisen
auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Bei der
Herstellung komplexer integrierter Schaltungen unter Anwendung von
beispielsweise der MOS-Technologie werden Millionen Transistoren,
beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren,
auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht
aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder
ein p-Kanaltransistor betrachtetet wird, sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet
werden, mit einem leicht dotierten oder nicht dotierten Gebiet gebildet
ist, etwa ein Kanalgebiet, das benachbart zu den stark dotierten
Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit
des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals,
durch eine Gataeelektrode gesteuert, die benachbart zu dem Kanalgebiet
angeordnet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von
der Dotierstoffkonzentration, der Beweg lichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit beeinflusst in Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unter der isolierenden Schicht beim
Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die
Leitfähigkeit
des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren.
Da die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit
der Gateelektrode abhängt,
und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften
festlegen, ist die Verringerung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands und die Verringerung des Gatewiderstands – ein wichtiges
Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Gegenwärtig wird
der Hauptteil an integrierten Schaltungen auf der Grundlage von
Silizium auf Grund der nahezu unbegrenzten Verfügbarkeit, den gut verstandenen
Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse
und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen
wurde, hergestellt. Daher bleibt Silizium mit hoher Wahrscheinlichkeit
in der näheren
Zukunft das Material der Wahl für
Schaltungsgenerationen, die für Massenprodukte
gestaltet sind. Ein Grund für
die Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen
sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die
eine zuverlässige
elektrische Isolierung unterschiedlicher Gebiete voneinander ermöglicht.
Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen
stabil und ermöglicht
somit das Ausführen
nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für das Ausheizen
zum Aktivieren von Dotierstoffen und zum Ausheilen von Kristallschäden erforderlich sind,
ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
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Aus
den zuvor dargelegten Gründen
wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht
in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die
häufig
aus Polysilizium oder metallenthaltenden Materialien aufgebaut ist,
von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des
Bauteilverhaltens von Feldeffekttransistoren wird auch die Länge des
Kanalgebiets zunehmend verringert, um die Schaltgeschwindigkeit
und den Durchlassstrom zu verbessern. Fa das Transistorverhalten durch
die Spannung gesteuert ist, die der Gateelektrode zugeführt wird,
um die Oberfläche
des Kanalgebiets eine ausreichend hohe Ladungsträgerdichte zu invertieren, um
somit den gewünschten
Durch lassstrom bei einer vorgegebenen Versorgungsspannung bereitzustellen,
ist ein gewisser Grad an kapazitiver Kopplung aufrecht zu erhalten,
die durch den Kondensator erzeugt wird, der durch die Gateelektrode,
das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet
ist. Es zeigt sich, dass die Verringerung der Kanallänge eine
höhere
kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten
während
des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann
zu einem erhöhten
Leckstrom und zu einer ausgeprägten
Abhängigkeit
der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit
einer relativ geringen Versorgungsspannung und damit mit einer geringen
Schwellwertspannung weisen einen exponentiellen Anstieg des Leckstromes auf
Grund der erforderlichen höheren
kapazitiven Kopplung der Gateelektrode an das Kanalgebiet auf, wobei
dies Kopplung durch Verringern der Dicke der Siliziumdioxidschicht
erreicht wird. Beispielsweise erfordert eine Kanallänge von
ungefähr
0,08 μm
ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm.
Obwohl im allgemeinen die Verwendung von Hochgeschwindigkeitstransistorelementen
mit einem äußerst kurzen
Kanal auf Hochgeschwindigkeitssignalwege beschränkt wird, wohingegen Transistorelemente
mit einem längeren
Kanal für
weniger kritische Signalwege eingesetzt werden, erreicht der relativ
hohe Leckstrom, der durch das Tunneln von Ladungsträgern, der
durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht
hervorgerufen wird, Werte bei einer Oxiddicke im Bereich von 1 bis 2
nm, die nicht mehr länger
mit den Erfordernissen für
viele Arten von integrierten Schaltungen verträglich sind.
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Daher
wurde das Ersetzen des Siliziumdioxids oder zumindest ein Teils
davon als Material für Gateisolationsschichten
in Betracht gezogen. Möglich
alternative Dielektrika sind solche Materialien, die eine deutlich
höhere
Permittivität
aufweisen, so dass ein physikalische größere Dicke einer entsprechend
gebildeten Gateisolationsschicht dennoch für eine kapazitive Kopplung
sorgt, die durch eine äußerst dünne Siliziumdioxidsicht
erreicht würde.
Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit
hoher Permittivität
zu ersetzen, etwa durch Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, durch Strontiumtitan
(SrTiO3) mit einem ε von ungefähr 150, durch Hafniumoxid (HfO2), HfSiO, Zirkonoxid (ZrO2)
und dergleichen.
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Beim Übergang
zu komplexen Gatearchitekturen auf der Grundlage von Dielektrika
mit großem ε kann das
Transistorleistungsverhalten zusätzlich
erhöht
werden, indem ein ge eignetes leitendes Material für die Gateelektrode
vorgesehen wird, um das für gewöhnlich verwendete
Polysiliziummaterial zu ersetzen, da Polysilizium eine Ladungsträgerverarmung
in der Nähe
der Grenzfläche
in der Nähe
zu dem Gatedielektrikum aufweist, wodurch die wirksame Kapazität zwischen
dem Kanalgebiet und der Gateelektrode verringert wird. Daher wurde
ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material
mit großem ε für die erhöhte Kapazität selbst bei
einer weniger kritischen Dicke im Vergleich zu einer Siliziumdioxidschicht
sorgt, während
zusätzlich die
Leckströme
auf einem akzeptablen Niveau gehalten werden. Andererseits werden
metallenthaltende nicht-Polysiliziummaterialien,
etwa Titannitrid und dergleichen, so hergestellt, dass diese direkt
mit dem dielektrischen Material mit großem ε in Kontakt sind, wodurch das
Vorhandensein einer Verarmungszone im Wesentlichen vermieden wird.
Daher wird die Schwellwertspannung der Transistoren wesentlich durch
die Austrittsarbeit des Gatematerials beeinflusst, das mit dem Gatedielektrikumsmaterial
in Kontakt ist, und eine geeignete Einstellung der wirksamen Austrittsarbeit
im Hinblick auf die Leitfähigkeitsart
des betrachteten Transistors muss daher sichergestellt werden.
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Beispielsweise
werden geeignete metallenthaltende Gateelektrodenmaterialien, etwa
Titannitrid und dergleichen häufig
in Verbindung mit geeigneten Metallsorten, etwa Lanthanum, Aluminium
und dergleichen eingesetzt, um die Austrittsarbeit für jede Art von
Transistor in geeigneter Weise einzustellen, d. h. für n-Kanaltransistoren
und p-Kanaltransistoren, wobei dazu zusätzlich ein Bandlückenabstand
für den p-Kanaltransistor
erforderlich sein kann. Aus diesem Grunde wurde auch vorgeschlagen,
die Schwellwertspannung von Transistorbauelementen in geeigneter Weise
einzustellen, indem ein speziell gestaltetes Halbleitermaterial
an der Grenzfläche
zwischen dem dielektrischen Material mit großem ε und dem Kanalgebiet des Transistors
vorgesehen wird, um damit in geeigneter Weise die Bandlücke des
speziell gestalteten Halbleitermaterials an die Austrittsarbeit
des metallenthaltenden Gateelektrodenmaterials „anzupassen”, um somit
die geringe Schwellwertspannung des betrachteten Transistors zu
erreichen. Typischerweise wird ein entsprechendes speziell gestaltetes Halbleitermaterial,
etwa Silizium/Germanium und dergleichen, mittels eines epitaktischen
Aufwachsverfahrens in einer frühen
Fertigungsphase bereitgestellt, was somit einen zusätzlichen
komplexen Prozessschritt bedeutet, wodurch jedoch komplexe Prozesse
in einer fortgeschrittenen Fertigungsphase zum Einstellen der Austrittsarbeit
und somit der Schwellwertspannungen in einem sehr fortgeschrittenen
Prozessstadium vermeidet.
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Es
zeigt sich jedoch, dass die Fertigungssequenz zur Herstellung der
schwellwerteinstellenden Halbleiterleiterlegierung wesentlich die
Schwellwertvariabilität
und andere Transistoreigenschaften beeinflusst, wie dies nachfolgend
detaillierter mit Bezug zu den 1a bis 1e erläutert ist.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit
einem Substrat 101, über
welchem eine siliziumbasierte Halbleitermaterialschicht 102 mit
einer geeigneten Dicke gebildet ist, um darin und darüber Transistorelemente
herzustellen. Eine Isolationsstruktur 102 ist in der Halbleiterschicht 102 ausgebildet,
wodurch aktive Gebiete 102a, 102b lateral begrenzt
und damit gebildet werden. In diesem Zusammenhang ist ein aktives
Gebiet als ein Halbleitermaterial zu verstehen, in welchem ein geeignetes
Dotierstoffprofil zu erzeugen ist, um pn-Übergänge für einen oder mehrere Transistorelemente
zu bilden. In dem gezeigten Beispiel entspricht das aktive Gebiet 103a einem p-Kanaltransistor,
während
das aktive Gebiet 103b einen n-Kanaltransistor repräsentiert.
D. h., die aktiven Gebiete 102a, 102b besitzen
in der gezeigten Fertigungsphase eine geeignete Basisdotierstoffkonzentration,
um die Leitfähigkeit
eines p-Kanaltransistors bzw. eines n-Kanaltransistors festzulegen.
Des weiteren ist eine Maskenschicht 105 in den aktiven Gebieten 102a, 102b in
Form eines Siliziumdioxidmaterials hergestellt, das auf dem aktiven
Gebieten 102a, 102b aufgewachsen wird. Ferner
ist eine Ätzmaske 104 bereitgestellt,
so dass das aktive Gebiet 102b abgedeckt ist, während das
aktive Gebiet 102a, d. h. die darauf gebildete Maskenschicht 103 der
Einwirkung einer Ätzumgebung 105 ausgesetzt
ist.
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Das
in 1a gezeigte Halbleiterbauelement 100 kann
auf der Grundlage der folgenden konventionellen Prozessstrategien
hergestellt werden. Zunächst
wird die Isolationsstruktur 102c auf der Grundlage etablierter
Lithographie-, Ätz-,
Abscheide-, Einebnungs- und Ausheiztechniken hergestellt, in denen
beispielsweise ein Graben in der Halbleiterschicht 102 auf
der Grundlage eines Lithographieprozesses erzeugt wird, der nachfolgend
mit einem geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid
und dergleichen, gefüllt
wird. Nach dem Entfernen von überschüssigem Material
und Einebnen der Oberflächentopographie
geht die weitere Bearbeitung typischerweise weiter, indem mehrere
Implantationssequenzen unter Anwendung eines geeigneten Maskierungsschemas
durchgeführt
werden, um die erforderlichen Dotierstoffsorten zum Erzeugen der
grundlegenden Dotierstoffkonzentration in aktiven Gebieten 102a, 102b entsprechend
der Art der Transistoren, die darin und darüber zu bilden sind, einzuführen. Nach
dem Aktivieren der Dotierstoffsorte und dem Rekristallisieren der
durch Implantation hervorgerufenen Schäden wird die weitere Bearbeitung
fortgesetzt, indem die Maskenschicht 104 auf der Grundlage
eines Oxidationsprozesses hergestellt wird, woran sich das Abscheiden
eines Maskenmaterials, etwa eines Lackmaterials, anschließt, das
nachfolgend in die Maske 104 durch gut etablierte Lithographietechniken
strukturiert wird. Als nächstes
wird der Ätzprozess 105 ausgeführt, beispielsweise
unter Anwendung eines nasschemischen Ätzrezepts auf der Grundlage
von etwa Flusssäure
(HF), die Siliziumdioxidmaterial selektiv zu Siliziummaterial abträgt. Während des Ätzprozesses 105 kann
daher auch ein Materialverlust in den Isolationsstrukturen 102c in
einem mehr oder minder ausgeprägten
Grade abhängig
von den Prozessparametern des Ätzprozesses 105 auftreten.
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1b zeigt
schematisch das Halbleiterbauelement 100 nach der zuvor
beschriebenen Prozesssequenz und nach dem Entfernen der Ätzmaske 104 (siehe 1a).
Wie zuvor beschrieben ist, kann eine ausgeprägtere Oberflächentopographie
während
des vorhergehenden Ätzprozesses
hervorgerufen werden, da typischerweise ein Teil der Seitenwände 102s des
aktiven Gebiets 102a freigelegt wird, wobei dies von der
erforderlichen Nachätzzeit
zum zuverlässigen
Abtragen der Maskenschicht 103 (siehe 1a)
von dem aktiven Gebiet 102a abhängt.
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1c zeigt
schematisch das Halbleiterbauelement, wenn es der Einwirkung einer
weiteren Prozessumgebung 106 ausgesetzt wird, die typischerweise
in einem Abscheidereaktor zum Ausführen eines selektiven epitaktischen
Aufwachsprozesses eingerichtet wird. Beispielsweise werden erhöhte Temperaturen
angewendet und es werden geeignete reaktive Gaskomponenten eingesetzt,
um Kontaminationsstoffe und Oxidreste von den freiliegenden Oberflächenbereichen
des aktiven Gebiets 102a etwa in Form eines natürlichen
Oxids und dergleichen zu entfernen. Währenddes Prozesses 106 kann somit
auch zusätzliches
Material der Isolationsstrukturen 102c abgetragen werden,
wie dies durch 102r gekennzeichnet ist, und es kann auch
die Dicke der Maskenschicht 103, die weiterhin das aktive
Gebiet 102b abdeckt, verringert werden. Folglich kann der Prozess 106 zu
einem weiteren Freilegen der Seitenwandoberfläche 102s beitragen.
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1d zeigt
schematisch das Halbleiterbauelement 100 während eines
selektiven epitaktischen Aufwachsprozesses 108, in welchem
Prozessparameter gemäß gut etablierter
Rezepte so gewählt sind,
was eine wesentliche Materialabscheidung auf das freiliegende akti ve
Gebiet 102a beschränkt
wird, während
eine Materialabscheidung auf dielektrischen Oberflächenbereichen,
etwa der Isolationsstruktur 102c und der Maskenschicht 103,
stark unterdrückt
ist. Während
des selektiven epitaktischen Aufwachsprozesses 108 wird
daher eine Silizium/Germanium-Legierung 109 selektiv auf
dem aktiven Gebiet 102a gebildet, wobei auf Grund der freiliegenden
Seitenwandoberflächenbereiche 102s auch eine
ausgeprägte
Materialabscheidung über
der Isolationsstruktur 102c erfolgen kann. Im Allgemeinen übt die Materialzusammensetzung
der Legierung 109 und auch deren Dicke einen wesentlichen
Einfluss auf die schließlich
erreichte Schwellwertspannung des p-Kanaltransistors aus, der in
und über dem
aktiven Gebiet 102a zu bilden ist. Beispielsweise liegt
in anspruchsvollen Anwendungen eine Solldicke der Silizium/Germanium-Legierung 109 in
einem Bereich von 10 bis 50 nm, wobei eine Dickenschwankung mehrere
Prozent zu einer ausgeprägten
Variabilität
der schließlich
erreichten Transistoreigenschaften führen kann. Auf Grund der freiliegenden Seitenwandoberflächenbereiche 102s kann
somit ein unterschiedliches Abscheideverhalten während des Prozesses 108 am
Rand des aktiven Gebiets 102a im Vergleich zu einem zentralen
Gebiet auftreten, wodurch zu einer ausgeprägten Dickenungleichmäßigkeit
beigetragen wird.
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1e zeigt
schematisch das Halbleiterbauelement 100, wenn es der Einwirkung
einer Ätzumgebung 110 ausgesetzt
ist, in der die Maske 103 (siehe 1d) selektiv
in Bezug auf die aktiven Gebiete 102a, 102b abgetragen
wird. Zu diesem Zweck kann Flusssäure eingesetzt werden oder
auch eine andere geeignete selektive Ätzchemie, um nicht in unerwünschter
Weise Material der aktiven Gebiete 102a, 102b abzutragen.
Während
des Ätzprozesses 110 kann
andererseits die resultierende Oberflächentopographie weiter erhöht werden,
da zusätzliches
Material der Isolationsstrukturen 102c abgetragen wird, wodurch
zu weiteren Unregelmäßigkeiten
an einem Randbereich 102p um das aktive Gebiet 102a herum beigetragen
wird. Beim Abtragen der Maskenschicht 103 kann des weiteren
die endgültige
Differenz im Höhenniveau
zwischen dem aktiven Gebiet 102a, das die Silizium/Germanium-Legierung 109 aufweist, und
dem aktiven Gebiete 102b weiter vergrößert werden, was ebenfalls
zu einem höheren
Grade an Komplexität
während
der weiteren Bearbeitung beiträgt. D.
h., nach dem Ätzprozess 110 werden
geeignete Gatedielektrikumsmaterialien, die typischerweise ein dielektrisches
Material mit großem ε enthalten,
auf der Grundlage einer Oxidation in Verbindung mit Abscheidetechniken
hergestellt, woran sich das Abscheiden eines komplexen Gateelektrodenstapels anschließt, der
typischerweise eine metallenthaltende Deckschicht für das dielektrische
Material mit großem ε und ein
oder mehrere weitere Materialien aufweist. Somit können die
unterschiedlichen Höhenniveaus
zu einem gewissen Grad an Ungleichmäßigkeit des resultierenden
Gatestapels führen.
Während der
komplexen Strukturierungssequenz zur Herstellung der Gateelektrodenstrukturen
gemäß einer
gewünschten
kritischen Gatelängenabmessung
kann somit die Differenz in den Höhenniveaus zwischen den aktiven
Gebieten 102a, 102b zu einer unterschiedlichen
Gatelänge
führen.
Des weiteren kann die zuvor abgeschiedene Silizium/Germanium-Legierung 109 eine
intrinsische Dickenvariabilität
auf Grund des Materialwachstums an den. freiliegenden Seitenwandoberflächenbereichen 102s aufweisen, was
zu einer entsprechenden Variation entlang der Transistorbreitenrichtung,
d. h. entlang der Richtung senkrecht zur Zeichenebene der 1e,
führen kann.
Auf Grund der starken Abhängigkeit
der resultierenden Schwellwertspannung von den Materialeigenschaften
der Silizium/Germanium-Legierung 109 kann
auch eine ausgeprägte
Variabilität
der Schwellwertspannung entlang der Transistorbreitenrichtung beobachtet
werden, woraus sich ein hoher Grad an Transistorvariabilität und somit
an geringerer Zuverlässigkeit
und weniger vorhersagbarer Transistorarbeitsweise ergibt.
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Obwohl
die Schwellwertspannung von p-Kanaltransistoren mit komplexen Metallgatestapeln
mit großem ε effizient
eingestellt werden kann, indem die Silizium/GermaniumLegierung 109 bereitgestellt wird,
kann trotzdem eine signifikante Variabilität der Schwellwertspannungen
entlang einem einzelnen Transistor und auch über eine Vielzahl dicht liegender
Transistoren hinweg beobachtet werden. Folglich führt ggf.
in anspruchsvollen Anwendungen, in denen skalierte Transistorelemente
mit einer Gatelänge
von 50 nm und weniger erforderlich sind, die konventionelle Strategie
zum Einstellen der Schwellwertspannung von p-Kanaltransistoren,
die komplexe Gateelektrodenstrukturen mit großem ε enthalten, zu einem ausgeprägten Ausbeuteverlust
auf Grund der Schwellwertinstabilitäten und der Ungleichmäßigkeit kritischer
Abmessungen, etwa der Gatelänge
von p-Kanaltransistoren
und n-Kanaltransistoren.
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Angesichts
der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung
Fertigungstechniken und Halbleiterbauelemente, in denen die Schwellwerteinstellung
auf der Grundlage einer Halbleiterlegierung erreicht wird, wobei
eines oder mehrere der oben erkannten Probleme vermieden oder zumindest
in der Auswirkung reduziert wird.
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Überblick über die
vorliegende Offenbarung
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Im
Allgemeinen betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente,
in denen ein schwellwerteinstellendes Halbleitermaterial, etwa eine
Silizium/Germanium-Legierung,
mit besserer Gleichmäßigkeit
hergestellt wird, indem der epitaktische Aufwachsprozess vor dem
Herstellen der Isolationsstrukturen ausgeführt wird, das Vorhandensein
von freiliegenden Seitenwandbereichen der aktiven Gebiete vermieden
wird, was somit zu einer deutlich besseren Gleichmäßigkeit
im Hinblick auf die Dicke und die Materialzusammensetzung der Halbleiterlegierung
führt.
In einigen hierin offenbarten Aspekten wird die schwellwerteinstellende
Halbleiterlegierung auf der Grundlage eines nicht maskierten Halbleitermaterials
abgeschieden, wodurch weiter zu einer besseren Abscheidegleichmäßigkeit
beigetragen wird, wobei vor oder nach der Herstellung der Isolationsstrukturen
die Halbleiterlegierung selektiv von aktiven Gebieten von Transistorelementen
entfernt wird, in denen eine Schwellwerteinstellung durch die Halbleiterlegierung,
etwa in n-Kanaltransistoren,
nicht erforderlich ist. Auf der Grundlage der Halbleiterlegierung
mit der besseren Gleichmäßigkeit und
somit komplexe Gateelektrodenstrukturen auf der Grundlage eines
geeigneten Metalls für
die Austrittsarbeit gebildet werden, das in Verbindung mit der schwellwerteinstellenden
Halbleiterlegierung eine gewünschte
Schwellwertspannung mit besserer Gleichmäßigkeit ergibt. In anderen
anschaulichen hierin offenbarten Aspekten wird eine Höhendifferenz vom
Gateelektrodenstrukturen, die über
aktiven Gebieten mit der Halbleiterlegierung und aktiven Gebieten
ohne die Halbleiterlegierung gebildet sind, verringert, indem eine
Vertiefung selektiv in einem der aktiven Gebiete hergestellt wird
und nachfolgend die schwellwerteinstellende Halbleitelegierung in
der Vertiefung gebildet wird. Folglich kann der Gatestrukturierungsprozess
und insbesondere können
aufwendige Lithographieprozesse zur Bereitstellung der jeweiligen
Gatemasken auf der Grundlage einer besseren Topographie ausgeführt werden,
wodurch die Variabilität
kritischer Transistorabmessungen verringert wird, etwa die Gatelänge unterschiedlicher
Arten von Transistoren. In einigen anschaulichen hierin offenbarten
Ausführungsformen
wird eine Maske zur Herstellung der Vertiefung ebenfalls als eine
Aufwachsmaske verwendet, um das schwellwerteinstellende Halbleitermaterial
selektiv in der Vertiefung vor dem Herstellen der Isolationsstrukturen
zu bilden. Folglich kann eine bessere Gesamtprozessgleichmäßigkeit
erreicht werden, die auch für
bessere Flexibilität
beim Disponieren des Materialflusses in komplexen Halbleiterfertigungsstätten sorgt,
da beispielsweise Prozessabweichungen oder Verletzung der Wartezeiterfordernisse
während
der Fertigungssequenz zur Herstellung des schwellwerteinstellenden Halbleitermaterials
zumindest zu einem gewissen Grade kompen siert werden, indem entsprechende Substrate
wieder gut bearbeitet werden, da die hierin offenbarten Prinzipien
diverse Mechanismen zum erneuten Einstellen spezieller Eigenschaften,
etwa der Dicke des schwellwerteinstellenden Halbleitermaterials
und dergleichen, bereitstellen.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das Bilden einer
Schicht einer schwellwerteinstellenden Halbleiterlegierung auf einer
Halbleiterschicht des Halbleiterbauelements. Das Verfahren umfasst
ferner das Bilden einer Isolationsstruktur in der schwellwerteinstellenden
Halbleiterlegierung und der Halbleiterschicht, wobei die Isolationsstruktur
ein erstes aktives Gebiet von einem zweiten aktiven Gebiet lateral
trennt. Das Verfahren umfasst ferner das Entfernen der Schicht aus
schwellwerteinstellender Halbleiterlegierung selektiv von dem zweiten
aktiven Gebiet. Ferner umfasst das Verfahren das Bilden einer ersten
Gateelektrodenstruktur eines ersten Transistors auf der Schicht
aus Halbleiterlegierung des ersten aktiven Gebiets und Bilden einer zweiten
Gateelektrodenstruktur eines zweiten Transistors auf dem zweiten
aktiven Gebiet, wobei die erste und die zweite Gateelektrodenstruktur
eine Gateisolationsschicht mit Dielektrikum mit großem ε und ein
metallenthaltendes Gateelektrodenmaterial aufweisen.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden einer Vertiefung in einem ersten Bereich einer Halbleiterschicht
eines Halbleiterbauelements, während
ein zweiter Bereich der Halbleiterschicht maskiert ist. Das Verfahren
umfasst ferner das Bilden eines schwellwerteinstellenden Halbleitermaterials
zumindest in der Vertiefung und das Bilden einer Isolationsstruktur
nach dem Bilden des schwellwerteinstellenden Halbleitermaterials,
wobei die Isolationsstruktur ein erstes aktives Gebiet in den ersten
Bereich und ein zweites aktives Gebiet in dem zweiten Bereich lateral
begrenzt. Des weiteren umfasst das Verfahren das Bilden einer ersten
Gateelektrodenstruktur eines ersten Transistors auf der schwellwerteinstellenden
Halbleitermaterial in dem ersten aktiven Gebiet und das Bilden einer zweiten
Gateelektrodenstruktur eines zweiten Transistors auf dem zweiten
aktiven Gebiet.
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Ein
anschauliches hierin offenbartes Halbleiterbauelement umfasst ein
erstes aktives Gebiet, das in einer Halbleiterschicht ausgebildet
ist und eine schwellwerteinstellende Halbleiterlegierung aufweist, die
auf der Halbleiterschicht gebildet ist, wobei das erste aktive Gebiet
sich bis zu einem Höhenniveau erstreckt.
Das Halbleiterbauelement umfasst ferner ein zweites aktives Gebiet,
das in der Halbleiterschicht gebildet ist und sich zu einem zweiten
Höhenniveau
erstreckt, wobei eine Differenz zwischen dem ersten und dem zweiten
Höhenniveau
kleiner ist als ein Wert der Dicke der schwellwerteinstellenden Halbleiterlegierung.
Das Halbleiterbauelement umfasst ferner eine erste Gateelektrodenstruktur,
die auf der schwellwerteinstellenden Halbleiterlegierung gebildet
ist, und weist ein dielektrisches Material mit großem ε und ein
erstes metallenthaltendes Elektrodenmaterial auf, das über dem
dielektrischen Material mit großem ε gebildet
ist. Das Halbleiterbauelement umfasst ferner eine zweite Gateelektrodenstruktur,
die auf der Halbleiterschicht des zweiten aktiven Gebiets gebildet
ist und das dielektrische Material mit großem ε aufweist und ferner ein zweites
metallenthaltendes Elektrodenmaterial aufweist, das über dem
dielektrischen Material mit großem ε gebildet
ist.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1e schematisch
Querschnittsansichten eines komplexen Halbleiterbauelements während diverser
Fertigungsphasen zeigen, wenn eine schwellwerteinstellende Silizium/Germanium-Legierung
selektiv in dem aktiven Gebiet eines p-Kanaltransistors gemäß konventioneller
Strategien hergestellt wird, wodurch eine ausgeprägte Variabilität auf Grund
der ausgeprägten
Oberflächentopographie
auftritt;
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2a bis 2h schematisch
Querschnittsansichten eines Halbleiterbauelements während einer
Fertigungssequenz zur Herstellung einer schwellwerteinstellenden
Halbleiterlegierung vor dem Herstellen von Isolationsstrukturen
und beim selektiven Entfernen der Halbleiterlegierung in einer späteren Fertigungsphase
gemäß anschaulicher Ausführungsformen
zeigen;
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2i schematisch
eine Querschnittsansicht eines Halbleiterbauelements in einer weiter
fortgeschrittenen Fertigungsphase zeigt, wobei Gateelektrodenstrukturen
unterschiedlicher Transistorarten vorgesehen sind, und wobei die
Schwellwertspannung eines Transistors auf der Grundlage der Halbleiterlegierung,
die mit besserer Gleichmäßigkeit
bereitgestellt wird, gemäß anschaulicher
Ausführungsformen
eingestellt wird;
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2j bis 2m schematisch
Querschnittsansichten eines Halbleiterbauelements gemäß weiterer
anschaulicher Ausführungsformen
zeigen, in denen eine Vertiefung selektiv in einem Bereich gebildet
wird, der einem aktiven Gebiet entspricht, was eine schwellwerteinstellende
Halbleiterlegierung erhält;
und
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2n bis 2q schematisch
Querschnittsansichten eines Halbleiterbauelements gemäß noch weiterer
anschaulicher Ausführungsformen
zeigen, in denen eine Vertiefung selektiv auf der Grundlage einer
Maske gebildet wird, die auch für
das selektive Abscheiden der schwellwerteinstellenden Halbleiterlegierung
vor dem Herstellen von Isolationsstrukturen verwendet wird.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende
detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen,
den hierin offenbarten Gegenstand auf die speziellen anschaulichen
offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen betrifft die vorliegende Erfindung Fertigungstechniken
und Halbleiterbauelemente, in denen das schwellwerteinstellende
Halbleitermaterial mit besserer Prozessgleichmäßigkeit bereitgestellt wird,
indem allgemein das Halbleitermaterial vor der Herstellung entsprechender
Isolationsstrukturen aufgebracht wird. Zu diesem Zweck wird in einigen
anschaulichen Ausführungsformen
die Halbleiterlegierung auf der Grundlage eines nicht maskierten
selektiven epitaktischen Aufwachsprozesses aufgebracht, wodurch
eine bessere Prozessgleichmäßigkeit
etwa im Hinblick auf die Schichtdicke, die Materialzusammensetzung
und dergleichen, erreicht wird. Danach werden die Isolationsstrukturen
hergestellt, um somit die jeweiligen aktiven Gebiete zu definieren,
wobei die Halbleiterlegierung selektiv von einem der aktiven Gebiete
auf der Grundlage gut steuerbarer Ätztechniken abgetragen wird,
während
die gute Gleichmäßigkeit
der schwellwerteinstellenden Halbleiterlegierung in der anderen
Art der aktiven Gebiete beibehalten wird. Auf diese Weise können durch
Abscheidung hervorgerufene Unregelmäßigkeiten, wie sie beispielsweise
zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind,
vermieden oder zumindest deutlich verringert werden, was daher zu
besseren Transistoreigenschaften führt.
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In
anderen anschaulichen Ausführungsformen
kann zusätzlich
zu der besseren Gleichmäßigkeit
bei der Bereitstellung der schwellwerteinstellenden Halbleiterlegierung
auch eine Differenz im Höhenniveau
der aktiven Gebiete verringert werden, indem eine Vertiefung in
dem aktiven Gebiet erzeugt wird, das die schwellwerteinstellende
Halbleiterlegierung erhält.
Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen
die Vertiefung auf der Grundlage einer geeigneten Ätzmaske
hergestellt, die entfernt wird, um nachfolgend die schwellwerteinstellende
Halbleiterlegierung in einem nicht maskierten Aufwachsprozess zu
bilden. Vor oder nach der Herstellung der Isolationsstruktur wird
die Halbleiterlegierung dann selektiv von einem der aktiven Gebiete
durch sehr selektive Ätzrezepte
abgetragen, und die weitere Bearbeitung wird auf der Grundlage von
Gebieten mit einem ähnlichen
Höhenniveau auf
Grund der zuvor bereitgestellten Vertiefung fortgesetzt. In noch
anderen anschaulichen Ausführungsformen
wird die Vertiefung auf der Grundlage einer Maske gebildet, die
zusätzlich
als eine Wachstumsmaske während
des nachfolgenden selektiven epitaktischen Aufwachsprozesses verwendet
wird. Somit kann auch ein besseres Füllverhalten erreicht werden,
da Isolationsstrukturen mit einer ausgeprägten Oberflächentopographie während des
selektiven epitaktischen Aufwachsprozesses nicht vorhanden sind.
Daraufhin wird die Maske abgetragen und die weitere Bearbeitung
wird fortgesetzt, indem die Isolationsstruktur hergestellt wird,
wobei ein Höhenniveau der
unterschiedlichen aktiven Gebiete auf Grund der zuvor hergestellten
Vertiefung sehr ähnlich
ist.
-
Somit
kann die weitere Bearbeitung, d. h. das Strukturieren eines komplexen
Gatestapels, auf der Grundlage eines geringeren Unterschiedes im Höhenniveau
erreicht werden, wobei auch Unterschiede von kritischen Abmessungen,
etwa von Gatelänge,
auf Grund des besseren Verhaltens des kritischen Lithographieprozesses
reduziert werden können.
-
Mit
Bezug zu den 2a bis 2q werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, wobei auch bei Bedarf die 1a bis 1e verwiesen
wird.
-
2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200,
das ein Substrat 201 aufweist, über welchem eine Halbleiterschicht 202,
etwa eine siliziumbasierte Schicht, gebildet ist, die eine entsprechende
Anpassung der Bandlückenergie
für eine
Art von Transistor erfordert, wie dies zuvor erläutert ist. In der gezeigten
Ausführungsform
ist eine vergrabene isolierende Schicht 201a zwischen der
Halbleiterschicht 202 und dem Substrat 201 vorgesehen,
wodurch eine SOI-(Silizium-auf-Isolator-)Konfiguration geschaffen
wird. Bei Bedarf kann in einigen Bauteilgebieten die vergrabene
isolierende Schicht 201a weggelassen werden, wodurch eine „Vollsubstratkonfiguration” erzeugt
wird, wobei die Halbleiterschicht 202 einen oberen Teil
eines im Wesentlichen kristallinen Materials 201 repräsentiert.
In der gezeigten Fertigungsphase wird das Halbleiterbauelement 200 der
Einwirkung einer Abscheideumgebung 208 ausgesetzt, um eine
schwellwerteinstellende Halbleiterlegierung 209 auf der
Halbleiterschicht 202 zu bilden. Die Halbleiterlegierung 209 kann
in Form einer beliebigen geeigneten Materialzusammensetzung bereitgestellt
werden, die für
einen erforderlichen Bandlückenversatz
im Hinblick auf einen Metallgatestapel mit großem ε sorgt, der noch so zu bilden
ist, dass die gewünschte
Schwellwertspannung eines entsprechenden Transistors erreicht wird. Beispielsweise
ist die Halbleiterlegierung 209 aus Silizium/Germanium
mit einer spezifizierten Germaniumkonzentration aufgebaut, beispielsweise
mit ungefähr 255 Atomprozent
oder weniger, wobei dies von den Bauteilerfordernissen abhängt. Die
Schicht 209 besitzt eine spezielle Dicke, da die Materialzusammensetzung
und die Dicke einen wesentlichen Einfluss auf die schließlich erreichte
Schwellwertspannung ausüben,
wie dies auch zuvor erläutert
ist. Beispielsweise beträgt
eine durchschnittliche Dicke der Schicht 209 ungefähr 5 bis
15 nm, wobei eine Dickenschwankung von ungefähr weniger als 5% über das
gesamte Substrat 201 hinweg vorliegt, während in lokaler Weise, d.
h. auf lokalem Maßstab
entsprechend einem aktiven Gebiet des Bauelements 200, das
noch in einer späteren
Fertigungsphase zu bilden ist, eine Dickenvariabilität ungefähr 2% oder
weniger beträgt.
-
Das
in 2a gezeigte Halbleiterbauelement 200 kann
auf der Grundlage gut etablierter Prozesstechniken hergestellt werden,
um die Halbleiterschicht 202 über dem Substrat 201 vorzusehen. Nach
entsprechenden Prozessen zum Verbessern der Oberflächenqualität der Schicht 202,
beispielsweise durch Ausführen
von Reinigungsprozessen zum Entfernen eines natürlichen Oxids, von Kontaminationsstoffen
und dergleichen, was auf Grundlage gut etablierter Prozesstechniken
erfolgen kann, wird die Abscheideumgebung 208 auf Basis geeigneter Parameter
und Vorstufenmaterialien eingerichtet, in denen reduzierbare Gase
mit der gewünschten
Halbleitersorte mit einem reduzierenden Gas in Reaktion gebracht
werden, um das Abscheiden der gewünschten Materialzusammensetzung
zu initiieren. Es sollte beachtet werden, dass in einigen anschaulichen
Ausführungsformen
der epitaktische Aufwachsprozess 208 als nicht-maskierter
Prozess durchgeführt
wird, in welchem das gesamte Substrat 201 die Schicht 209 erhält. In diesem
Falle werden die Prozessparameter so gewählt, dass ein „nicht-selektives” Abscheideverhalten
erreicht wird, da dielektrische Oberflächenbereiche in diesem Falle
nicht vorhanden sind. In anderen anschaulichen Ausführungsformen
wird der Abscheideprozess 208 auf der Grundlage eines „selektiven” Abscheiderezepts
ausgeführt, beispielsweise
wenn gewisse Bauteilbereiche in globaler Weise maskiert sind, um
das Abscheiden des Materials 209 zu vermeiden, wenn dies
als geeignet erachtet wird. In jedem Falle kann die Gleichmäßigkeit
der Materialschicht 209 im Hinblick auf die Materialzusammensetzung
und die Schichtdicke auf Grund des Vermeidens von strukturabhängigen Effekten
insbesondere durch das Vermeiden einer ausgeprägten Oberflächentopographie verbessert
werden, wie dies auch mit Bezug zu dem Halbleiterbauelement 100 beschrieben
ist.
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2b zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase, im der eine Maskenschicht 220 auf
der Halbleiterlegierung 209 gebildet ist, wobei die Maskenschicht 220 eine
beliebige geeignete Struktur aufweist, wie dies zur Herstellung
von Isolationsstrukturen in der Halbleiterschicht 202 und
der Halbleiterlegierung 209 in einer nachfolgenden Fertigungsphase erforderlich
ist. Beispielsweise umfasst die Maskenschicht 220 eine
erste Teilschicht 221, die beispielsweise aus Siliziumdioxid
aufgebaut ist, woran sich eine zweite Schicht anschließt, etwa
eine Siliziumnitridschicht 222. Die Maskenschicht 220 kann
auf der Grundlage einer beliebigen geeigneten Fertigungstechnik
hergestellt werden, etwa Oxidation und/oder Abscheidung für die Schicht 221 und
durch geeignete Abscheidetechniken, etwa CVD (chemische Dampfabscheidung)
und dergleichen für
die Schicht 222. Daraufhin wird ein Lithographieprozess
ausgeführt, um
eine Lackmaske vorzusehen, die die laterale Position und die Größe von Isolationsgräben definiert, die
in der Maskenschicht 220 und in den Schichten 209 und 202 zu
bilden sind. Ein entsprechender Lithographieprozess kann auf der
Grundlage etablierter Rezepte ausgeführt werden, wozu aufwendige
Lithographietechniken anisotroper Ätzprozesse gehören. Beispielsweise
wird die Maskenschicht 220 zuerst strukturiert und wird
dann als ein Hartmaskenmaterial zum Ätzen der Halbleitermaterialien 209 und 202 verwendet.
Es sollte je doch beachtet werden, dass ein beliebiges anderes geeignetes
Strukturierungsschema zur Herstellung entsprechender Isolationsgräben eingesetzt
werden kann.
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2c zeigt
schematisch das Halbleiterbauelement 200 nach der zuvor
beschriebenen Prozesssequenz. D. h., es erstreckt sich ein Isolationsgraben 202p durch
die Maskenschicht 220 und durch die Halbleitermaterialien 209 und 202 und
definiert somit die laterale Lage und die Größe eines ersten aktiven Gebiets 202a und
eines zweiten aktiven Gebiets 202b. In der gezeigten Fertigungsform
soll das erste aktive Gebiet 202a eine Gateelektrodenstruktur
erhalten, die im Hinblick auf die Schwellwertspannung auf Grundlage
der Halbleiterlegierung 209 angepasst wird, während das
aktive Gebiet 202b einen Bereich für einen oder mehrere Transistorelemente
repräsentiert,
die die schwellwerteinstellende Halbleiterlegierung 209 nicht
erfordern. Wie gezeigt, ersteckt sich der Isolationsgraben 202t bis
zu einer spezifizierte Tiefe innerhalb der Halbleiterschicht 202,
wenn eine Vollsubstratkonfiguration betrachtet wird, und der Graben
erstreckt sich bis zu der vergrabenen isolierenden Schicht 201a im
Falle einer SOI-Architektur.
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2d zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase,
in der eine Isolationsstruktur 202c auf der Grundlage der
Isolationsgräben 202t (siehe 2c)
bereitgestellt ist, was bewerkstelligt werden kann, indem ein geeignetes
dielektrisches Füllmaterial,
beispielsweise durch Oxidation und Abscheidung, hergestellt wird
und nachfolgend überschüssiges Material
durch eine geeignete Einebnungstechnik, etwa CMP (chemisch-mechanisches
Polieren) und dergleichen entfernt wird. Während des Abtragungsprozesses
kann die Maskenschicht 220, etwa die zweite Teilschicht 221,
als ein Stoppmaterial verwendet werden, um in zuverlässiger Weise
den Abtragungsprozess zu steuern. Beispielsweise sind die Isolationsstrukturen 202c im Wesentlichen
aus Siliziumdioxid aufgebaut, das effizient selektiv zu Siliziumnitridmaterial
auf der Grundlage gut etablierter selektiver CMP-Techniken abgetragen
werden kann.
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2e zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase, in der die zweite Teilschicht 222 selektiv in
Bezug auf die Schicht 221 auf der Grundlage eines geeigneten Ätzprozesses 223 abgetragen
wird. Beispielsweise wird der Ätzprozess 223 auf
der Basis eines selektiven nasschemischen Ätzrezepts zum Entfernen von
Siliziumnitridmaterial selektiv zu Siliziumdioxid ausgeführt. Zu
diesem Zweck sind eine Vielzahl von Ätzchemien verfügbar. Daraufhin
wird in einigen anschaulichen Ausfüh rungsformen die weitere Bearbeitung
fortgesetzt, indem selektiv die Schicht 221 von dem aktiven
Gebiet 202b entfernt wird, wie dies nachfolgend detaillierter
beschrieben ist. In anderen anschaulichen Ausführungsformen wird eine weitere
Modifizierung der Schicht 221 angewendet, um eine bessere
Prozesstoleranz für
die weitere Bearbeitung des Halbleiterbauelements 200 zu
erreichen.
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2f zeigt
schematisch das Halbleiterbauelement 200 während eines
Oberflächenmodifizierungsprozesses 224,
in welchem eine oder mehrere Eigenschaften der Schicht 221 modifiziert
werden, um damit eine bessere „Unempfindlichkeit” in Bezug auf
Variabilitäten
im gesamten Prozessablauf zu erreichen. Beispielsweise wird in komplexen
Halbleiterfertigungsstätten
eine große
Anzahl an Produkten, selbst bei unterschiedlichen Arten, gemäß einem spezifizierten
Zeitablauf bearbeitet, in welchem geeignete Prozessrezepte in diversen
Prozessanlagen anzuwenden sind. Eine effiziente Disponierung bietet daher
eine hohe Anlagenauslastung, was sich wiederum in geringeren Durchlaufzeiten
und einem erhöhten
Ertrag niederschlägt,
wobei jedoch gewisse Anforderungen eingehalten werden müssen. Beispielsweise
sind gewisse nachfolgende Prozesse nicht sehr tolerant im Hinblick
auf eine Schwankung in der Wartezeit, da eine entsprechende Modifizierung
von Materialien auftreten kann, die dann zu einem anderen Prozessergebnis
führt.
Beispielsweise können
sich natürliche
Oxide bilden, es können
Kontaminationsstoffe während
der Einwirkung der Reinraumatmosphäre erzeugt werden und dergleichen. Somit
sorgt der Modifizierungsprozess 224 für einen gewissen Grad an Flexibilität im Disponierablauf
des gesamten Prozessablaufs, beispielsweise durch erneutes Oxidieren
der Schicht 221, wodurch somit eine Neueinstellung von
beispielsweise der Dicke der Halbleiterlegierung 209 in
einer gut steuerbaren Weise möglich
ist. Ferner sorgt der Prozess 224 auch für zusätzliche
Prozesstoleranzen im Hinblick auf Abweichungen, die in vielen Prozessen
und während des
Abscheidens des Materials 209 beobachtet werden, beispielsweise
durch geeignetes Anpassen von Dickenschwankungen, die sich auf Grund
von Prozessfluktuationen in einer früheren Fertigungsphase ergeben
haben. In ähnlicher
Weise können
Prozessschwankungen nachfolgender Fertigungsschritte, die auf der
Grundlage von Substraten in einem fortgeschrittenen Fertigungsstadium
bestimmt werden, ebenfalls berücksichtigt
werden, indem die Prozessparameter des Prozesses 224 in
geeigneter Weise angepasst werden.
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2g zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Fertigungsstadium, in welchem eine Ätzmaske 225 so vorgesehen
ist, dass diese das akti ve Gebiet 202 abdeckt und das aktive
Gebiet 202b für
die Einwirkung einer Ätzumgebung 226 freilässt. Während des Ätzprozesses 226 wird
der freiliegende Bereich der Maskenschicht 221 selektiv
zum Material 209 und selektiv zu der Maske 225 entfernt,
falls dies gewünscht ist,
und das Material 209 wird selektiv zur Maske 221, die über dem
aktiven Gebiet 202a gebildet ist, abgetragen. In anderen
Fällen
wird die Prozesssequenz 226 auf der Grundlage der Maske 225 so
ausgeführt, dass
auch das Material 209 auf der Grundlage der Maske 225 abgetragen
wird. Für
den Ätzprozess 226 sind
geeignete plasmaunterstützte
oder nasschemische Ätzrezepte
verfügbar
und können
somit angewendet werden. Es sollte beachtet werden, dass ein gewisser
Grad an Materialverlust auch in freiliegenden Bereichen der Isolationsstruktur 202c auftreten kann,
wie dies durch 202r angegeben ist, was jedoch nicht wesentlich
die weitere Bearbeitung des Bauelements 200 beeinflusst.
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2h zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase, d. h. nach dem Entfernen der
Maske 225 und des Maskenmaterials 221 (siehe 2g) von
dem ersten aktiven Gebiet 202a. Somit ist die schwellwerteinstellende
Halbleiterlegierung 209 mit der besseren Gleichmäßigkeit
in Bezug auf Materialzusammensetzung und Schichtdicke selektiv in
dem ersten aktiven Gebiet 202a gebildet, während das
aktive Gebiet 202b vollständig aus dem Material der Halbleiterschicht 202 aufgebaut
ist. Folglich kann die weitere Bearbeitung, d. h. das Strukturieren
einer komplexen Gateelektrodenstruktur über den aktiven Gebieten 202a, 202b,
auf der Grundlage einer gleichförmigen
Schicht 209 fortgesetzt werden, wobei auch die Oberflächentopographie
in Bezug auf die Isolationsstrukturen 202c im Vergleich
zu der konventionellen Fertigungsstrategie verbessert ist.
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2i zeigt
schematisch das Halbleiterbauelement 200 in einer weiteren
fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein erster Transistor 250a in
und über
dem aktiven Gebiet 202a gebildet, das zumindest teilweise
die Halbleiterlegierung 209 aufweist, während ein zweiter Transistor 250b in
und über
dem aktiven Gebiet 202b gebildet ist. Die Transistoren 250a, 250b weisen
Gateelektrodenstrukturen 251a, 251b auf, die komplexe
Materialien zur Verbesserung des gesamten Verhaltens der Transistoren 250a, 250b enthalten.
Wie gezeigt, umfassen die Gateelektrodenstrukturen 251a, 251b eine
Gateisolationsschicht 258 mit großem ε, die ein beliebiges geeignetes
dielektrisches Material mit großem ε, beispielsweise
in Form der zuvor genannten Material, aufweist. In der gezeigten
Ausführungsform
enthält die
Gateisolationsschicht mit großem ε 258 ein
erstes dielektrisches Material 252, beispielsweise in Form eines
dielektrischen Materials mit einer geringen Permittivität, woran
sich ein dielektrisches Material mit großem ε 253 mit einer Dielektrizitätskonstante
von 10,0 oder höher
anschließt.
Wie gezeigt, kann die Gateisolationsschicht 258 des Transistors 250a auf der
schwellwerteinstellenden Halbleiterlegierung 209 hergestellt
werden, die eine bessere Gleichmäßigkeit besitzt,
beispielsweise in Bezug auf eine Dickenschwankung entlang einer
Transistorbreitenrichtung, d. h. einer Richtung senkrecht zur Zeichenebene
der 2i. Andererseits kann die Gateisolationsschicht 208 des
Transistors 250b direkt auf dem ursprünglichen Material des aktiven
Gebiets 202b gebildet sein. Die Gateelektrodenstruktur 251a umfasst
ein metallenthaltendes Elektrodenmaterial 254a, das in geeigneter
Weise so gewählt
ist, dass eine gewünschte
Austrittsarbeit in Verbindung mit der Legierung 209 erzeugt
wird, wodurch die gewünschte Schwellwertspannung
des Transistors 250a erreicht wird. Andererseits umfasst
die Gateelektrodenstruktur 251b ein metallenthaltendes
Elektrodenmaterial 254b, um damit die gewünschte Austrittsarbeit
und somit Schwellwertspannung für
den Transistor 250b zu erreichen. Es sollte beachtet werden,
dass abhängig
von den Bauteilerfordernissen und der Fertigungssequenz die Materialien 254a, 254b im
Wesentlichen die gleichen Materialzusammensetzung aufweisen können, wenn
eine geeignete Sorte zum Einstellen einer Austrittsarbeit in die
Gateisiolationsschichten 258 in der vorhergehenden Fertigungssequenz
eingebaut wurde. Ferner ist ein zusätzliches Elektrodenmaterial
oder Platzhaltermaterial 255, abhängig von der weiteren Prozessstrategie,
beispielsweise in Form von Polysilizium und dergleichen auf den
Elektrodenmaterialien 254a, 254b gebildet. Des weiteren
ist eine Abstandshalterstruktur 256 an Seitenwänden der
Gateelektrodenstrukturen 251a, 251b ausgebildet.
Ferner umfassen die Transistoren Gräben und Sourcegebiete 257 gemäß den gesamten Transistoreigenschaften
gemäß der Leitfähigkeitsart.
-
Das
in 2i gezeigte Halbleiterbauelement 200 kann
auf der Grundlage einer beliebigen geeigneten Fertigungsstrategie
hergestellt werden, um die Gateelektrodenstrukturen 251a, 251b auf
der Grundlage eines komplexen Materialstapels zu bilden. Wie zuvor
angegeben ist, kann auf Grund der guten Gleichmäßigkeit der Schicht 209 in
lokalen und auch globalen Maßstab
die Strukturierungssequenz zur Herstellung der Gateelektrodenstruktur 251a deutlich verbessert
sein, wodurch auch die Schwellwertstabilität entlang der Transistorbreitenrichtung
auch die Schwellwertvariabilität über unterschiedliche
Transistoren hinweg, die darin ausgebildet das schwellwerteinstellende
Halbleitermaterial 209 aufweisen, verbessert werden. Nach
dem Strukturieren der Gateelektrodenstrukturen 251a, 251b können weitere leistungssteigernde
Mechanismen eingerichtet werden, etwa der Einbau einer verformungsinduzierenden
Halbleiterlegierung in einem oder beiden aktiven Gebieten 202a, 202b (nicht
gezeigt), voran sich das Herstellen der Drain- und Sourcegebiete 257 in
Verbindung mit der Abstandshalterstruktur 256 anschließt, wobei
gut etablierte Prozesstechniken angewendet werden können.
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Mit
Bezug zu den 2j bis 2q werden nunmehr
weitere anschauliche Ausführungsformen beschrieben,
in denen zusätzlich
zu einer besseren Gleichmäßigkeit
der schwellwerteinstellenden Halbleiterlegierung auch eine geringere
Differenz in den Höhenniveaus
zwischen den diversen aktiven Gebieten erreicht wird, indem eine
Vertiefung selektiv in dem aktiven Gebiet hergestellt wird, das
die schwellwerteinstellende Halbleiterlegierung erhält.
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2j zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase
vor der Herstellung von Isolationsstrukturen und vor dem Abscheiden
der schwellwerteinstellenden Halbleiterlegierung. Wie gezeigt, ist
eine Maske 232 über
der Halbleiterschicht 202 so gebildet, dass ein erster
Bereich 230a frei liegt und ein zweiter Bereiche 230b abgedeckt
ist. D. h., die Bereiche 230a, 230b repräsentieren
Bauteilgebiete, in denen ein erstes aktives Gebiet und ein zweites
aktives Gebiet in einer späteren
Fertigungsphase herzustellen sind, die lateral durch eine Isolationsstruktur
getrennt sind, wie dies zuvor beschrieben ist. Die Maske 232 ist
aus einem beliebigen geeigneten Material aufgebaut, etwa Lackmaterial,
einem Hartmaskenmaterial und dergleichen. Ferner unterliegt das
Halbleiterbauelement 200 der Einwirkung einer Ätzumgebung 231,
die auf Grundlage eines plasmaunterstützten Ätzrezepts eingerichtet wird,
um Material der Halbleiterschicht 202 abzutragen, um somit
eine Vertiefung 230r in dem ersten Bereich 230a zu
erzeugen. Beispielsweise sind eine Vielzahl plasmaunterstützter Ätzrezepte verfügbar, um
Siliziummaterial selektiv zu einer Vielzahl von anderen Materialien,
etwa Photolack, Siliziumdioxid, Siliziumnitrid und dergleichen abzutragen. In
noch anderen anschaulichen Ausführungsformen wird
der Ätzprozess 231 auf
der Grundlage eines nasschemischen Ätzrezepts ausgeführt, etwa
als kristallographische anisotrope Ätzrezepte, isotrope Ätzprozesse
und dergleichen, da Randeffekte an der Peripherie des Bereich 230a vernachlässigbar
sind, wenn beispielsweise eine Isolationsstruktur in diesem Teil
des Bereichs 230a zu bilden ist. In noch anderen anschaulichen
Ausführungsformen
wird ein selektiver Oxidationsprozess in dem Bereich 230a eingesetzt,
beispielsweise auf der Grundlage einer chemischen Oxidation und
dergleichen, wobei das Oxid effizient auf der Grundlage eines geeigneten Ätzrezepts
während
des Prozesses 231 entfernt werden kann. Somit wird die
Vertiefung 230r in einer gut steuerbaren Weise hergestellt.
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2k zeigt
schematisch das Halbeiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase, in der die Halbleiterlegierung 209 auf der
Halbleiterschicht 202 und innerhalb der Vertiefung 230r gebildet
ist, woran sich die Maskenschicht 220 anschließt. Im Hinblick
auf Abscheidetechniken und Materialeigenschaften der Schichten 209 und 220 gelten
die gleichen Kriterien, wie sie zuvor erläutert sind. Es sollte beachtet
werden, dass in einigen anschaulichen Ausführungsformen die Dicke der Schicht 209 und
eine Tiefe der Aussparung 230r geeignet so gewählt sind,
dass eine gewünschte
ebene Oberflächentopographie
in einer späteren
Fertigungsphase erreicht wird. Als nächstes wird die weitere Bearbeitung
fortgesetzt, indem die Isolationsstrukturen 202c gebildet
werden, deren Größe und Position
durch die gestrichelten Linien in 2k gegeben
sind, wobei in einigen anschaulichen Ausführungsformen die Isolationsstruktur 202c so
angeordnet ist, dass ein Rand 230e des Bereichs 230r während der
weiteren Bearbeitung entfernt wird, wodurch mögliche kleine Unregelmäßigkeiten
in diesem Gebiet abgetragen werden.
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2l zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, ist die Isolastionsstruktur 202c so
gebildet, dass diese lateral das aktive Gebiet 202a von
dem aktiven Gebiet 202b trennt, die beide die Halbleiterlegierung 209 gefolgt
von dem Maskenmaterial 223 aufweisen. Es sollte beachtet
werden, dass das Material 209 in dem aktiven Gebiet 202b so vorgesehen
ist, dass es sich bis zu einem Höhenniveau 209b erstreckt,
das höher
liegt als ein Höhenniveau 209a des
Materials 209, um damit eine bessere Oberflächentopographie
nach dem Entfernen des Materials 209 von dem aktiven Gebiet 202b zu
erhalten. Im Hinblick auf Fertigungstechniken zur Herstellung der
Isolationsstruktur 202 sei auf die zuvor beschriebenen
Ausführungsformen
verwiesen.
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2m zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, enthält das aktive
Gebiet 202a das Material 209, während das
Material 209 von dem aktiven Gebiet 202 entfernt
ist. Ferner ist ein Höhenniveau
des aktiven Gebiets 202b sehr ähnlich zu dem Höhenniveau
des aktiven Gebiets 202a, das das Material 209 enthält, das
zu der Vertiefung hergestellt wurde. In diese Hinsicht ist ein Höhenniveau als
die mittlere Dicke der aktiven Gebiete 202b zu verstehen,
wobei im Falle einer Vollsubstratkonfiguration die Dicke eines aktiven
Gebiets als ein Abstand von der Un terseite einer benachbarten Isolationsstruktur
zur Oberfläche
des aktiven Gebiets zu verstehen ist.
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Auf
der Grundlage der in 2m gezeigten Bauteilstruktur
wird die weitere Bearbeitung fortgesetzt, indem die Gateelektrodenstrukturen
hergestellt werden, wie dies zuvor beschrieben ist, wobei die Höhenniveaus
der aktiven Gebiete 202a, 202b sehr ähnlich sind,
und beispielsweise im Wesentlichen dem Höhenniveau 209a entsprechen,
wodurch bessere Bedingungen zum Einstellen einer kritischen Abmessung,
etwa der Gatelänge,
geschaffen werden, die ungefähr
50 nm und deutlich weniger in anspruchsvollen Anwendungen beträgt.
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2n zeigt
schematisch das Halbleiterbauelement 200 gemäß weiterer
anschaulicher Ausführungsformen.
Wie gezeigt, ist in diesem Falle eine Maske 232, die den
Bereich 230a frei lässt
und den Bereich 230b abdeckt, über einer Maskenschicht 233 ausgebildet,
die aus einem beliebigen geeigneten Material aufgebaut ist, etwa
Siliziumdioxid, Siliziumnitrid und dergleichen. Die Maskenschicht 233 kann auf
der Grundlage einer geeigneten Technik hergestellt werden, etwa
Oxidation, Abscheidung und dergleichen. Während eines Ätzprozesses 231a wird
die Maskenschicht 233 strukturiert, was auf der Grundlage
eines beliebigen geeigneten Ätzrezepts
erfolgen kann. In einigen anschaulichen Ausführungsformen umfasst der Ätzprozess 231a einen Ätzschritt
zum Ätzen
in der Schicht 202, um die Vertiefung 230r zu bilden.
Zu diesem Zweck wird eine geeignete Ätztechnik eingesetzt, wie dies
auch zuvor beschrieben ist. In andern anschaulichen Ausführungsformen
wird nach dem Strukturieren der Maskenschicht 233 die Maske 232 entfernt
und die weitere Bearbeitung wird auf der Grundlage der strukturierten
Maskenschicht 233 fortgesetzt.
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2o zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase, wobei die strukturierte Maskenschicht 233 als
eine Ätzmaske
während
eines Ätzprozesses 218 verwendet
wird, um die Vertiefung 230r zu bilden. In einigen anschaulichen
Ausführungsformen wird
die Ätzumgebung 218 in
eine Prozessumgebung, d. h. einer Prozesskammer 260 eingerichtet, die
auch für
den selektiven Abscheidevorgang des schwellwerteinstellenden Halbleitermaterials
in die Vertiefung 230r verwendet wird. Zu diesem Zweck werden
geeignete Prozessgase, wie sie auch während des nachfolgenden Abscheideprozesses
eingesetzt werden, teilweise während
des Prozesses 218 zugeführt,
um die Vertiefung 230r mit einem hohen Maß an Steuerbarkeit
zu bilden.
-
Es
sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen
der Ätzschritt 218 weggelassen
wird, wenn die Vertiefung 230r auf der Grundlage der Maske 232 hergestellt
wurde, wie dies zuvor mit Bezug zu 2n beschrieben
ist.
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2p zeigt
schematisch das Halbleiterbauelement 200 während des
Abscheideprozesses 208, der in geeigneter Weise als ein
selektiver epitaktischer Aufwachsprozess gestaltet ist, wie dies
auch zuvor beschrieben ist. Beispielsweise wird in der gezeigten
Ausführungsform
die Abscheideumgebung 208 in der Prozessumgebung 260 eingerichtet,
die in einigen anschaulichen Ausführungsformen auch zum Herstellen
der Vertiefung 230r benutzt wird, wie dies zuvor erläutert ist.
Während
des Prozesses 208 wird somit die schwellwerteinstellende
Halbleiterlegierung 209 selektiv in der Vertiefung 230r erzeugt,
da eine merkliche Materialabscheidung auf der Maskenschicht 233 unterdrückt wird.
Somit kann ebenfalls eine bessere Gleichmäßigkeit der Materialzusammensetzung
und der Schichtdicke des Materials 209 innerhalb des Bereichs 230a erreicht
werden.
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2q zeigt
schematisch das Halbleiterbauelement 200 in einer weiter
fortgeschrittenen Fertigungsphase. Wie gezeigt, ist die Maskenschicht 233 (siehe 2p)
entfernt, beispielsweise unter Anwendung eines geeigneten selektiven Ätzrezepts,
etwa Flusssäure
und dergleichen, wenn das Material 233 aus Siliziumdioxidmaterial
aufgebaut ist. Es kann jedoch auch eine andere nasschemische Ätzchemie angewendet
werden, wobei dies von der Materialeigenschaft in der Maskenschicht 233 abhängt. Daraufhin
wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben
ist, um die Isolationsstruktur 202c zu bilden, wodurch
die aktiven Gebiete 202a, 202b erzeugt werden.
Somit werden das aktive Gebiet 202a, das das Material 209 enthält, und
das aktive Gebiet 202b mit einer besseren Oberflächentopographie
bereitgestellt, da die Höhenniveaus
dieser aktiven Gebiete auf Grund der selektiven Absenkung des aktiven
Gebiets 202a sehr ähnlich
sind.
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Es
gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente
und Fertigungstechniken bereit, in denen eine schwellwerteinstellende
Halbleiterlegierung, etwa eine Silizium/Germanium-Legierung, vor
dem Bilden von Isolationsstrukturen bereitgestellt wird, wodurch
eine bessere Gleichmäßigkeit
der Halbleiterlegierung erreicht wird. Folglich können komplexe
Gateelektrodenstrukturen auf der Grundlage von Materialien mit großem ε und metallenthaltenden
Elektrodenmaterialien so gebildet werden, dass diese eine deutlich
ge ringere Variabilität
im Hinblick auf die Schwellwertspannung auf Grund der besseren Gleichmäßigkeit
der schwellwerteinstellenden Halbleiterlegierung besitzen.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der hierin offenbarten
Lehre zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der vorliegenden
Erfindung als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.