DE102009010846A1

DE102009010846A1 - Erhöhen der Integrität eines Gatestapels mit großem ε durch Einschluss einer Metalldeckschicht nach der Abscheidung

Info

Publication number: DE102009010846A1
Application number: DE102009010846A
Authority: DE
Inventors: Joachim Metzger; Robert Binder; Markus Lenski; Klaus Hempel
Original assignee: AMD Fab 36 LLC and Co KG; Advanced Micro Devices Inc; AMD Fab 36 LLC
Current assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Priority date: 2009-02-27
Filing date: 2009-02-27
Publication date: 2010-09-02
Anticipated expiration: 2029-02-28
Also published as: US8324091B2; DE102009010846B4; US20100221906A1

Abstract

Während einer Fertigungssequenz zur Herstellung einer komplexen Metallgatestruktur mit großem ε wird eine Deckschicht, etwa eine Siliziumschicht, auf einer Metalldeckschicht in einem in-situ-Prozess abgeschieden, um damit die Integrität der Metalldeckschicht zu verbessern. Die Deckschicht bietet eine bessere Integrität während der weiteren Bearbeitung, beispielsweise für das Ausführen nasschemischer Reinigungsprozesse und das nachfolgende Abscheiden eines Siliziumgatematerials.

Description

Gebiet der vorliegenden Erfindung
Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung modernster integrierter Schaltungen mit fortschrittlichen Transistorelementen, die Gatestrukturen mit erhöhter Kapazität aufweisen, die ein Gatedielektrikum mit großem ε und ein metallenthaltendes Elektrodenmaterial enthalten.
Beschreibung des Stands der Technik
Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierte Schaltungen) und dergleichen erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau.
In vielen Schaltungen repräsentieren Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmt. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, typischerweise sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht-dotierten Gebiet gebildet ist, etwa einem Kanalgebiet, das zwischen den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, die Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren. Da somit die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmen, ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands, was wiederum eine Zunahme des Gatwiderstands auf Grund der kleineren Abmessungen hervorruft – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
Gegenwärtig wird der überwiegende Anteil an integrierten Schaltungen auf der Grundlage von Silizium auf Grund der nahezu unbegrenzten Verfügbarkeit, den gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und der Erfahrung, die während der letzten 50 Jahre gewonnen wurde, hergestellt. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die durch Massenherstellungsverfahren erzeugt werden. Ein Grund für die überragende Rolle des Siliziums bei der Herstellung von Halbleiterbauelementen liegt in den guten Eigenschaften einer Silizium/Siliziumgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise während der Ausheizprozesse zum Aktivieren von Dotierstoffen und zum Ausheilen von Kristallschäden erforderlich sind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium und metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Bauteilverhaltens von Feldeffekttransistoren wird die Länge des Kanalgebiets ständig reduziert, um die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorleistungsverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeleitet wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um somit den gewünschten Durchlassstrom für eine vorgegebene Versorgungsspannung zu erreichen, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator hervorgerufen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass eine Verringerung der Kanallänge eine erhöhte kapazitive Kopplung erforderlich macht, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom führen und kann eine sehr ausgeprägte Abhängigkeit der Schwellwertspannung von der Kanallänge hervorrufen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und somit mit einer geringen Schwellwertspannung zeigen einen exponentiellen Anstieg des Leckstromers, wobei auch eine erhöhte kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche hohe Kapazität zwischen dem Gate und dem Kanalgebiet zu erhalten. Beispielweise erfordert eine Kanallänge von ungefähr 80 nm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl die Verwendung von Hochgeschwindigkeitstransistorelementen mit einem extrem kurzen Kanal auf Hochgeschwindigkeitssignalwege beschränkt wird, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Schaltungsbereiche eingesetzt werden, etwa in Form von Speichertransistorelementen, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, Werte für eine Oxiddicke im Bereich von 1 bis 2 nm, die nicht mehr verträglich sind mit den Erfordernissen für modernste Schaltungen, selbst wenn lediglich Transistoren in geschwindigkeitskritischen Signalwegen auf der Grundlage eines extrem dünnen Gateoxids hergestellt werden.
Daher wurde das Ersetzen des Siliziumdioxids als Material für Gateisolationsschichten insbesondere für äußerst dünne Siliziumdioxidgateschichten in Betracht gezogen. Mögliche alternative Materialien schließen solche mit ein, die eine deutlich höhere Permittivität aufweisen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht eine kapazitive Kopplung hervorruft, die durch eine äußerst dünne Siliziumdioxidschicht erreicht würde. Üblicherweise wird eine Dicke, die für das Erreichen einer speziellen kapazitiven Kopplung mit Siliziumdioxid erforderlich ist, als Kapazitätsäquivalenzdicke (CET) bezeichnet. Somit erscheint es auf einem ersten Blick, dass das Siliziumdioxid einfach durch Materialien mit großem ε ersetzt werden können, um eine Kapazitätsäquivalenzdicke im Bereich von 1 nm oder weniger zu erhalten. Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, etwa Tantaloxid (Ta₂O₅) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO₃) mit einem ε von ungefähr 150, Hafniumoxid (HfO₂), HfSiO, Zirkonoxid (ZiO₂) und dergleichen.
Ferner kann das Transistorleistungsverhalten verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode vorgesehen wird, um damit das üblicherweise verwendete Polysiliziummaterial zu ersetzen, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zu dem Gatedielektrikum entwickelt, wodurch die wirksame Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine erhöhte Kapazität auf der Grundlage der gleichen oder einer größeren Dicke als eine Siliziumdioxidschicht sorgt, während zusätzlich die Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits wird das nicht-Polysiliziummaterial, etwa Titannitrid, und dergleichen so gebildet, dass es mit dem dielektrischen Material mit großem ε in Kontakt ist, wodurch das Auftreten einer Verarmungszone im Wesentlichen vermieden wird.
Nach der Herstellung aufwendiger Gatestrukturen mit einem dielektrischen Material mit großem ε sind jedoch Hochtemperaturbehandlungen erforderlich, die zu einer Verschiebung der Austrittsarbeit und einer Verringerung der Permittivität des Gatedielektrikums führen können, wobei dies auch von einer Zunahme der Schichtdicke begleitet sein kann, wodurch viele Vorteile des dielektrischen Materials mit großem ε in Verbindung mit dem metallenthaltenden Elektrodenmaterial aufgehoben werden. Es wird angenommen, dass die Beeinträchtigung des Metallgates mit großem ε im Wesentlichen durch die Wechselwirkung der Gatestapelmaterialien mit Sauerstoff und durch die entsprechende Sauerstoffdiffusion hervorgerufen wird, was zu einer Änderung der gesamten Eigenschaften des Metallgatestapels führen kann. Beispielsweise besitzen Hafniumoxid und Zirkonoxid einer sehr hohen Oxidationsrate in Anwesenheit von Sauerstoff und bei erhöhten Temperaturen, woraus sich ausgeprägte Modifizierungen der Materialeigenschaften ergeben, die schließlich zu einer ausgeprägten Transistorvariabilität führen. Folglich wird eine metallenthaltende Materialschicht auf dem dielektrischen Material mit großem ε gebildet, um eine Wechselwirkung mit der Umgebungsatmosphäre zu verringern, während gleichzeitig ein besseres Leistungsverhalten erreicht wird, da eine Verarmungszone, wie sie typischerweise in Polysiliziummaterial angetroffen wird, vermieden wird. Nach Fertigstellung der Gatestruktur, beispielsweise durch Abscheiden eines standardmäßigen Polysiliziummaterials, wird dann eine dünne Siliziumnitridschicht an Seitenwänden der Gatestruktur gebildet, um eine unerwünschte Einwirkung auf sensitive Materialien, d. h. auf das dielektrische Material mit großem ε und das metallenthaltende Elektrodenmaterial, durch die Umgebungsatmosphäre zu vermeiden. Beispielsweise wird eine Siliziumnitridbeschichtung mit einer Dicke von 1 bis mehrere Nanometer typischerweise an Seitenwänden der Gatestruktur gebildet und wird über die gesamte Prozesssequenz hinweg beibehalten. Obwohl eine verbesserte Integrität er empfindlichen Gatestapelmaterialien durch das metallenthaltende Gateelektrodenmaterial und die Siliziumnitridbeschichtung erreicht werden kann, zeigt sich dennoch, dass eine ausgeprägte Transistorvariabilität auftreten kann, beispielsweise im Hinblick auf Schwellwertschwankungen, von denen angenommen wird, dass sie durch eine Wechselwirkung von Sauerstoff mit dem metallenthaltenden Elektrodenmaterial hervorgerufen werden, wie dies nachfolgend detaillierter mit Bezug zu den 1a bis 1d erläutert ist.
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer frühen Fertigungsphase bei der Herstellung einer komplexen Gateelektrodenstruktur gemäß konventioneller Strategien. Wie gezeigt, umfasst das Bauelement 100 ein Substrat 101, etwa ein Siliziumsubstrat und dergleichen, über welchem eine Halbleiterschicht 102, etwa eine kristalline Siliziumschicht, gebildet ist, die zusätzlich andere Komponenten aufweisen kann, etwa Germanium und dergleichen. Es sollte beachtet werden, dass ein vergrabenes isolierendes Material (nicht gezeigt) zwischen dem Substrat 101 und der Halbleiterschicht 102 vorgesehen sein kann, wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet wird. Der Bereich der Halbleiterschicht 102, wie er in 1a gezeigt ist, repräsentiert einen Teil eines aktiven Gebiets, d. h. eines Halbleitergebiets mit einer darin enthaltenden geeigneten Dotierstoffverteilung oder mit einer darin herzustellenden Verteilung, um entsprechende pn-Übegänge zu schaffen, wie sie für den Transistor erforderlich sind, der in und über der Halbleiterschicht 102 zu bilden ist. Beispielsweise enthält der Bereich der Halbleiterschicht 102, der in 1a gezeigt ist, eine p-Dotierstoffsorte zur Herstellung eines n-Kanaltransistors, und dergleichen. In der gezeigten Fertigungsphase ist ferner eine Gateisolationsschicht 111 auf der Halbleiterschicht 102 ausgebildet, wobei die Gateisolationsschicht 111 typischerweise ein dielektrisches Material mit großem ε 111b aufweist, das eine geeignete Dicke und Permittivität besitzt, um eine gewünschte Kapazitätsäquivalenzdicke bei geringeren Leckströmen im Vergleich zu einem siliziumdioxidbasierten Gatedielektrikum zu erreichen wie dies zuvor erläutert ist. Im Hinblick auf bessere Grenzflächeneigenschaften kann ein sehr dünnes „konventionelles” dielektrisches Material 111, beispielsweise in Form eines Siliziumdioxidmaterials vorgesehen sein, wodurch eine bessere Stabilität während nachfolgender Hochtemperaturprozesse erreicht wird. Beispielsweise beträgt eine Dicke des Oxidmaterials 111a 0,5 bis 1,0 nm. Ferner ist, wie zuvor erläutert ist, ein metallenthaltendes Deckmaterial oder Elektrodenmaterial 112 typischerweise auf der Gateisolationsschicht 111 so vorgesehen, dass eine Wechselwirkung mit der Umgebungsatmosphäre während der weiteren Bearbeitung des Bauelements 100 vermieden wird. Beispielsweise wird die Schicht 112 in Form von Titannitrid vorgesehen, während die dielektrische Schicht mit großem ε 111b aus Hafniumoxid aufgebaut ist.
Typischerweise wird das Halbleiterbauelement 100 auf der Grundlage gut etablierter Prozesstechniken hergestellt, wozu ein Oxidationsprozess zur Herstellung der Basisoxidschicht 111a gehört, woran sich das Abscheiden des dielektrischen Materials mit großem ε 111b mittels einer beliebigen geeigneten Abscheidetechnik, etwa CVD (chemische Dampfabscheidung), PVD (physikalische Dampfabscheidung), ALD (Atomlagenabscheidung) und dergleichen anschließt. Daraufhin wird die Titannitridschicht 112 bei moderat geringen Temperaturen aufgebracht, beispielsweise durch Sputterabscheidung, CVD, PVD und dergleichen, wodurch das empfindliche Material 111b eingeschlossen wird. Es erweist sich jedoch, dass das Titannitridmaterial selbst eine erhöhte Affinität zu Sauerstoff besitzt und damit eine erhöhte Oxidationsrate aufweist, von der angenommen wird, dass sie zu einer deutlichen Modifizierung des gesamten Gatestapels in Verbindung mit der nachfolgenden Abscheidung eines Polysiliziumaterials führt. Typischerweise werden in vielen Halbleiterprozessen viele Arten von Oxiden, etwa Siliziumdioxid und dergleichen, vor einer nachfolgenden Behandlung entfernt, indem ein Reinigungsprozess auf der Grundlage gut etablierter nasschemischer Ätzrezepte ausgeführt wird, etwa durch Flusssäure (HF), was jedoch für die Herstellung komplexer Gateelektrodenstrukturen geeignete Option darstellt. Beispielsweise würde in konventionellen Gatestrukturierungsprozessen, in denen siliziumdioxidbasierte Gatedielektrika verwendet werden, die Einwirkung des nasschemischen Ätzrezepts zu einer unerwünschten Erosion des Gatedielektrikumsmaterials führen. In diesem Falle muss eine geeignete Ablaufplanung für die Bearbeitung der Substrate in den gesamten Prozessablauf eingerichtet werden, d. h. die Wartezeit vor dem Abscheiden des Polysiliziummaterials auf dem siliziumdioxidbasierten Gatedielektrikum wird in geeigneter Weise so gewählt, dass die Wechselwirkung des Gatedielektrikumsmaterials mit der Umgebungsatmosphäre auf einem akzeptablen Niveau bleibt.
1b zeigt schematisch das Halbleiterbauelement 100 in der Zeit zwischen dem Abscheiden der Titannitridschicht 112 und dem Abscheiden des Polysiliziummaterials, wodurch das Material 112 der Umgebungsatmosphäre ausgesetzt wird und somit Sauerstoff vorhanden ist, der mit dem Titannitridmaterial in Wechselwirkung treten kann. Im Gegensatz zu konventionellen Siliziumdioxidbasierten Materialien zeigt jedoch die Titannitridschicht 112 eine höhere Oxidationsrate, die somit zu einer ausgeprägten Ansammlung an Oxid führen kann, wodurch die Ablaufplanung innerhalb der Halbleiterfertigungsstätte stark beeinflusst wird. D. h., eine geeignete Wartezeit für das Beibehalten der Bauteilvariabilität auf einem akzeptablen Niveau werden nicht kompatibel mit der Ablaufplanung innerhalb einer komplexen Halbleiterfertigungsstätte, da der gesamte Durchsatz deutlich reduziert würde oder deutlich mehr Ressourcen vorzusehen wären.
1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Schicht aus Polysiliziummaterial 113 über dem Elektrodenmaterial 112 gebildet, was typischerweise unter Anwendung gut etablierter CVD-Techniken bei geringem Druck bewerkstelligt wird, die bei geeignet hohen Temperaturen von ungefähr 600 Grad C und höher abhängig von der gewünschten Kristallstruktur des Polysiliziummaterials 113 ausgeführt werden. Auf Grund der Anwesenheit von Sauerstoff, beispielsweise in Form von Oxidmaterial der Schicht 112, kann sich Siliziumdioxidmaterial 113a während des Abscheidens des Siliziummaterials 113 bilden, wobei eine Dicke und Gleichmäßigkeit deutlich von der vorhergehenden Prozessgeschichte auf Grund der starken Abhängigkeit von der Wartezeit abhängen, wie dies zuvor erläutert ist. Folglich kann sich die Schicht 113a in einer höchst nicht vorhersagbaren Weise entwickeln, wodurch eine ausgeprägte Fluktuation der Transistoreigenschaften hervorgeht, etwa Fluktuation der Schwellwertspannung, des Gatewiderstands und dergleichen.
1d zeigt schematisch das Halbleiterbauelement 100 in einem sehr fortgeschrittenen Fertigungsstadium, in welchem ein Transistor 150 eine Gateelektrodenstruktur 110 mit den Schichten 110a, 110b als eine Gateisolationsschicht, den metallenthaltenden Elektrodenmaterial oder Deckmaterial 112 und dem weiteren Elektrodenmaterial 113 in Form eines Polysiliziummaterials aufweist, wobei Siliziumdioxidreste 113 in einem mehr oder weniger ausgeprägten Weise vorhanden sein können. Des weiteren umfasst die Gateelektrodenstruktur 110 ein Metallsilizidmaterial 114. Ferner ist eine Abstandshalterstruktur 153 an Seitenwänden der Gateelektrodenstruktur 110 gebildet, und Drain- und Sourcegebiete 152 sind in der Siliziumschicht 102 hergestellt, wobei Metallsilizidgebiete 154 in einem Teil der Drain- und Sourcegebiete 152 ausgebildet sind. Die bislang beschriebenen Komponenten können gemäß gut etablierter Prozesstechniken hergestellt werden. Wie zuvor erläutert ist, kann auf Grund des Vorhandenseins der Siliziumdioxidreste 113a eine ausgeprägte Variabilität von Eigenschaften der Transistoren 150 beobachtet werden, da das zusätzliche Material der Reste 113a eine Wirkung auf die Kopplung in das Kanalgebiet 151 ausübt, beispielsweise zum Erzeugen einer Inversionsschicht, was wiederum zu einer Variabilität im Hinblick auf die Schwellwertspannung des Transistors 150 führt. Des weiteren ist der Gesamtwiderstand der Gateelektrodenstruktur 110 ebenfalls stark durch die Schicht 113a beeinflusst.
Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Techniken zur Herstellung komplexer Gateelektrodenstrukturen, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert wird.
Überblick über die vorliegende Offenbarung
Im Allgemeinen stellt die vorliegende Offenbarung Techniken bereit, in denen eine bessere Integrität komplexer Gateelektrodenstrukturen während eines komplexen Fertigungsablaufs bei der Herstellung eines weiteren Elektrodenmaterials über einem metallenenthaltenden Deckmaterial oder Elektrodenmaterial erreicht wird, indem eine geeignete Deckschicht, etwa ein Halbleitermaterial, vorgesehen wird, das auf dem metallenthaltenden Material gebildet wird, ohne dass dieses der Einwirkung der Umgebungsatmosphäre ausgesetzt wird. Die Deckschicht sorgt somit für eine bessere Integrität während des nachfolgenden Abscheidens eines weiteren Elektrodenmaterials, etwa in Form von Silizium, Germanium, einer Silizium/Germanium-Mischung und dergleichen. In einigen anschaulichen Ausführungsformen biete die Deckschicht auch Ätzstoppeigenschaften während eines nasschemischen Reinigungsprozesses unmittelbar vor dem Abscheiden des weiteren Elektrodenmaterials, wodurch die gesamte Gleichmäßigkeit des resultierenden komplexen Gatestapels weiter verbessert wird. Folglich wird eine erhöhte Flexibilität im Hinblick auf die Ablaufplanung der gesamten Prozesssequenz erreicht, während gleichzeitig die Transistorvariabilität verringert wird, die deutlich von der Ablaufplanung in der Halbleiterfertigungsstätte gemäß konventioneller Strategien abhängt.
Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden eines metallenthaltenden Elektrodenmaterials auf einer Gateisolationsschicht in einer sauerstoffarmen Umgebung, wobei die Gateisolationsschicht in einer sauerstoffarmen Umgebung, wobei die Gateisolationsschicht über einem Substrat eines Halbleiterbauelements gebildet wird und ein dielektrisches Material mit großem ε aufweist. Das Verfahren umfasst ferner das Bilden eines ersten Halbleitermaterials auf dem metallenthaltenden Elektrodenmaterial in der sauerstoffarmen Umgebung. Des weiteren umfasst das Verfahren das Bilden eines zweiten Halbleitermaterials über dem ersten Halbleitermaterial. Ferner wird eine Ätzmaske über dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial hergestellt, wobei das erste Halbleitermaterial und das metallenthaltende Elektrodenmaterial so strukturiert werden, um eine Gateelektrodenstruktur eines Transistors zu bilden.
Ein noch weiteres anschauliches hierin offenbartes Verfahren betrifft das Herstellen einer Gateelektrodenstruktur eines Transistors. Das Verfahren umfasst das Ausführen einer Prozesssequenz zur Herstellung eines metallenthaltenden Materials auf einer Gateisolationsschicht und das Bilden einer Deckschicht auf dem metallenthaltenden Material, ohne dass metallenthaltende Material der Einwirkung der Umgebungsatmosphäre auszusetzen. Das Verfahren umfasst ferner das Ausführen eines nasschemischen Reinigungsprozesses an der Deckschicht und das Bilden eines Elektrodenmaterials über dem metallenthaltenden Material. Schließlich werden zumindest das metallenthaltende Material und das Elektrodenmaterial strukturiert, um die Gateelektrodenstruktur zu bilden.
Ein noch weiteres anschauliches hierin offenbartes Verfahren betrifft das Bilden einer Gateelektrodenstruktur eines Transistors. Das Verfahren umfasst das Bilden eines ersten Elektrodenmaterials auf einer Gateisolationsschicht und das Bilden eines zweiten Elektrodenmaterials auf dem ersten Elektrodenmaterial, während das erste Elektrodenmaterial in einer sauerstoffarmen Umgebung gehalten wird, wobei das zweite Elektrodenmaterial Silizium und/oder Germanium aufweist. Des weiteren wird ein drittes Elektrodenmaterial auf dem zweiten Elektrodenmaterial gebildet und es wird das erste und/oder das zweite und/oder das dritte Elektrodenmaterial auf der Grundlage einer Ätzmaske strukturiert.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a bis 1d schematisch Querschnittsansichten eines konventionellen komplexen Halbleiterbauelements während der Herstellung eines Transistors zeigen, der ein Metallgate mit großem ε unter Anwendung konventioneller Fertigungsstrategien enthält;
2a und 2b schematisch Querschnittsansichten eines Halbleiterbauelements während einer Prozesssequenz zur Herstellung empfindlicher Materialschichten eines komplexen Gateelektrodenstapels zeigen, wobei eine sauerstoffarme Prozessumgebung gemäß anschaulicher Ausführungsformen angewendet wird;
2c schematisch eine Prozessanlage zur Ausführung einer Prozesssequenz zum Herstellen eines metallenthaltenden Elektrodenmaterials und zum Abdecken desselben mittels einer geeigneten Deckschicht, etwa Silizium und/oder germaniumenthaltende Materialschicht gemäß anschaulicher Ausführungsformen zeigt;
2d und 2e schematisch das Halbleiterbauelement in weiter fortgeschrittenen Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen;
2f und 2g schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei unterschiedlichen Transistorarten während diverser Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen; und
2h bis 2k schematisch Querschnittsansichten des Halbleiterbauelements gemäß anschaulicher Ausführungsformen zeigen, in denen ein metallenthaltendes Elektrodenmaterial in der Gateelektrodenstruktur nach der Herstellung der grundlegenden Transistorkonfiguration gebildet wird.
Detaillierte Beschreibung
Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Im Allgemeinen stellt der hierin offenbarte Gegenstand Techniken bereit, in denen eine bessere Integrität komplexer Gatestapel erreicht wird, indem ein metallenthaltendes Elektrodenmaterial oder Deckmaterial in geeigneter Weise vor der Einwirkung der Umgebungsatmosphäre auf das Bauelement in geeigneter Weise abgedeckt wird. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen die Deckschicht mit Material hergestellt, das als ein Elektrodenmaterial dienen kann, wodurch nicht in unerwünschter Weise das Funktionsverhalten der Gateelektrodenstruktur beeinflusst wird. In anderen anschaulichen Ausführungsformen besitzt die Deckschicht zumindest ein sehr ähnliches Ätzverhalten im Vergleich zu einem zusätzlichen Elektrodenmaterial oder Platzhaltermaterial, das in einer sehr fortgeschrittenen Fertigungsphase durch Ausführen eines sehr selektiven Ätzprozesses entfernt wird. Die Deckschicht kann auf dem metallenthaltenden Elektrodenmaterial in einer sauerstoffarmen Umgebung aufgebracht werden, was als eine Prozessumgebung zu verstehen ist, in der Niederdruckbedingungen eingerichtet werden, so dass die Absolutmenge an Sauerstoff, die dennoch in der Abscheideumgebung vorhanden sein kann, um ungefähr 80% oder mehr geringer im Vergleich zu dem Sauerstoffanteil der Umgebungsatmosphäre ist, die typischerweise der Atmosphäre innerhalb eines Reinraumes, wie er in Halbleiterfertigungsstätten verwendet wird, entspricht. In einigen anschaulichen Ausführungsformen wird die sauerstoffarme Umgebung in einer geeigneten Prozessanlage eingerichtet, etwa einer Cluster-Anlage, die mehrere Prozesskammern aufweist, so dass die sauerstoffarme Atmosphäre zumindest in zwei Prozessschritten und während einer dazwischenliegenden Transportaktivität beibehalten wird, die zur Herstellung des metallenthaltenden Elektrodenmaterials und der Deckschicht erforderlich sind. In weiteren anschaulichen Ausführungsformen wird vor der nachfolgenden Abscheidung eines weiteren Elektrodenmaterials, etwa Silizium, Silizium/Germanium, Germanium und dergleichen, ein nasschemischer Reinigungsprozess ausgeführt, beispielsweise auf der Grundlage von HF und dergleichen, um damit Kontaminationsstoffe, etwa Oxide und dergleichen, weiter zu verringern, wobei die Deckschicht für die Integrität der empfindlichen Materialien sorgt, d. h. des metallenthaltenden Elektrodenmaterials und des Gatedielektrikumsmaterials mit großem ε. Folglich wird eine erhöhte Flexibilität bei der Ablaufplanung der gesamten Prozesssequenz erreicht, da Wartezeitanforderungen vor dem Abscheiden eines weiteren Elektrodenmaterials über dem metallenthaltenden Elektrodenmaterial entschärft sind, während gleichzeitig eine erhöhte Gleichmäßigkeit der Gesamteigenschaften der Gateelektrodenstruktur erreich wird. In anderen Fällen wird das metallenthaltende Elektrodenmaterial mit einem hohen Grad an Prozessgleichmäßigkeit hergestellt auf Grund der deutlichen Reduzierung von siliziumdioxidbasierten Resten in Prozessstrategien, in denen das metallenthaltende Elektrodenmaterial in eine sehr fortgeschrittenen Fertigungsstadium bereitgestellt wird. Auch in diesem Falle können bessere Transistoreigenschaften erreicht werden, da die Austrittsarbeit, die durch die Materialzusammensetzung des zusätzlichen Elektrodenmaterials und die Dicke und Eigenschaften des zuvor hergestellten metallenthaltenden Elektrodenmaterials festgelegt ist, mit einem höheren Grad an Gleichmäßigkeit im Vergleich zu konventionellen Strategien eingestellt werden kann.
Mit Bezug zu den 2a bis 2j werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a bis 1d verwiesen wird.
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201, über welchem eine Halbleiterschicht 202, etwa eine Siliziumschicht, eine Silizium/Germaniumschicht und dergleichen, ausgebildet ist, wobei auch weitere Komponenten eingebaut sein können, um in geeigneter Weise die elektronischen Eigenschaften einzustellen, die für Transistorelemente erforderlich sind, die in und über der Halbleiterschicht 202 zu bilden sind. Wie zuvor mit Bezug zu dem Bauelement 100 erläutert ist, kann ein vergrabenes isolierendes Material (nicht gezeigt) zwischen dem Substrat 201 und der Halbleiterschicht 202 vorgesehen sein, wenn eine SOI-Konfiguration betrachtet wird. Ferner ist eine Gateisolationsschicht mit großem ε 211 auf der Halbleiterschicht 202 gebildet und besitzt eine beliebige geeignete Zusammensetzung, wie dies für die betrachtete komplexe Gateelektrodenstruktur erforderlich ist. In der gezeigten Ausführungsform umfasst die Schicht 211 ein dielektrisches Material 211b mit großem ε, etwa Hafniumoxid, Zirkonoxid und dergleichen, das von der Halbleiterschicht 202 durch ein zusätzliches dielektrisches Material 211, etwa Siliziumdioxid, Silizium/Gemanium-Oxid, einem Silizium/Sauerstoff/Stickstoff-Material und dergleichen. Es sollte jedoch beachtet werden, dass ein beliebiger anderer Stapel aus Schichten oder auch eine einzelne Schicht für die Gateisolationsschicht mit großem ε 211 abhängig von den gesamten Bauteilerfordernissen verwendet werden kann. Ferner ist ein metallenthaltendes Elektrodenmaterial 212 oder Deckmaterial auf der Gateisolationsschicht 211 gebildet, um damit eine erhöhte Integrität dieser Schicht zu gewährleisten und um auch die Ausbildung von Verarmungszonen nach der Fertigstellung des Halbleiterbauelements 200 während des Betriebs zu vermeiden, wie dies zuvor erläutert ist.
Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Halbleiterschicht 202 wird in geeigneter Weise bearbeitet, um entsprechende aktive Gebiete zu bilden, wie dies auch zuvor erläutert ist. Beispielsweise wird ein grundlegendes Dotierstoffprofil eingerichtet und es werden geeignete Isolationsstrukturen (nicht gezeigt) auf der Grundlage gut etablierter Prozesstechniken geschaffen. Daraufhin wird die Gateisolationsschicht mit großem ε 211 hergestellt, etwa auf der Grundlage von Prozesstechniken, wie sie auch zuvor beschrieben sind. Die Schicht 211b kann beispielsweise in einigen anschaulichen Ausführungsformen in einer Prozessumgebung 220 erzeugt werden, die eine beliebige geeignete Abscheidumgebung repräsentiert und die als eine sauerstoffarme Umgebung in dem oben genannten Sinne betrachtet werden kann. In anderen anschaulichen Ausführungsformen wird die sauerstoffarme Umgebung 220 so eingerichtet, dass ein Abscheideprozess 221 zur Herstellung des metallenthaltenden Elektrodenmaterials 212 ausgeführt wird. Beispielsweise führt der Abscheideprozess 221 zu der Abscheidung eines Titannitridmaterials, eines Aluminiumoxidmaterials und dergleichen, wie dies zum Erhalten der gewünschten Gesamteigenschaften einer Gateelektrodenstruktur erforderlich ist, die noch herzustellen ist. Es sollte beachtet werden, dass eine beliebige geeignete Abscheidetechnik, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert ist, in der Prozessumgebung 220 angewendet werden kann. In Bezug auf andere Eigenschaften in den Materialien 211a, 221b und 212, etwa die Schichtdicke und dergleichen, ist zu beachten, dass jegliche bauteilspezifische und prozessspezifische Werte ausgewählt werden können.
2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der das Bauelement 200 in der sauerstoffarmen Umgebung 220 gehalten wird, um eine unerwünschte Wechselwirkung der Schicht 212 mit Sauerstoff zu unterdrücken. Es sollte beachtet werden, dass die sauerstoffarme Umgebung 220 typischerweise auf der Grundlage von Unterdruckbedingungen eingerichtet wird, möglicherweise in Verbindung mit inerten Gasen, wodurch ebenfalls die Menge anderer reaktiver Komponenten, etwa von Fluor und dergleichen, reduziert wird, die typischerweise in geringen Mengen in der Umgebungsatmosphäre vorhanden sind. Das Halbleiterbauelement 200 wird der Einwirkung einer weiteren Abscheideumgebung 222 unterzogen, um damit eine Deckschicht 216 auf dem metallenthaltenden Material 212 zu bilden. In einigen anschaulichen Ausführungsformen wird die Schicht 216 in Form eines Halbleitermaterials, etwa als Silizium, Germanium, als Silizium/Germaniummischung, bereitgestellt, wodurch für ein hohes Maß an Kompatibilität mit einem weiteren Elektrodenmaterial gesorgt wird, das noch herzustellen ist. Um eine unerwünschte Wechselwirkung des Materials 212 mit Komponenten in der sauerstoffarmen Atmosphäre 220 zu vermeiden, wird in einigen anschaulichen Ausführungsformen eine Abscheidetemperatur von ungefähr 400 Grad C und weniger eingestellt, um damit die Wahrscheinlichkeit des Erzeugens von Oxidresten deutlich zu verringern. Die Deckschicht 216 wird mit mindestens einer Dicke einer Atomschicht vorgesehen, beispielsweise mit einer Dicke von 0,5 nm bis mehrere Nanometer, um die Wahrscheinlichkeit der Sauerstoffdiffusion durch die Schicht 216 zu verringern. Ferner soll eine Dicke in den oben spezifizierten Bereich für ausreichende Ätzstoppeigenschaften während eines nasschemischen Reinigungsprozesses, der in einer späteren Fertigungsphase ausgeführt wird.
2c zeigt schematisch eine Prozessanlage 260, die für die Herstellung zumindest der Schichten 212 und 216 (siehe 2b) auf der Grundlage der sauerstoffarmen Umgebung 220 geeignet ist. In der gezeigten Ausführungsform repräsentiert die Prozessanlage 260 eine Clusteranlage bzw. eine Mehrprozesskammeranlage mit mehreren Prozesskammern 216a, 216b, 262a, 262b, in der eine parallele und serielle Bearbeitung der Substrate 200 erfolgt. Beispielsweise repräsentieren die Kammern 261a, 262a eine Sequenz aus Prozessschritten zum Abscheiden der Schichten 212 und 216. In ähnlicher Weise repräsentieren die Prozesskammern 261b, 262b eine parallele Sequenz zur Herstellung der Schichten 212 und 216, wodurch der Gesamtdurchsatz der Anlage 260 erhöht wird. Es sollte beachtet werden, dass weitere Prozessschritte in der Anlage 260 abhängig von der gesamten Komplexität eingerichtet sein können. Beispielsweise können zusätzliche Prozesskammern vorgesehen sein, um das dielektrische Material mit großem ε 211b (siehe 2b) möglicherweise ebenfalls innerhalb der sauerstoffarmen Umgebung 220 abzuscheiden. Wie gezeigt, werden zusätzliche Transportaktivitäten zwischen den Prozesskammern 261a, 262a in der Umgebung 220 ausgeführt, um eine unerwünschte Einwirkung der Umgebungsatmosphäre zu vermeiden. In anderen anschaulichen Ausführungsformen sind die Prozesskammern 261a, 262a nicht innerhalb eines einzelnen Hauptgehäuses vorgesehen, wenn eine unerwünschte Einwirkung der Umgebungsatmosphäre während einer entsprechenden Transportaktivität und während entsprechender Wartezeiten sichergestellt ist. In der gezeigten Ausführungsform besitzt das Substrat 201 nach der Bearbeitung in den Kammern 262a, 262b eine erhöhte Unversehrtheit im Hinblick auf die Einwirkung von Sauerstoff und bietet somit eine größere Flexibilität beim Disponieren des gesamten Prozessablaufs innerhalb der Halbleiterfertigungsstätte.
2d zeigt schematisch das Halbleiterbauelement 200 gemäß anschaulicher Ausführungsformen, in denen das Bauelement 200 der Einwirkung eines nasschemischen Reinigungsprozesses 223 unterzogen wird, der auf der Grundlage eines beliebigen geeigneten Reinigungsrezepts ausgeführt wird, beispielsweise unter Anwendung von HF, APM (Ammoniumwasserstoffperoxidmischung) und dergleichen. Wie zuvor erläutert ist, sorgt die Schicht 216 für eine größere Flexibilität im Hinblick auf jegliche Wartezeiten für das Abscheiden eines weiteren Elektrodenmaterials, etwa in Form von Silizium und dergleichen, da eine merkliche Sauerstoffdiffusion durch die Schicht 216 in die Schicht 212 hinein unterdrückt wird. Andererseits kann Oxid, das sich auf der Schicht 216 bildet, durch den „späten” Reinigungsprozess 223 verringert werden, der kurz vor einem nachfolgenden Abscheideprozess ausgeführt wird. Während des Prozesses 223 werden Oxidmaterialien wirksam entfernt, während die Schicht 216, die etwa in Form eines Siliziummaterials, eines Silizium/Gemanium-Materials, eines Germaniummaterials und dergleichen, vorgesehen ist, die Schicht 212 schützt.
2e zeigt schematisch das Halbleiterbauelement 200 während eines weiteren Abscheideprozesses 224, in welchem ein Elektrodenmaterial 213, etwa Silizium, Silizium/Germanium, Germanium und dergleichen, abgeschieden wird. Während des Abscheideprozesses 224 werden geeignete erhöhte Temperaturen eingesetzt, um eine im Wesentlichen amorphe Struktur des Materials 213 bereitzustellen oder um eine polykristalline Struktur abhängig von der gesamten Prozessstrategie vorzusehen. Es sollte beachtet werden, dass nach der Abscheidung des Elektrodenmaterials 213 weitere Materialien darauf gebildet werden können, etwa ein Deckmaterial, ein Hartmaskenmaterial und dergleichen, wie es für das Strukturieren des Schichtstapels mit den Schichten 212, 216 und 213 erforderlich ist.
2f zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt sind die Schichten 213, 216, 212 und 211, möglicherweise in Verbindung mit einem Deckmaterial 215, etwa einem Siliziumnitridmaterial, in eine Gateelektrodenstruktur 210 strukturiert. Eine Beschichtung 217, etwa eine Siliziumnitridbeschichtung, ist an Seitenwänden der Gateelektrodenstruktur 210 gebildet, wie dies auch zuvor erläutert ist. Die Strukturierung des Halbleiterbauelements 200 kann auf der Grundlage einer beliebigen geeigneten Ätzmaske erfolgen, die durch die gestrichelten Linien 225 angegeben ist. Das Strukturieren der Gateelektrodenstruktur 210 kann auf der Grundlage geeigneter Prozesstechniken mit modernen Lithographie- und Ätzprozessen bewerkstelligt werden. Daraufhin wird die Beschichtung 217 durch komplexe thermisch aktivierte CVD-Techniken hergestellt, woran sich anisotrope Ätzprozesse anschließen. Somit kann die Gateelektrodenstruktur 210 das Material 216 enthalten, das für bessere Grenzflächeneigenschaften zwischen den Materialien 213 und 212 sorgt, woraus sich ein besseres Transistorleistungsverhalten nach der Fertigstellung der Transistorstruktur auf der Grundlage der Gateelektrodenstruktur 210 ergibt.
2g zeigt schematisch das Halbleiterbauelement 200 gemäß anschaulicher Ausführungsformen, in denen eine komplexe Gateelektrodenstruktur gemäß einer Prozesssequenz hergestellt wird, wie sie zuvor mit Bezug zu den 2a bis 2e beschrieben ist, wobei zusätzlich eine Schwellwerteinstellung für eine Art an Transistor erfolgt, indem ein schwellwerteinstellendes Halbleitermaterial vorgesehen wird. Zu diesem Zweck wird in einem aktiven Gebiet 202a, das das aktive Gebiet eins p-Kanaltransistors repräsentieren kann, eine Halbleiterlegierung 202c, etwa eine Silizium/Germanium-Legierung, hergestellt, um damit in geeigneter Weise die Bandlücke in Bezug auf die Gateelektrodenstruktur festzulegen, die aus den Schichten 211, 212, 216 und 213 zu bilden ist. Andererseits ist die Schwellwerteinstellung, die durch diese Materialien erreicht wird, für einen n-Kanaltransistor geeignet, der in und über einem zweiten aktiven Gebiet 202b herzustellen ist. Das Bauelement 200, wie es in 2g gezeigt ist, kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, in denen eine Isolationsstruktur 204 in der Halbleiterschicht 202 so gebildet wird, dass die aktiven Gebiete 202a, 202b abgegrenzt sind. Daraufhin wird das aktive Gebiet 202b maskiert, beispielsweise mittels einer Oxidschicht, und die Halbleiterlegierung 202c wird mittels eines selektiven epitaktischen Aufwachsprozesses hergestellt, in welchem die Schicht 202 mit einer vorbestimmten Zusammensetzung und Dicke erzeugt wird. Danach werden die Schichten 211, 212, 216 und 213 möglicherweise in Verbindung mit der Schicht 215 abgeschieden, wie dies zuvor beschrieben ist.
2h zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase gemäß anschaulicher Ausführungsformen, in der Gateelektrodenstrukturen 210a, 210b hergestellt sind, die beide die Schichten 211,212, 216 und 213 und die Deckschicht 215 aufweisen. In der gezeigten Ausführungsform ist eine Abstandshalterstruktur 205a an Seitenwänden der Gateelektrodenstruktur 210a gebildet, während die Gateelektrodenstruktur 210b und das aktive Gebiet 202b von einer Maskenschicht 205 bedeckt sind. in diesem Falle wird ein zusätzlicher leistungssteigender Mechanismus für den Transistor, der dem aktiven Gebiet 202a entspricht, eingerichtet, indem etwa Aussparungen darin hergestellt und ein verformungsinduzierender Halbleiterlegierungsmaterial aufgewachsen wird, etwa eine Silizium/Germanium-Legierung, wodurch eine Verformungskomponente hervorgerufen wird, die die gesamte Ladungsträgerbeweglichkeit und somit das Transistorleistungsverhalten erhöht. Somit kann in komplexen Anwendungen eine bessere Gleichmäßigkeit der Gateelektrodenstrukturen 210a, 210b zur gesamten Bauteilgleichmäßigkeit beitragen, da die grundlegenden Transistoreigenschaften, etwa die Schweliwertspannung, in einer frühen Fertigungsphase durch geeignetes Auswählen der Materialien 211 und 212 in Verbindung mit dem zusätzlichen schwellwerteinstellenden Material 202c festgelegt sind. Folglich sorgt die Schicht 216 für eine bessere Integrität und damit Stabilität der zuvor eingestellten Materialeigenschaften, wodurch zu einer besseren Produktgleichmäßigkeit in den schließlich erhaltenen Transistorelementen beigetragen wird.
2i zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen die endgültige Konfiguration der Gateelektrodenstruktur 210 in einem sehr fortgeschrittenen Fertigungsstadium bestimmt wird. Wie gezeigt, umfasst das Bauelement 200 einen Transistor 250 mit der Gateelektrodenstruktur 210, die ein Metallsilizidgebiete 214 aufweisen kann, das in dem Material 213 gebildet ist, wenn ein wesentlicher Anteil einer Siliziumsorte enthalten ist. Des weiteren sind Drain- und Sourcegebiete 252 in der Halbleiterschicht 202 ausgebildet und schließen lateral ein Kanalgebiet 251 ein. Ferner sind Metallsilizidgebiete 254 in den Drain- und Sourcegebieten 252 ausgebildet. Abhängig von den gesamten Prozess- und Bauteilerfordernissen ist eine Abstandshalterstruktur 253 an Seitenwänden der Gateelektrodenstruktur 210 ausgebildet. Des weiteren ist der Transistor 250 in einem dielektrischen Material eingebettet, das beispielsweise in Form einer ersten Schicht 230 und einer zweiten Schicht 231 vorgesehen ist, wobei etwa in einigen anschaulichen Fällen die Schicht 230 in Form eines spannungsinduzierenden Materials bereitgestellt wird, etwa als ein Siliziumnitridmaterial, als ein stickstoffenthaltendes Siliziumkarbidmaterial und dergleichen.
Das in 2i gezeigte Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, die beispielsweise die Herstellung der Drain- und Sourcegebiete 252 nach dem Strukturieren der Gateelektrodenstruktur 210 beinhalten, wie dies zuvor beschrieben ist. Die Drain- und Sourcegebiete 252 können auf der Grundlage der Seitenwandabstandshalterstruktur 253 hergestellt werden, die einen beliebigen Grad an Komplexität abhängig von dem gewünschten gesamten Dotierstoffprofil für die Drain- und Sourcegebiete 252 aufweisen. Nach der Aktivierung der Dotierstoffsorten in den Drain- und Sourcegebieten 252 werden die Metallsilizidgebiete 254, 214 auf der Grundlage gut etablierter Silizidierungsverfahren hergestellt. Daraufhin werden die Schichten 230, 231 auf der Grundlage gut etablierter Abscheidetechniken hergestellt, woran sich ein geeigneter Planarisierungsprozess anschließen kann, um die Gateelektrodenstruktur 210 freizulegen, d. h. das Material 214 freizulegen.
2j zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt das Halbleitebauelement 200 der Einwirkung einer Ätzumgebung 225, um die Materialien 214 und 213 in Verbindung mit dem Material 216 zu entfernen. Zu diesem Zweck können eine Vielzahl gut bekannter nasschemischer Ätzrezepte angewendete werden, etwa Kaliumhydroxid, TMAH (Tetramethylammoniumhydroxid) und dergleichen sind für diesen Zweck verfügbar. In anderen Fällen werden sehr selektive plasmaunterstützte Ätzrezepte angewendet, wobei typischerweise diese Ätzrezepte einen hohen Grad an Selektivität in Bezug auf Siliziumdioxidmaterial besitzen. Während des Ätzprozesses 225 kann somit eine bessere Prozessgleichmäßigkeit im Vergleich zu konventionellen Strategien erreicht werden, da das Vorhandensein von Siliziumdioxidresten deutlich eingeschränkt ist auf Grund des Einbaus der Schicht 216 (siehe 2i). Folglich kann die Schicht 212 in zuverlässiger Weise während des Ätzprozesses 225 freigelegt werden.
2k zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der ein metallenthaltendes Elektrodenmaterial 217 auf der Schicht 212 gebildet ist, was bewerkstelligt werden kann, indem ein geeignetes Metall mittels einer geeigneten Abscheidtechnik aufgebracht wird, etwa durch Sputter-Abscheidung, CVD, und dergleichen. Daraufhin wird überschüssiges Material entfernt, etwa durch CMP (chemischmechanisches Polieren) und dergleichen. Das metallenthaltene Material 217 ist so gewählt, dass in Verbindung mit der Schicht 212 eine geeignete Austrittsarbeit und somit eine Schwellwertspannung des Transistors 250 erreicht wird. Auf Grund der zuverlässigen Freilegung der Schicht 212 und der deutlichen Verringerung von Resten, etwa von Siliziumdioxidresten, wie sie typischerweise in konventionellen Strategien auftreten, wird somit eine zuverlässige und vorhersagbare Einstellung der Schwellwertspannung mittels des Materials 217 in Verbindung mit der Schicht 212 erreicht. In ähnlicher Weise kann in anderen Transistorelementen, die eine andere Austrittsarbeit erfordern, eine Sequenz mit einem Ätzprozess und einem nachfolgenden Abscheideprozess eines geeigneten Metalls wiederholt werden, wobei das Material 217 in der Gateelektrodenstruktur 210 als ein Ätzstoppmaterial dient. Auch in diesem Falle werden bessere Transistoreigenschaften erreicht.
Es gilt also: Die vorliegende Offenbarung stellt Techniken bereit, in denen eine bessere Integrität eines metallenthaltenden Elektrodenmaterials oder Deckmaterials erreich wird, indem eine zusätzliche Deckschicht, etwa eine Siliziumschicht, vorgesehen wird, die für eine bessere Flexibilität bei der Disponierung der gesamten Prozesssequenz sorgt. Die zusätzliche Deckschicht führt zu einer besseren Gleichmäßigkeit und zu einem besseren Leistungsverhalten von Transistoren, in denen die Eigenschaften der Gateelektrodenstruktur in einer sehr frühen Fertigungsphase eingestellt werden. In anderen Ausführungsformen, in denen ein Teil des Elektrodenmaterials durch ein die Austrittsarbeit einstellendes Metall nach der Fertigstellung der grundlegenden Transistorkonfiguration ersetzt wird, kann die zusätzliche Deckschicht ebenfalls für eine bessere Prozessgleichmäßigkeit sorgen, wodurch zu einer besseren Stabilität der Transistoreigenschaften beigetragen wird.
Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und ist für den Zweck gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Lehre zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims

Verfahren mit: Bilden eines metallenthaltenden Elektrodenmaterials auf einer Gateisolationsschicht in einer sauerstoffarmen Umgebung, wobei die Gateisolationsschicht über einem Substrat eines Halbleiterbauelements ausgebildet ist und ein dielektrisches Material mit großem ε aufweist; Bilden eines ersten Halbleitermaterials auf dem metallenthaltenden Elektrodenmaterial in der sauerstoffarmen Umgebung; Bilden eines zweiten Halbleitermaterials über dem ersten Halbleitermaterial; Bilden einer Ätzmaske über dem zweiten Halbleitermaterial; und Strukturieren des zweiten Halbleitermaterials, des ersten Halbleitermaterials und des metallenthaltenden Elektrodenmaterials, um eine Gateelektrodenstruktur eines Transistors zu bilden.
Verfahren nach Anspruch 1, wobei das erste Halbleitermaterial bei einer Prozesstemperatur von ungefähr 400 Grad C oder weniger hergestellt wird.
Verfahren nach Anspruch 1, wobei eine Dicke des ersten Halbleitermaterials ungefähr 0,5 bis 3 Nanometer (nm) beträgt.
Verfahren nach Anspruch 1, das ferner umfasst: Ausführen eines Reinigungsprozesses nach dem Bilden des ersten Halbleitermaterials und vor dem Bilden des zweiten Halbleitermaterials.
Verfahren nach Anspruch 4, wobei der Reinigungsprozess auf der Grundlage von Flusssäure ausgeführt wird.
Verfahren nach Anspruch 1, wobei das erste und/oder das zweite Halbleitermaterial Silizium aufweist.
Verfahren nach Anspruch 1, wobei das erste und/oder das zweite Halbleitermaterial Germanium aufweist.
Verfahren nach Anspruch 1, wobei das metallenthaltende Elektrodenmaterial in einer ersten Prozesskammer gebildet wird und das erste Halbleitermaterial in einer zweiten Prozesskammer gebildet wird und wobei die sauerstoffarme Umgebung in der ersten und der zweiten Prozesskammer und in einem Transportkanal zum Überführen des Substrats von der ersten Prozesskammer zu der zweiten Prozesskammer eingerichtet wird.
Verfahren nach Anspruch 1, das ferner umfasst: Entfernen des zweiten Halbleitermaterials und Bilden eines metallenthaltenden Materials auf dem metallenthaltenden Elektrodenmaterial, wobei das metallenthaltende Material und das metallenthaltende Elektrodenmaterial eine Austrittsarbeit der Gateelektrodenstruktur festlegen.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Halbleiterlegierung auf einem Kanalgebiet und Bilden der Gateisolationsschicht auf der Halbleiterlegierung, um eine Schwellwertspannung des Transistors einzustellen.
Verfahren zur Herstellung einer Gateelektrodenstruktur eines Transistors, wobei das Verfahren umfasst: Ausführen einer Prozesssequenz zur Bildung eines metallenthaltenden Materials auf einer Gateisolationsschicht und Bilden einer Deckschicht auf dem metallenthaltenden Material ohne Einwirkung einer Umgebungsatmosphäre auf das metallenthaltende Material; Ausführen eines nasschemischen Reinigungsprozesses an der Deckschicht; Bilden eines Elektrodenmaterials über dem metallenthaltenden Material; und Strukturieren zumindest des metallenthaltenden Materials und des Elektrodenmaterials, um eine Gateelektrodenstruktur zu bilden.
Verfahren nach Anspruch 11, wobei Bilden der Deckschicht umfasst: Abscheiden eines Halbleitermaterials bei einer Temperatur von ungefähr 400 Grad C oder weniger.
Verfahren nach Anspruch 12, wobei das Halbleitermaterial Silizium und/oder Germanium aufweist.
Verfahren nach Anspruch 11, wobei das Elektrodenmaterial Silizium und/oder Germanium aufweist.
Verfahren nach Anspruch 14, das ferner umfasst: Bilden der Gateisolationsschicht durch Bilden eines dielektrischen Materials mit großem ε über einem Kanalgebiet des Transistors.
Verfahren nach Anspruch 15, wobei Bilden der Gateisolationsschicht ferner umfasst: Bilden einer dielektrischen Materialschicht auf dem Kanalgebiet und wobei das dielektrische Material mit großem ε auf der dielektrischen Materialschicht gebildet wird.
Verfahren nach Anspruch 11, das ferner umfasst: Entfernen des Elektrodenmaterials und Bilden eines metallenthaltenden Elektrodenmaterials auf dem metallenthaltenden Material.
Verfahren nach Anspruch 14, das ferner umfasst: Bilden einer schwellwerteinstellenden Halbleiterlegierung auf einer siliziumbasierten Halbleiterschicht und Bilden der Gateisolationsschicht auf der schwellwerteinstellenden Halbleiterlegierung.
Verfahren zur Herstellung einer Gateelektrodenstruktur eines Transistor, wobei das Verfahren umfasst: Bilden eines ersten Elektrodenmaterials auf einer Gateisolationsschicht; Bilden eines zweiten Elektrodenmaterials auf dem ersten Elektrodenmaterial, während das erste Elektrodenmaterial in einer sauerstoffarmen Umgebung gehalten wird, wobei das zweite Elektrodenmaterial Silizium und/oder Germanium aufweist; Bilden eines dritten Elektrodenmaterials auf dem zweiten Elektrodenmaterial; und Strukturieren zumindest des ersten, des zweiten und des dritten Elektrodenmaterials auf der Grundlage einer Ätzmaske.
Verfahren nach Anspruch 19, das ferner umfasst: Ausführen eines nasschemischen Reinigungsprozesses vor dem Bilden des dritten Elektrodenmaterials.
Verfahren nach Anspruch 19, wobei das zweite Elektrodenmaterial mit einer Dicke von ungefähr 0,5 bis 3 nm hergestellt wird.
Verfahren nach Anspruch 19, wobei die Gateisolationsschicht ein dielektrisches Material mit großem ε aufweist.
Verfahren nach Anspruch 19, das ferner umfasst: Entfernen des zweiten und des dritten Elektrodenmaterials und Bilden eines metallenthaltenden Elektrodenmaterials auf dem ersten Elektrodenmaterial.
Verfahren nach Anspruch 19, wobei eine Länge des ersten Elektrodenmaterials kleiner als ungefähr 50 nm ist.