KR20180111449A - Mos 제어 정류기의 제조방법 - Google Patents

Mos 제어 정류기의 제조방법 Download PDF

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원종일
조두형
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Abstract

본 발명은 MOS 제어 정류기의 제조방법을 개시한다. 그의 제조방법은, 제 1 도전형의 기판 상에 상기 제 1 도전형의 에피 층을 형성하는 단계와, 상기 에피 층의 상부 내에 상기 제 1 도전형과 다른 제 2 도전형의 웰 영역들을 형성하는 단계와, 상기 웰 영역들의 일부와 상기 웰 영역들 사이의 상기 에피 층 상에 게이트 절연막과 게이트 전극을 형성하는 단계와, 상기 게이트 전극, 상기 게이트 전극 양측의 상기 웰 영역들 상에 애노드를 형성하는 단계; 및 상기 기판의 하부에 캐소드를 형성하는 단계를 포함한다. 상기 애노드를 형성하는 단계는: 상기 웰 영역들과 상기 게이트 전극 상에 상기 웰 영역들에 대해 쇼트키 접촉을 갖는 금속을 포함하는 하부 애노드를 형성하는 단계와, 상기 하부 애노드 상에 상부 애노드를 형성하는 단계를 포함할 수 있다.

Description

MOS 제어 정류기의 제조방법{Method for manufacturing MOS-controlled rectifier}
본 발명은 전력 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 MOS 제어 정류기의 제조방법에 관한 것이다.
전력 반도체 소자(Power Semiconductor Device)는 주로 전력의 직류-교류, 주파수, 또는 전압을 변환할 수 있다. 상기 전력 반도체 소자는 파워를 생산하는 단계에서부터 사용하는 단계까지 다양하게 사용되고 있다. 최근에는 에너지의 절약의 중요성이 대두되면서 가전뿐만 아니라, 전기자동차, 신 재생에너지 발전에서의 상기 전력 반도체 소자의 효율 및 내구성을 증가시키기 위한 연구 개발이 활발히 이루어지고 있다. 예를 들어, 상기 전력 반도체 소자는 MOSFET과 IGBT의 스위칭 소자와, 다이오드의 전력정류소자를 포함할 수 있다.
상기 전력 정류소자들은 P-N 접합 다이오드 또는 쇼트키 다이오드(Schottky
diode) 등을 이용한다. 상기 P-N 접합 다이오드 소자는 낮은 누설전류 특성 및 고온에서 양호한 신뢰성을 갖는다. 하지만, 상기 P-N 접합 다이오드 소자는 높은 순방향 턴-온 전압(forward turn-on voltage, 약 0.7V)을 갖고. 또한, 상기 P-N 접합 다이오드는 소수 캐리어들(minority carriers)에 의한 전류 전도 특성을 가져, 상기 P-N 접합다이오드의 스위칭 속도, 예컨대, 역방향 회복 시간(reverse recovery time)이 느리다. 반면, 상기 쇼트키 다이오드는 적절한 금속 전극에 의하여 낮은 순방향 턴-온 전압을 가진다. 또한, 상기 쇼트키 다이오드는 다수 캐리어들(major carriers)에 의한 전류 전도 특성을 가져, 상기 쇼트키 다이오드의 역방향 회복 시간이 빠르다. 하지만, 오프 상태에서 상기 쇼트키 다이오드는 큰 누설 전류를 갖는다. 또한, 상기 쇼트키 다이오드는 서로 접촉된 금속 및 반도체를 포함하여, 상기 쇼트키 다이오드의 신뢰성은 고온에서 저하된다.
한편, R. K. Williams 등은 US patent 5,818,084에서 MOSFET (metal oxide semiconductor field effect transistor) 구조에서 드레인(drain)과 게이트(gate), 바디(body)를 동시에 연결하여 애노드(anode)을 형성하고 소스(source)를 캐소드(cathode)으로 사용하는 정류소자 구조를 제안하였다. 상기 선행특허는 일반적인 MOS connection diode (드레인과 게이트를 연결하여 양극을 형성하고 소스와 바디를 연결하여 음극을 형성) 보다 턴-온 전압이 낮고, 다수케리어 전도특성을 가지기 때문에 역회복시간(reverse recovery time)이 P-N 접합 다이오드 보다 빠르며, 누설전류 및 고온 신뢰성이 양호한 특성을 가진다.
한편, US 6,186,408, US 6,331,455, US 6,420,225, US6,448,160, US 6,765,264, US 6,979,861 등에서 상기 MOSFET 구조를 이용한 정류소자의 다양한 제작 방법이 제시되고 있다. 상기 제안 특허들은 공통적으로 소자 하부의 캐소드(cathode), 에피층 및 상부의 애노드(anode)를 포함하고 있다. 또한 소자의 상부는 가드링(guard-ring) 영역과 활성(active) 영역을 포함하고 있으며, 활성 영역 내에는 웰(well) 확산 영역, 드레인(drain) 확산 영역 및 게이트(gate)들을 포함하고 있다. 또한 웰 영역들에 일정한 전위를 제공하기 위한 플러그(plug) 영역을 포함하고 있다. 상기 에피 층, 웰 영역들 및 드레인 불순물 영역들은 기생 NPN BJT(Bipolar Junction Transistor) 구조를 가질 수 있다. 상기 드레인 불순물 영역들은 포토리소그래피 공정 및 이온주입 공정을 통해 상기 웰 영역들 각각의 내에 형성될 수 있다. 상기 애노드는 상기 드레인 불순물 영역들 상에 형성될 수 있다.
하지만, 상기 드레인 불순물 영역들의 형성은 생산 공정 횟수를 증가시키고, 상기 활성영역 내 플러그 영역은 소자의 크기를 증가시켜 생산성을 감소시킨다. 또한, 상기 NPN BJT 구조에 근거한 기생 BJT를 유발하여 소자의 강건성(ruggedness)을 감소시킬 수 있다.
본 발명이 해결하고자 하는 과제는 생산성을 증가시킬 수 있는 MOS 제어 정류기의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 과제는 소자의 강건성을 증가시킬 수 있는 MOS 제어 정류기의 제조방법을 제공하는 데 있다.
본 발명은 MOS 제어 정류기의 제조방법을 개시한다. 그의 제조방법은, 제 1 도전형의 기판 상에 상기 제 1 도전형의 에피 층을 형성하는 단계; 상기 에피 층의 상부 내에 상기 제 1 도전형과 다른 제 2 도전형의 웰 영역들을 형성하는 단계; 상기 웰 영역들의 일부와 상기 웰 영역들 사이의 상기 에피 층 상에 게이트 절연막과 게이트 전극을 형성하는 단계; 상기 게이트 전극과 상기 게이트 전극 양측의 상기 웰 영역들 상에 애노드를 형성하는 단계; 및 상기 기판의 하부에 캐소드를 형성하는 단계를 포함한다. 여기서, 상기 애노드를 형성하는 단계는: 상기 웰 영역들과 상기 게이트 전극 상에 상기 웰 영역들에 대해 쇼트키 접촉 저항을 갖는 금속을 포함하는 하부 애노드를 형성하는 단계; 및 상기 하부 애노드 상에 상부 애노드를 형성하는 단계를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 MOS 제어 정류기의 제조방법은 상기 하부 애노드에서 종래의 드레인 불순물 영역들의 포토리소그래피 공정 및 이온주입 공정을 제거시키고, 플러그 영역을 별도로 형성하지 않음으로써 소자의 크기를 감소시켜 생산성을 증가시킬 수 있다. 상기 하부 애노드는 상기 드레인 불순물 영역들을 제거하여 기생 NPN BJT 구조를 형성하지 않음으로써 소자의 강건성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 MOS 제어 정류기의 제조방법을 보여주는 플로우 챠트이다.
도 2 내지 도 9는 도 1의 MOS 제어 정류기의 제조방법을 보여주는 공정 단면도들이다.
도 10은 본 발명의 MOS 제어 정류기의 제조방법의 일 예를 보여주는 플로우 챠트이다.
도 11 내지 도 17은 도 10의 MOS 제어 정류기의 제조방법을 보여주는 공정 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 굴곡으로 형성된 유체 및 폴리머 층은 평탄하게 형성될 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시 예에 따른 MOS 제어 정류기의 제조방법을 보여준다. 도 2 내지 도 9는 도 1의 MOS 제어 정류기의 제조방법을 보여주는 공정 단면도들이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 버퍼 층(20)을 형성한다(S10). 상기 기판(10)은 실리콘(Si), 실리콘 카바이드(SiC) 또는 갈륨 나이트라이드(GaN)을 포함할 수 있다. 상기 기판(10)은 n 타입 불순물(ex, 인(phosphorus) 또는 아세닉(arsenic))으로 도핑될 수 있다. 상기 버퍼 층(20)은 에피텍시성장방법 및/또는 화학기상증착방법으로 형성된 결정 실리콘을 포함할 수 있다. 상기 버퍼 층(20)은 상기 n 타입 불순물로 도핑될 수 있다. 상기 n 타입 불순물은 상기 버퍼 층(20) 보다 상기 기판(10) 내에 많은 농도를 가질 수 있다. 예를 들어, 상기 기판(10)이 N+ 농도의 상기 n 타입 불순물로 도핑되면, 상기 버퍼 층(20)은 N 농도의 상기 n 타입 불순물로 도핑될 수 있다.
도 1 및 도 3을 참조하면, 상기 버퍼 층(20) 상에 에피 층(30)을 형성한다(S20). 상기 에피 층(30)은 상기 버퍼 층(20)과 동일한 물질을 포함할 수 있다. 상기 에피 층(30)은 에피텍시성장방법으로 형성된 결정 실리콘을 포함할 수 있다. 상기 에피 층(30)은 상기 n 타입 불순물로 도핑될 수 있다. 상기 에피 층(30)은 상기 기판(10)과 상기 버퍼 층(20)보다 작은 농도의 상기 n 타입 불순물로 도핑될 수 있다. 예를 들어, 상기 기판(10)이 N+ 농도의 상기 n 타입 불순물로 도핑되고 상기 버퍼 층(20)이 N 농도의 상기 n 타입 불순물로 도핑되면, 상기 에피 층(30)은 N- 농도의 상기 n 타입 불순물로 도핑될 수 있다.
도 1 및 도 4를 참조하면, 상기 에피 층(30)의 상부 내에 복수개의 웰 영역들(40)을 형성한다(S30). 상기 웰 영역들(40)은 상기 n 타입 불순물과 다른 p 타입 불순물(ex, 보론(boron), 갈륨(gallium))을 포함할 수 있다.
도 1 및 도 5를 참조하면, 상기 복수개의 웰 영역들(40)과, 상기 웰 영역들(40) 사이의 상기 에피 층(30) 상에 게이트 절연막(50)을 형성한다(S40). 상기 게이트 절연막(50)은 실리콘 옥사이드(SiO2)를 포함할 수 있다. 상기 게이트 절연막(50)은 급속열처리 공정(RTP: Rapidly Thermal Process)에 의해 형성될 수 있다. 상기 게이트 절연막(50)은 약 30Å 내지 약 500Å 정도의 두께로 형성될 수 있다.
도 1 및 도 6을 참조하면, 상기 게이트 절연막(50) 상에 게이트 전극(60)을 형성한다(S50). 상기 게이트 전극(60)은 화학기상증착방법으로 형성된 폴리 실리콘을 포함할 수 있다. 상기 게이트 전극(60)과 상기 게이트 절연막(50)은 포토리소그래피 방법 및 식각 방법에 의해 상기 웰 영역들(40)의 일부와 상기 웰 영역들(40) 사이의 상기 에피 층(30) 상에 잔류될 수 있다.
도 1, 도 7 및 도 8을 참조하면, 상기 게이트 전극(60) 및 상기 웰 영역들(40) 상에 애노드(70)를 형성한다(S60). 일 예에 따르면, 상기 애노드(70)를 형성하는 단계(S60)는 하부 애노드(72)를 형성하는 단계(S62)와 상부 애노드(74)를 형성하는 단계(S64)를 포함할 수 있다.
도 1 및 도 7을 참조하면, 상기 게이트 전극(60)과, 상기 게이트 전극(60) 양측의 상기 웰 영역들(40) 상에 상기 하부 애노드(72)를 형성한다(S62). 상기 하부 애노드(72)는 종래의 애노드와 웰 영역들 사이의 드레인 불순물 영역을 형성하기 위한 포토리소그래 공정과 이온주입 공정을 제거하여 생산성을 증가시킬 수 있다. 상기 하부 애노드(72)는 종래의 NPN BJT 구조를 제거하여 소자의 수명을 증가시킬 수 있다.
일 예에 따르면, 상기 하부 애노드(72)는 상기 웰 영역들(40)과 쇼트키 접촉을 갖는 일함수 금속을 포함할 수 있다. 또한, 상기 하부 애노드(72)는 상기 웰 영역들(40)과 쇼트키 접촉을 가지고, 상기 게이트전극(60) 하부의 웰 영역들이 애노드 전압에 의해 반전(inversion)되어 형성되는 채널(channel)과 오믹접촉을 갖는 일함수 금속을 포함할 수 있다.
상기 하부 애노드(72)는 스퍼터링 방법으로 형성될 수 있다. 상기 하부 애노드(72)는 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf)의 전이 금속을 포함할 수 있다. 상기 하부 애노드(72)는 상기 게이트 전극(60)과 동일한 물질을 포함할 수 있다. 상기 하부 애노드(72)는 화학기상증착방법으로 형성된 일함수 금속 실리사이드를 포함할 수 있다. 상기 하부 애노드(72)는 티타늄 실리사이드(TiSi)을 포함할 수 있다. 상기 하부 애노드(72)는 희토류 금속 실리사이드(ex, ErSi 또는 YbSi)를 포함할 수 있다. 상기 하부 애노드(72)는 티타늄 나이트라이드(TiN)를 포함할 수 있다.
도 1 및 도 8을 참조하면, 상기 하부 애노드(72) 상에 상기 상부 애노드(74)를 형성한다(S64). 상기 상부 애노드(74)는 스퍼터링 방법으로 형성된 알루미늄(Al)을 포함할 수 있다.
도 1 및 도 9를 참조하면, 상기 기판(10)의 하부에 캐소드(80)를 형성한다(S70). 상기 캐소드(80)는 스퍼터링 방법으로 형성된 알루미늄(Al)을 포함할 수 있다.
도 10은 본 발명의 MOS 제어 정류기의 제조방법의 일 예를 보여준다. 도 11 내지 도 17은 도 10의 MOS 제어 정류기의 제조방법을 보여주는 공정 단면도들이다.
도 10 및 도 11을 참조하면, 에피 층(30)의 상부 내에 웰 영역(40a)을 형성한다(S30a). 상기 웰 영역(40a)은 p 타입 불순물의 이온주입 공정 또는 에피텍시성장방법에 의해 상기 에피 층(30)의 상부 전체에 형성될 수 있다. 즉, 상기 p 타입 불순물은 마스크 패턴없이 상기 에피 층(30) 내에 이온주입될 수 있다. 그 전에, 상기 버퍼 층(20)을 형성하는 단계(S10) 및 상기 에피 층(30)을 형성하는 단계(S20)는 도 1 내지 도 3과 동일할 수 있다.
도 10 및 도 12를 참조하면, 상기 웰 영역(40a)의 일부와 상기 에피 층(30)의 일부를 제거하여 트렌치(42)를 형성한다(S32). 상기 트렌치(42)는 포토리소그래피공정 및 식각 공정에 의해 형성될 수 있다. 상기 트렌치(42)의 바닥은 상기 에피 층(30)의 일부를 노출하고, 상기 트렌치(42)의 측벽들은 상기 웰 영역(40a)의 일부를 노출할 수 있다.
도 10 및 도 13을 참조하면, 상기 트렌치(42) 내의 상기 에피 층(30)의 일부와, 상기 웰 영역(40) 상에 게이트 절연막(50a)을 형성한다(S40a). 상기 게이트 절연막(50a)은 약 30Å 내지 약 500Å의 두께로 형성될 수 있다.
도 10 및 도 14를 참조하면, 상기 트렌치(42) 내에 게이트 전극(60a)을 형성한다(S50a). 상기 게이트 전극(60a)은 화학기상증착방법 및 기계적화학적연마(CMP) 방법에 의해 형성된 폴리 실리콘을 포함할 수 있다.
도 10, 도 15 및 도 16을 참조하면, 상기 게이트 전극(60a)을 포함하는 상기 기판(10) 상에 애노드(70a)를 형성한다(S60a). 상기 애노드(70a)를 형성하는 단계(S60a)는 하부 애노드(72a)를 형성하는 단계(S62a)와 상부 애노드(74a)를 형성하는 단계(S64a)를 포함할 수 있다.
도 10 및 도 15를 참조하면, 상기 게이트 전극(60a), 게이트 절연막(50a) 및 상기 웰 영역(40a) 상에 하부 애노드(72a)를 형성한다(S62a). 상기 하부 애노드(72a)는 상기 웰 영역들(40a)과 쇼트키 접촉을 갖는 일함수 금속을 포함할 수 있다. 또한, 상기 하부 애노드(72a)는 상기 웰 영역들(40a)과 쇼트키 접촉을 가지고, 상기 게이트전극(60) 측면의 웰 영역들이 애노드 전압에 의해 반전(inversion)되어 형성되는 채널(channel)과 오믹접촉을 갖는 일함수 금속을 포함할 수 있다.
상기 하부 애노드(72a)는 스퍼터링 방법으로 형성될 수 있다. 상기 하부 애노드(72a)는 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf)의 전이 금속을 포함할 수 있다. 상기 하부 애노드(72a)는 상기 게이트 전극(60a)과 동일한 물질을 포함할 수 있다. 상기 하부 애노드(72a)는 화학기상증착방법으로 형성된 금속 실리사이드를 포함할 수 있다. 상기 하부 애노드(72)는 티타늄 실리사이드(TiSi)을 포함할 수 있다. 상기 하부 애노드(72a)는 희토류 금속 실리사이드(ex, ErSi 또는 YbSi)를 포함할 수 있다. 상기 하부 애노드(72a)는 티타늄 나이트라이드(TiN)를 포함할 수 있다.
도 10 및 도 16을 참조하면, 상기 하부 애노드(72a) 상에 상부 애노드(74a)를 형성한다(S64a). 상기 상부 애노드(74a)는 스퍼터링 방법으로 형성된 알루미늄(Al)을 포함할 수 있다.
도 10 및 도 17을 참조하면, 상기 기판(10)의 하부 상에 캐소드(80)를 형성한다(S70a). 상기 캐소드(80)는 스퍼터링 방법으로 형성된 알루미늄(Al)을 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (1)

  1. 제 1 도전형의 기판 상에 상기 제 1 도전형의 에피 층을 형성하는 단계;
    상기 에피 층의 상부 내에 상기 제 1 도전형과 다른 제 2 도전형의 웰 영역들을 형성하는 단계;
    상기 웰 영역들의 일부와 상기 웰 영역들 사이의 상기 에피 층 상에 게이트 절연막과 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 상기 게이트 전극 양측의 상기 웰 영역들 상에 애노드를 형성하는 단계; 및
    상기 기판의 하부에 캐소드를 형성하는 단계를 포함하되,
    상기 애노드를 형성하는 단계는:
    상기 웰 영역들과 상기 게이트 전극 상에 상기 웰 영역들에 대해 쇼트키 접촉을 갖는 금속을 포함하는 하부 애노드를 형성하는 단계; 및
    상기 하부 애노드 상에 상부 애노드를 형성하는 단계를 포함하는 모오스 제어 정류기의 제조방법.
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