KR20030007675A - 전계 효과 트랜지스터 구조체 및 제조 방법 - Google Patents

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Abstract

본 발명에 따른 전계 효과 트랜지스터 구조체는 소스(3), 채널(7), 드리프트 영역(9) 및 드레인(5)을 갖는 본체 반도체 층(1)으로 형성된다. 상위 금속화층(15, 17)은 산화물층(11)에 의해 본체로부터 분리된다. 상위 금속화층(15, 17)은 본체 상에 배치된 게이트 영역(15)과, 드리프트 영역 상에 배치된 필드 플레이트 영역(17)을 갖는다. 소스 콘택트(39)는 소스(9) 및 필드 플레이트 영역(25) 모두에 접소된다.

Description

전계 효과 트랜지스터 구조체 및 제조 방법{FIELD EFFECT TRANSISTOR STRUCTURE AND METHOD OF MANUFACTURE}
절연 게이트 전계 효과 트랜지스터(IGFET) 구조에서, 소스와 드레인 사이의 반도체 채널 영역은 채널로부터 절연된 게이트에 의해 제어된다. IGFET 구조는 일반적으로 금속 산화물 반도체(MOS) 구조로서 구현된다.
드리프트 영역으로 알려진 긴 측면 경로가 드레인과 소스 확산부 사이에서 연장되는 이중 확산형 MOS(DMOS) 구조가 이용될 수도 있다. 드리프트 영역은 드레인과 소스 사이에 인가된 고전압을 게이트에 의해 제어된 채널 영역 내에서 약 20V로 약화시킨다.
트랜지스터의 전압 가능 출력을 최대화하기 위해서는, 드리프트 영역이 이상적으로 길어지거나 약도핑될 것이다. 불행히도, 이들 특성은 트랜지스터가 온일때 드리프트 영역이 전체 디바이스의 저항을 비교적 높게 한다. 이것을 해결하기 위해, 드리프트 영역을 적절한 도핑 프로파일로 도핑하고 그 두께를, 디바이스가 오프로 될 때 MOSFET 채널과 소스 사이 및 채널과 기판 사이의 역바이어스된 바이어스 접합이 전하 캐리어의 전체 드리프트 영역을 공핍시키도록 선택하는 것이 알려져 있다. 이렇게 하면, 오프로 전환될 때 큰 전압이 트랜지스터 양단에 인가된 경우 드리프트 영역 내에 균일한 전기장이 얻어지는데, 전기장 내에 급속한 애벌런치 항복을 개시하는 피크가 없기 때문에 이것은 항복 전압을 크게 한다. 완전히 공핍된 드리프트 영역은 RESURF(reduced surface field) 상태에 있다고 한다. RESURF 구조에서, 디바이스가 오프로 될 때 드리프트 영역의 전체 두께는 공핍된다.
이 기술을 이용하는 래터럴(lateral) MOS 디바이스는 필립스 일렉트로닉스 노스 아메리카사에 양도된 Merchant의 미국 특허 제 US 5,412,241호에 개시되어 있다.
상기 디바이스는 반도체 기판(105) 상의 매립형 산화물층(103) 상에 형성된 실리콘층을 갖는 실리콘 온 절연체(SOI)이다. 소스(107) 영역 및 드레인(109) 영역은실리콘 내에 형성되며, 소스(108) 및 드레인(110) 콘택트에 각각 접속되어 있다.
게이트층(111)은 채널을 형성하는 실리콘 층(101)의 일부 상에, 게이트 산화물(112)에 의해 채널로부터 분리되어 제공된다. 게이트층은 게이트 콘택트(113)에 접속된다. 게이트는 공지되어 있는 바와 같이, 소스(107)와 드레인(109) 사이의도전성을 제어한다.
채널과 드레인 사이에는 드리프트 영역(119)이 실리콘층(101) 내에 제공되어, 소스와 드레인 사이에 큰 전압(예를 들면, 100V 이상)이 인가되도록 한다. 소스와 드레인 양단에 인가된 큰 전압은 드리프트 영역 내에서 적어도 부분적으로 강하되어 채널 내에서 강하된 전압을 감소시킬 수도 있다.
필드 플레이트(115)는 LOCOS 산화물층(114) 상에서 게이트층(111)과 일체로 형성되며 실리콘층(101) 내의 드리프트 영역(119) 상에서 측면으로 연장된다. 디바이스가 오프로 되면, 필드 플레이트는 드리프트 영역을 공핍시켜 RESURF 효과를 제공한다.
드리프트 영역(119)은 필드 플레이트(115)에 의해 웨이퍼의 표면 상의 습기 또는 기타 대전된 오염물로 인한 집진 전기장(impinging electric field)의 효과로부터 보호된다. 전기장은 필드 플레이트(115) 상에서 끝난다. 또한, 필드 플레이트가 게이트에 접속되기 때문에, 드리프트 영역(119)은 상부와 하부 모두로부터 공필될 수도 있는데, 이것은 드리프트 영역이 보다 쉽게 공핍될 수 있기 때문에, 다른 영역보다 디바이스가 드리프트 영역에서 보다 높은 도핑 레벨로 설계될 수 있 음을 의미한다. 이것은 US 5,412, 241의 디바이스가 낮은 온 저항(on-resistance)으로 될 수 있음을 의미한다.
이와 같은 실리콘 온 절연체 디바이스는 이들의 구조에 의해, 게이트와 드레인 사이의 캐패시턴스(Cgd)의 값 및 디바이스(Qgd)를 전환하기 위해 게이트와 드레인을 통해 공급되는데 필요한 전하의 값이 낮음을 나타낸다. 이들 Ggd및 Qgd의 값이 낮으면, 게이트 전압의 변화에 신속히 응답할 수 있다. 그러나, 스위칭 속도를 더 개선하는 것이 바람직하다.
전술한 예는 실리콘 온 절연체 디바이스와 관련된다. 그러나 유사한 고려사항들이 다른 형태의 IGFET 디바이스에 적용된다. 스위칭 속도를 개선할 필요는 여전하다. 특히, 개선된 스위칭 속도와 소스와 드레인 사이의 고 전압을 극복할 수 있는 능력을, 바람직하게는 낮은 온 저항(on-resistance)과 함께 결합시킨 디바이스가 요구된다.
본 발명은 전계 효과 트랜지스터 구조체 및 그 제조 방법에 관한 것으로서, 특히 드리프트 영역과 드리프트 영역 상에 필드 플레이트를 갖는 절연 게이트 전계 효과 트랜지스터 구조체 및 그 제조 방법에 관한 것이다.
도 1은 게이트 접속형 필드 전극(gate-connected field electrode)을 갖는 종래의 MOSFET를 도시한 도면.
도 2는 본 발명의 제 1 실시예에 따른 디바이스의 측면도.
도 3은 도 2에 도시된 디바이스의 평면도.
도 4는 본 발명의 제 2 실시예에 따른 디바이스의 측면도.
본 발명에 따르면, 반도체층 내에 측면으로 일정한 간격을 두고 있는 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 층 내의 상기 드레인 영에 인접한 드리프트 영역과, 상기 소스 영역과 상기 드리프트 영역 사이의 상기 반도체층 내에 배치된 채널과, 상기 채널 상에 배치된 절연 게이트 전극과, 캐패시턴스 산화물층에 의해 상기 드리프트 영역으로부터 분리되어 있는, 상기 드리프트 영역 상에 배치된 필드 플레이트(a field plate)와, 상기 소스 영역과 상기 필드 플레이트를 전기적으로 접속하는, 상기 소스 영역과 상기 필드 플레이트 사이의 전기 상호접속부를 포함하는 절연 게이트 전계 효과 트랜지스터가 제공된다.
소스 접속형 필드 플레이트는 게이트와 드레인 사이에서 패러데이 차폐로서 작용하여 Cgd를 감소시키며, 따라서 전하는 스위칭 시간을 감소시키기 위해 게이트와 드레인을 통해 인가될 필요가 있다.
이와 대조적으로, 종래의 게이트 접속형 필드 플레이트는 드리프트 영역을 보호하여 드리프트 영역이 게이트와 필드 플레이트 상의 적절한 전압에 의해 공핍되도록 하는 상이한 기능을 갖는다. 이 종래 기술의 구조는 통상 Cgd를 증가시키며 따라서 스위칭 시간을 증가시킨다. 반면에, 소스 접속형 필드 플레이트는 스위칭 시간을 감소시킨다.
일견, 게이트-소스 캐패시턴스(Cgs)의 증가는 감소된 Cgd의 이점을 방해하는 것처럼 보일 수도 있다. 그러나, 그렇지는 않다. 종래의 구성에 있어서, 밀러(Miller) 효과가 활동하기 시작한다. 총 입력 캐패시턴스(Cinput)는 Cgs와 밀러(Miller) 캐패시턴스 CM=(1+gMRL)Cgd(RL은 부하 저항이고 gM은 트랜스콘덕턴스이다)의 합밀러 캐패시턴스 합으로 주어진다. 이것은 스위칭 속도가 Cgd로부터의 기여에 의해 좌우되며, 따라서 본 발명에 따른 디바이스는 개선된 스위칭 속도를 갖는다는 것을 의미한다.
트랜지스터 구조체는 제 1 도전성 타입의 소스 및 드레인을 갖도록 형성되는 것이 바람직하다. 드리프트 영역은 동일한 도전 타입이지만 보다 낮게 도핑되며, 채널은 반대의 도전 타입의 본체 영역 내에 형성될 수도 있다. 제 1 도전성 타입은 n형일 수도 있다.
필드 플레이트는 폴리실리콘, 폴리사이드 또는 실리사이드와 같이, 어떠한 편리한 도전 재료로도 제조될 수 있다. 필드 플레이트는 n+ 또는 p+로 도핑될 수도 있다. 필드 플레이트는 게이트 전극과 동일한 층으로 간편하게 만들어질 수도 있다.
드리프트 영역은 선형으로 구배질 수도 있다. 즉, 드레인으로부터 멀어질수록 선형으로 감소하도록 변하는 도펀트 농도를 가질 수도 있다. 그 결과, 일정한 농도의 드리프트 영역에 비해 개선된 항복 성능을 갖게 된다.
바람직하게는, 도핑 농도는, 트랜지스터가 턴오프될 때 공핍 영역이 드리프트 영역을 통해 확산하도록, 즉, 트랜지스터가 RESURF(reduced surface field) 트랜지스터가 되도록 될 수 있다. 공핍 영역은 본체 및 드레인으로 확장될 수도 있다.
실시예들에 있어서, 본 발명에 따른 디바이스는 소스 및 드레인 확산부와 그 내부에 삽입된 제 1 도전성 타입의 구배진 드리프트 영역으로 형성될 수도 있다. 이러한 디바이스에서, 후면 콘택트가 기판 상에 형성되어 기판이 소스 전압에 바이어스되어 성능을 최적화할 수도 있다.
한편, 본 발명의 실시예는 기판, 기판 상의 매립된 산화물층 및 매립된 산화물층 상에 증착된 실리콘층을 갖는 SOI 구조체 내에서 수행될 수도 있다. 소스, 드레인, 채널 및 드리프트 영역은 증착된 실리콘층 내의 주입물로부터 형성될 수도 있다. 이러한 SOI 구조체는 본래 보다 낮은 캐패시턴스와 같은 이점을 제공한다.
본 발명은 또한 반도체 본체층 내에 드리프트 영역과 채널 영역을 형성하는 단계와, 상기 반도체 본체층 상에 산화물층을 형성하는 단계와, 상기 산화물층 상에 상위 도전성 층 -상기 상위 도전성 층은 게이트 전극 및 필드 플레이트를 규정함- 을 형성하는 단계와, 소스 및 드레인 확산부를 확산시켜 상기 반도체 본체 층 내에 소스 및 드레인을 형성하는 단계와, 상기 소스 영역 및 상기 필드 플레이트 영역에 접속된 소스 콘택트, 상기 게이트 영역에 접속된 게이트 콘택트 및 상기 드레인 영역에 접속된 드레인 콘택트를 규정하는 금속화 층을 증착하는 단계를 임의의 순서로 포함하는 트랜지스터 구조체 제조 방법과 관련된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다. 모든 도면은 개략적인 것으로 정확히 축척된 것은 아니다. 또한, 동일 참조 부호는 상이하거나 변형된 실시예에서 동일 또는 유사한 요소를 지칭한다.
도 2는 본 발명에 따른 측면 이중 확산형 MOSFET가 반도체 기판(1) 상에 제조되는 예시적인 실시예를 도시하고 있다. 도 2a에서, 반도체 기판(1)은 소스 영역(3), 채널 영역(7), 드리프트 영역(9) 및 드레인 영역(5)을 갖도록 도핑된다. 본체 영역(7)은 소스 영역((3)에 인접하고, 드리프트 영역(9)은 채널 영역(7)과 드레인 영역(5) 사이에 배치되어 있다. MOSFET의 채널은 소스 영역(3)과 드리프트 영역(9) 사이에 본체 영역(7)으로부터 형성된다.
이 실시예에서, 소스 영역(3), 드레인 영역(5), 드리프트 영역(9) 및 채널(7)은 기판 내에서 도펀트의 확산에 의해 형성된다. 제 1 p 확산은 제 1 마스크를 이용하여 수행되어 본체 영역(7)을 형성하고, p+확산(6)은 p 확산(7)의 한 측면에서 형성된다. p+확산은 소스로부터 본체로의 양호한 옴 접촉으로서 작용하며 이것을 사용하면 기판의 강인성을 증가시킬 수도 있다. n+확산은 제 2 마스크를 이용하여 수행되어 소스 영역(3)과 드레인 영역(5)을 형성하고, 채널(7)은 소스 영역(3)과 드레인 영역(5) 사이에 배치되며, p+확산(6)은 채널(7)에 대해 소스 영역(3) 상의 다른 측면 상에 있다. 확산은 당업자에게 공지되어 있는 방법으로 행해진다.
당업자라면 알고 있듯이, p 확산을 이용하여 도시된 구성을 형성하는 것이 가능하며 역으로 n 확산을 이용하여 n 채널 FET 대신에 p 채널 FET를 얻을 수도 있다.
드리프트 영역(9)은 구배진 n+확산으로부터 형성되는데, 여기서 농도는 드레인에 인접하면 더 높은 농도록 갖도록 선형적으로 구배진다. 드리프트 영역(9)은 1994년 4월 5일자로 허여된 US5,300,448호에 개시된 바와 같이 형성된다. 이 과정에서, 인 이온은 복수의 상이한 크기의 개구를 갖는 마스크를 통해 주입되어 측면으로 가변하는 도펀트 농도로 실리콘을 도핑한다. 그 다음에, 어닐링 단계를 수행하여 균일한 변화율의 도핑 레벨을 얻는다.
구배진 드리프트 영역을 형성하는 동안 실리콘층의 나머지를 마스크하기 위하여, 구배진 드리프트 영역을 형성하기 위해 확산을 수행하기 전에 임시의 실리콘 질화물층(10)이 디바이스 상에 형성된다. 임시의 실리콘 질화물층(10)은 에칭되어 없어진다.
드리프트 영역(9) 내의 선형 구배는 일정한 도핑의 드리프트 영역을 이용하는 것보다 구조의 고장없이 완성된 디바이스에 의해 보다 높은 전압이 처리될 수 있도록 할 수도 있다. 그러나, 선형 구배는 필수적인 것은 아니며, 본 발명의 변형예에서는 드리프트 영역(9)이, 예를 들어 일정한 도핑 농도와 같은 다른 도핑 프로파일을 가질 수도 있다.
실제로, 구배진 드리프트 영역(9)이 먼저 형성되고 이어서 채널과 소스 및 드레인 확산부가 형성될 수도 있다. 이런 방법으로, 드리프트 영역 내에서 주입된 인을 확산시키는 어닐링 단계는 다른 도펀트 주입물의 과도한 확산이 일어나지 않게 한다.
도 2b에서, 캐패시턴스 산화물층(11) 및 게이트 산화물층(13)이 기판의 표면 상에 형성된다. 일반적으로, 산화물층(11, 13)은 서로 동일한 두께를 가질 필요는 없다.
폴리실리콘층(14)은 캐패시턴스 산화물층(11) 및 게이트 산화물층(13) 상에 증착되고, 그 다음에 패터닝되어 채널(7) 상에 게이트 전극(15)을 규정하고 드리프트 영역(9) 상에 필드 플레이트(17)를 규정한다. 게이트 전극은 게이트 산화물층(13)에 의해 채널로부터 분리되고, 필드 플레이트(17)는 캐패시턴스 산화물층(11)에 의해 드리프트 영역으로부터 분리된다.
그 다음에 폴리실리콘(14)이 도핑되어 도전성으로 된다. 도시된 실시예에서, 게이트 전극은 n+로 도핑된 폴리실리콘이지만, 게이트 전극은 임의의 적절한 도전 재료로 형성될 수도 있다. 필드 플레이트는 n+로 도핑된 폴리실리콘으로, 게이트 도핑 단계에서 도핑될 수 있다. 대안적으로 필드 플레이트(17)로 p+로 도핑된 폴리실리콘이 사용될 수도 있다. 그러나, 이것은, 필드 플레이트(17)가 게이트 전극(15)의 n+폴리실리콘과 동일 단계에서 도핑될 수 없기 때문에 부가적인 도핑 단계가 요구된다는 것을 의미한다.
캐패시턴스 산화물층(11)의 두께는 요구된 RESURF(reduced surface field)의 레벨에 의존하여 선택된다.
도 2c에 있어서, 보호 산화물층(19)이 형성되어 게이트 전극(15), 필드 플레이트(17) 및 기판(1) 표면의 일부를 덮는다. 보호 산화물층(19) 내에는 비아 홀(21)이 형성된다.
도 2d에 있어서, 금속화 층(23)이 보호 산화물층(19) 상에 그리고 비아 홀(21) 내에 증착된다. 금속화 층은 패터닝되어 소스 영역(3) 및 고도로 도핑된 영역(6)과 접촉하는 소스 콘택트(25)와, 드레인 영역(5)과 접촉하는 드레인 콘택트(27)와, 비아 홀(21)을 통해 게이트 전극(15)과 접촉하는 게이트 콘택트(29)를 제공한다. 도 3에 도시되어 있는 바와 같이, 금속화 층(23)은 소스 콘택트(25)로부터 연장되어 필드 플레이트(17)에 접속되는 접속부(31)를 가지며, 필드 플레이트(17)는 저 저항 접속을 통해 소스(3)에 접속된다.
사용시, 트랜지스터는 반도체 디바이스 분야에서 공지되어 있는 방식으로 게이트 전극(15)에 인가된 전압에 의해 제어된다. 도시된 실시예에 따른 디바이스는, 많은 전압이 드리프트 영역(9) 양단에서 강하되고 훨씬 더 낮은 전압 수치가 채널 영역(7) 내에서 강하되기 때문에 소스(3)와 드레인(5) 사이의 큰 전압을 처리할 수 있다. 예를 들면, 소스와 드레인 사이의 200V는 소스(3)와 드리프트 영역(9)에 인접한 채널(7)의 다른쪽 단부 사이에 단지 20V만 발생시킬 수 있다.
얇은 용량성 산화물층(11)에 의해 드리프트 영역(9)으로부터 분리되어 있는 소스 접속형 필드 플레이트(17)는 게이트 전극(15)과 드레인(5) 사이에 효과적인 전기 차폐를 제공한다. 이 차폐는 게이트 전극(15)과 드레인(5) 사이의 캐패시턴스(Cgd)를 감소시킨다. 따라서, 게이트 전극(15)과 드레인(5) 사이에 소정의 전압을 발생시키기 위해 전달될 필요가 있는 전하(Qgd)가 마찬가지로 감소된다. 이것은 디바이스의 스위칭 속도를 증가시켜 디바이스의 주파수 응답을 증가시킨다.
종래의 회로 구성에서, 게이트 전극(15)에서의 입력 캐패시턴스는 게이트-소스 캐패시턴스(Cgs)와 밀러(Miller) 캐패시턴스 CM=(1+gMRL)Cgd(RL은 부하 저항이고 gM은 트랜스콘덕턴스이다)의 합이다. 이것은 스위칭 속도가 Cgd로부터의 기여에 의해 좌우되며, 따라서 필드 플레이트(17)와 게이트 전극(15) 사이의 캐패시턴스에 의해 비롯된 게이트 소스 캐패시턴스(Cgs)의 어떠한 증가에도 불구하고, 본 발명에 따른 디바이스는 개선된 스위칭 속도를 갖는다는 것을 의미한다.
디바이스가 오프로 전환되면, 소스 접속형 필드 플레이트(17)는 드리프트 영역(9)을 공핍시킨다. 드리프트 영역(9)의 완전한 공핍은 디바이스가 RESURF(reduced surface field)를 가져, 드리프트 영역(9)의 일부에서 너무 높은 필드를 가져 애벌런치 항복을 발생시키지 않고도 보다 높은 전압이 소스(3)와 드레인(5) 사이에 인가될 수도 있다는 것을 의미한다.
본 발명의 다른 특징은 기판의 후부가, 디바이스를 오프로 전환시키는 것을 돕기 위해 소스 전위에서 바이어스될 수도 있다. 드리프트 영역(9)은 공핍되며 공핍 영역은 n+ 드레인으로 확장된다. 후부 콘택트(도시되지 않음)가 기판(1)의 후위에 제공되어 기판에 대한 접속을 제공한다.
개시된 구성은 급속한 스위칭 및 위에서 논의된 고 항복 전압 외에 낮은 온 상태 저항을 제공한다.
또한, 상기 개시된 구성은 기존의 구성에 비해 프로세스 복잡성을 거의 증가시키지 않고 제조될 수 있다. 실제로, 필드 플레이트(17)가 게이트 전극(15)과 동일한 재료로 형성되는 실시예에서, 부가적인 마스크 단계들이 필요치 않다. 필드 플레이트(17)가 게이트 전극(15)과 상이한 재료로 형성된 실시예에 있어서, 단지 하나의 부가적인 마스크 단계만이 요구될 뿐이다.
당업자라면 본 발명의 변형으로 n형 도핑된 채널 영역(7)과 p형 소스(3) 및 드레인(5)을 제공함으로써 p 채널 디바이스를 제공하는 것이 가능함을 알 수 있을 것이다.
도 4에 도시된 본 발명의 제 2 실시예에서는 실리콘 온 절연체 구조가 사용된다. 유사한 구성요소는 유사한 참조 번호를 갖는다.
도 4a에 있어서, 본 발명에 따른 디바이스 제조의 제 1 단계는 반도체 기판(43) 상에 매립 산화물층(4) 및 실리콘 본체 층(1)을 형성하는 것이다. 이것은 실리콘 기판(43) 상에 실리콘 웨이퍼를 결합시키고 웨이퍼를 얇게 하여 실리콘층을 형성함으로서 행해진다. 실리콘 기판(43)의 면 상의 산화물층과 이와 마주보는 실리콘 층은 매립 산화물층(41)을 형성한다.
한편, 예를 들어 산화물층(41)과 그 다음에 기판 상의 실리콘층(1)을 증착하거나 성장 시켜 매립층 구조를 형성하는 다른 기술이 사용될 수도 있다.
다음에, 얇은 스크린 산화물층(45)이 550Å의 목표 두께까지 성장한다. 그다음에, 초기 주입이 행해지는데, 이것은 실리콘층의 상위부(49) 내에 백그라운드 인 도핑을 제공한다. 도핑은 1.4×1012cm-2의 도즈량으로 수행되며, 주입은 160keV로 수행된다.
그 다음에, 1400Å 두께의 LPCVD 질화물층(47)이 스크린 산화물층(45) 상에 직접 증착된다. 이것은 두 가지 기능을 갖는다. 즉, 후속하는 LOCOS 산화에 대한 마스크를 제공하고, 후속하는 n 웰 주입에 대해 부가적인 차폐를 더 제공한다.
증착에 이어, 포토리소그래피 및 건식 에칭을 이용하여 질화물층(47)이 패터닝된다. 하부 차폐 산화물층(45)의 일부 부식이 건식 에칭 단계에서 일어나는데, 이 단계로 도 4a에 도시된 구조를 형성한다. 따라서, 차폐 산화물은 7:1 HF의 딥 에칭으로 제거되고, 새로운 차폐 산화물층(45)이 전과 같은 두께로 성장한다.
다음에 구배진 드리프트 영역이 실리콘층(도 4b) 내에 형성된다. 이 구배진 드리프트 영역(9)의 형성은 1994년 4월 5일 허여된 미국특허 제 US 5,300,448에 개시된 바와 같이 수행된다. 이 과정에서, 마스크(51)가 패터닝되어 상이한 크기의 복수의 개구(53)를 갖는다. 그 다음에 인이 주입되어 측면으로 가변하는 도펀트 농도로 실리콘을 도핑한다. 어닐링 단계가 행해져서 구배진 드리프트 영역(9) 내에 실질적으로 균일한 도핑 레벨의 변화를 얻는다.
그 다음에, LOCOS(local oxidation on silicon) 공정이 수행되어 구배진 드리프트 영역(9)을 얇게 하고 드리프트 영역 위에 LOCOS 산화물층(11)을 성장시킨다. 첫째로, 애시드 프리클린(acid preclean)이 수행되고, 그 다음에 LOCOS층(11)이 성장한다. 이것은 1㎛의 실리콘을 소비하며, 2.2㎛의 산화물을 생성한다. 질화물층(47)은 LOCOS 마스크로서 기능한다.
그 다음에 습식 에칭에 의해 질화물층(47)이 제거되고, 임의의 표면 질산화물을 제거하고 건식 에칭을 한다. 30초간의 딥 에칭에 의해 차폐 산화물층(45)이 제거되어, 도 4c의 구성이 된다.
LOCOS 층(17)의 에지에서 "새의 부리(birds beak)" 효과 때문에, 표면은 이 단계에서 게이트 산화에 적합하지 않다. 따라서, 표면층은 희생 산화 및 그 다음의 45초 동안의 7:1 HF 딥 에칭에 의해 제거된다.
그 다음에 목표 두께 800Å의 얇은 게이트 산화물층(13)이 p형 본체(7) 및 드리프트 영역의 단부 상에서 성장한다. 그 다음에 폴리실리콘층(55)이 게이트 산화물층(13)과 LOCOS 층(11)(도 4d) 상에 11250Å의 두께로 형성된다. 그 다음에 폴리실리콘층(55)은 노(furnace)에서 POCl3으로 포화상태까지 도핑된다. 이것은 폴리실리콘층의 저항을 대략 10Ω/square로 감소시킨다.
그 다음에, 2㎛ 두게의 레지스트층(57)이 형성되고, 구조체의 나머지를 보호하면서 레지스트의 소스 영역을 남겨 두고 레지스트를 제거하도록 패터닝된다(도 4e). 2 단계 에칭 공정은 소스 영역 상의 재료를 제거한다. 첫째로, 수직 건식 에칭이 게이트 산화물의 상부까지 에칭하도록 수행되고, 이어서 2㎛의 하단부를 갖는 마스크의 에지 아래로부터 레지스트를 제거하는 오버에칭에 수행된다.
그 다음에 ADP 주입이 수행되어 높은 도핑 농도의 p형 본체 영역(59)(도 4f)을 제공한다. 그 다음에 레지스트가 벗겨지고, 낮은 도핑 농도의 주입물(61)이 주입된다. 낮은 도핑 농도의 주입물은 게이트 폴리실리콘의 에지와 자기 정합된 약 도핑된 p 형 본체 주입물을 형성한다. 그 다음에, 게이트 산화물층(13)이 소스 영역으로부터 벗겨진다.
p형 본체를 어닐링하면 폴리실리콘 게이트 하의 약 도핑된 p 형 본체로부터 도펀트 원자들을 확산시켜 채널(7)을 형성한다. 이 단계에서, 차폐 산화물층(45)은 또한 소스 영역 상에서 성장한다.
포토리소그래픽 방식으로 규정된 마스크를 이용하는 건식 에칭 공정은 폴리실리콘층(55)의 불필요한 부분을 제거하여, 게이트 전극(15)으로부터 분리된 필드 플레이트(17)를 규정한다. 또한, 폴리실리콘은 드레인 영역으로부터 제거된다. 그러나, 소스 영역은 이미 패터닝되므로, 이 단계 동안 마스크는 소스 영역을 커버한다. 그 다음에 차폐 산화물층(45)이 노출된 드레인 영역 상에 성장한다.
도 3h에 있어서, 추가적인 n+ 확산이 수행되어 소스(3) 및 드레인(5) 영역을 규정한다.
그 다음에, 공지되어 있는 바와 같이, 추가적인 산화물층(18)이 TEOS(tetra-ethylortho-silicate, 테트라-에톡시 시레인으로도 알려져 있음)로부터 표면 상에 형성된다. 복수의 콘택트 비아(21)가 TEOS 산화물층(33) 내에 형성된다. 금속화 층(63)이 TEOS 층 상에 증착되어 소스(25), 게이트(29) 및 드레인(27) 접속을 형성한다. 소스 접속(25)은 필드 플레이트 콘택트(21)를 통해 소스 확산부(9) 및 필드 플레이트(25) 모두에 접속되도록 연장된다.
후면 콘택트(65)는 기판의 후부에 제공되어 기판과 전기 접속이 이루어지도록 한다.
당업자들은 프로세싱으로 도 2c 및 4h의 구성으로 중단하지 않고, 필요한 경우 추가의 단계가 수행될 수도 있음을 알 수 있을 것이다. 예를 들면, 상기 구조물은 패시베이트될 수도 있으며, 디바이스가 제조되어지는 웨이퍼에 각각의 다이를 형성하도록 선을 그을 수도 있으며, 필요한 경우 이러한 기타 단계들이 수행될 수도 있다.
상기 구조물은 게이트 산화물과 LOCOS 산화물 상에 단지 하나의 폴리실리콘층만 요구하므로 제조가 쉽다.
SOI 구조는 원래 낮은 Cgd를 가지며 따라서 낮은 Qgd및 급속한 스위칭 시간을 가지며, 소스 접속형 필드 플레이트(17)는 제 1 실시예와 유사한 방법으로 이것을 개선한다.
상기 디바이스는 또한 RESURF 구조이다. 소스 전압은 후면 콘택트(65) 및 필드 플레이트(17)에 인가되며, 따라서 디바이스가 스위치 오프로 될 때 드리프트 영역(9)은 완전히 공핍된다. 이것은 다시 항복을 일으키지 않으면서 고 전압이 소스와 드레인 사이에 인가되도록 한다. 보다 높은 도핑 농도로 드리프트 영역을 도핑하는 것도 가능하며, 단지 한 면이 아니라 양 면으로부터 드리프트 영역을 공핍시킴으로써 디바이스가 턴오프로 될 때 드리프트 영역을 완전히 공핍시키는 것도 가능하다. 이 때문에 디바이스의 온 저항을 감소시킬 수 있다.
소스 가까이의 p+ 영역(59)은 상기 구조의 강인성을 개선할 수도 있다. 또한, 본체(61)에 대한 옴 접촉부로서 작용할 수 있다.
본 발명의 변형예에서는, 필드 플레이트 및 게이트 전극이 도핑된 폴리실리콘으로 형성되지 않고, 알루미늄, 실리사이드 또는 폴리사이드와 같은 조합층과 같은 기타 도전 재료로 형성된다. 당업자라면 다른 대안을 알 수 있을 것이다.
게이트 절연체 및 필드 플레이트 절연체는 산화물일 필요는 없으며 질화물과 같은 다른 적절한 재료일 수도 있다.
사용된 반도체는 실리콘에 한정되지 않고, 갈륨 알스나이드 또는 기타 다른 적절한 반도체일 수도 있다.

Claims (10)

  1. 절연 게이트 전계 효과 트랜지스터에 있어서,
    반도체층 내에 측면으로 일정한 간격을 두고 있는 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 층 내의 상기 드레인 영역에 인접한 드리프트 영역과,
    상기 소스 영역과 상기 드리프트 영역 사이의 상기 반도체층 내에 배치된 채널과,
    상기 채널 상에 배치된 절연 게이트 전극과,
    캐패시턴스 산화물층에 의해 상기 드리프트 영역으로부터 분리되어 있는, 상기 드리프트 영역 상에 배치된 필드 플레이트(a field plate)와,
    상기 소스 영역과 상기 필드 플레이트를 전기적으로 접속하는, 상기 소스 영역과 상기 필드 플레이트 사이의 전기 상호접속부
    를 포함하는 절연 게이트 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 드리프트 영역은 상기 드레인 영역에 인접할수록 도펀트 농도가 높고 상기 채널에 인접할수록 도펀트 농도가 낮도록 측면으로 가변하는 도펀트 농도 변화를 갖는 절연 게이트 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 드리프트 영역 내의 상기 도펀트 농도는 상기 드리프트 영역을 가로질러 선형적으로 가변하는 절연 게이트 전계 효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 드리프트 영역의 두께 및 도핑 농도는 상기 트랜지스터가 턴오프로 될 때 상기 드리프트 영역이 그 두께 및 길이에 걸쳐 공핍되는 절연 게이트 전계 효과 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 소스, 채널, 드리프트 영역 및 드레인은 반도체 기판의 도핑된 영역인 절연 게이트 전계 효과 트랜지스터.
  6. 제 5 항에 있어서,
    p-기판, p 채널, n+소스 영역, n+드레인 영역 및 n+드리프트 영역을 갖는 절연 게이트 전계 효과 트랜지스터.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    기판, 상기 기판 상의 장벽 산화물층 및 상기 장벽 산화물층 상의 반도체층을 가지며, 상기 반도체층은 상기 소스 영역, 드레인 영역, 채널 및 드리프트 영역을 형성하는 절연 게이트 전계 효과 트랜지스터.
  8. 트랜지스터 구조체 제조 방법에 있어서,
    반도체 본체층 내에 드리프트 영역과 채널 영역을 형성하는 단계와,
    상기 반도체 본체층 상에 산화물층을 형성하는 단계와,
    상기 산화물층 상에 상위 도전성 층 -상기 상위 도전성 층은 게이트 전극 및 필드 플레이트를 규정함- 을 형성하는 단계와,
    소스 및 드레인 확산부를 확산시켜 상기 반도체 본체 층 내에 소스 및 드레인을 형성하는 단계와,
    상기 소스 영역 및 상기 필드 플레이트 영역에 접속된 소스 콘택트, 상기 게이트 영역에 접속된 게이트 콘택트 및 상기 드레인 영역에 접속된 드레인 콘택트를규정하는 금속화 층을 증착하는 단계
    를 임의의 순서로 포함하는 트랜지스터 구조체 제조 방법.
  9. 제 8 항에 있어서,
    실리콘의 국부 산화에 의해 상기 드리프트 영역 상에 상기 산화물층을 형성하는 단계를 더 포함하는 트랜지스터 구조체 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 반도체 본체층은 실리콘 온 절연체 층(a silicon on insulator layer)인 트랜지스터 구조체 제조 방법.
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