CN107331665A - 一种半导体结构的制作方法 - Google Patents

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Abstract

本发明提供一种半导体结构的制作方法，包括如下步骤：S1：提供一基底，在所述基底上形成磷掺杂的第一多晶硅层；S2：在所述第一多晶硅层表面形成非掺杂多晶硅层；S3：在所述非掺杂多晶硅层表面形成磷掺杂的第二多晶硅层；S4：进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中。本发明中，所述非掺杂多晶硅层可通过在形成所述第一多晶硅层的后期停止磷掺杂得到，工艺简单易行。所述非掺杂多晶硅层可以有效阻挡所述第一多晶硅层中磷的析出，从而避免隆起缺陷的形成，有效降低第一多晶硅层与第二多晶硅层界面处或内部隆起缺陷的产生概率。而退火步骤可使得DUD结构最终转变为完整的DD结构，不会影响器件性能。

Description

一种半导体结构的制作方法
技术领域
本发明属于集成电路制造领域，涉及一种半导体结构的制作方法。
背景技术
NAND-flash内存是flash内存的一种，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。Nand-flash存储器具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用，如嵌入式产品中包括数码相机、MP3随身听记忆卡、体积小巧的U盘等。
目前，38nm NAND-flash因为本身制程的原因，控制栅环(CG loop)遭受隆起缺陷(bump defect)问题。首先，因为本身制程的原因，控制栅环中，“P”(磷)的掺杂浓度特别高，且“P”的掺杂浓度不能降低，从而“P”会不断地析出到表面，并聚集在一起形成隆起缺陷；目前不能阻止“P”的析出；隆起缺陷本身对CP测试(Circuit Probe，封装前晶圆级别芯片测试)没有影响，但是会影响后续的光刻层(PHOTO layer)。其次，NAND flash最关键的部分就是存储单元，隆起缺陷会影响PHOTO曝光产生散焦(defocus)，单元(CELL)区的线散焦(linedefocus)将直接导致存储总量的减少。第三，大量的隆起缺陷会掩盖住DOI缺陷的判断；因为隆起缺陷太高，在缺陷检查(defect review)和缺陷判断时，真正关心的缺陷会被掩盖住，导致误判断。
如图1所示，显示为隆起缺陷的示意图。图2、图3及图4均显示为由于隆起缺陷对后续光刻曝光产生影响导致线散焦的示意图。
此外，如图5所示，显示为下层多晶硅101与上层多晶硅中102形成有隆起缺陷103的示意图。下层多晶硅“P”析出形成的隆起缺陷同样会对上层多晶硅的表面造成影响，即使通过返工(rework)也无法去除。而上层多晶硅“P”析出形成的表面隆起缺陷虽然可以用湿法腐蚀去除，但是会影响产能。
因此，如何提供一种半导体结构的制作方法，以避免因为隆起缺陷所造成的线散焦，减少不必要的返工，提高产品的存储量，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构的制作方法，用于解决现有技术中隆起缺陷对后续工艺造成不良影响的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括如下步骤：
S1：提供一基底，在所述基底上形成磷掺杂的第一多晶硅层；
S2：在所述第一多晶硅层表面形成非掺杂多晶硅层；
S3：在所述非掺杂多晶硅层表面形成磷掺杂的第二多晶硅层；
S4：进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中。
可选地，还包括步骤S5：采用臭氧清洁法清洗所述第二多晶硅层表面。
可选地，在形成所述第一多晶硅层的后期停止磷掺杂，得到所述非掺杂多晶硅层。
可选地，所述退火的温度范围是700～1500℃，退火时间范围是30～90分钟。
可选地，所述非掺杂多晶硅层的厚度为所述第一多晶硅层厚度的0.5％-5％。
可选地，所述第一多晶硅层与第二多晶硅层的磷掺杂浓度相同。
可选地，所述基底包括若干由浅沟槽隔离结构隔离的有源区。
可选地，所述基底表面形成有若干与所述有源区相对应的浮栅结构；所述第一多晶硅层填充进相邻浮栅结构之间的间隙，且所述第一多晶硅层上表面高于所述浮栅结构上表面。
可选地，所述浮栅结构与所述第一多晶硅层之间形成有ONO层。
可选地，所述半导体结构包括单元区及外围区；所述第一多晶硅层中形成有暴露所述外围区中浮栅结构上表面的通孔，所述第二多晶硅层填充进所述通孔中，并与所述外围区中的浮栅结构相连。
如上所述，本发明的半导体结构的制作方法，具有以下有益效果：本发明在形成磷掺杂的双层多晶硅时，首先依次形成磷掺杂的第一多晶硅层、非掺杂多晶硅层及磷掺杂的第二多晶硅层，得到DUD结构；然后进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中，形成完整的DD结构。其中，所述非掺杂多晶硅层可通过在形成所述第一多晶硅层的后期停止磷掺杂得到，工艺简单易行。所述非掺杂多晶硅层可以有效阻挡所述第一多晶硅层中磷的析出，从而避免隆起缺陷的形成，有效降低第一多晶硅层与第二多晶硅层界面处或内部隆起缺陷的产生概率。此外，本发明可在形成所述第二多晶硅层后，采用臭氧清洁法清洗所述第二多晶硅层表面。臭氧清洗不仅可以替代传统制程中喷水清洗以去除表面灰尘等污染物的作用，还可氧化所述第二多晶硅层表面的缺陷，并在所述第二多晶硅层表面形成一层薄的氧化物(5-50埃)，进一步阻挡所述第二多晶硅层表面磷的析出，降低所述第二多晶硅层表面隆起缺陷的产生概率。且该氧化层的存在可以延长工艺转换时间，使得在制程中可以去除Q-time管控，减轻制造部派货压力，提高生产效率。
附图说明
图1显示为现有技术中隆起缺陷的示意图。
图2-图4显示为现有技术中由于隆起缺陷对后续光刻曝光产生影响导致线散焦的示意图。
图5显示为现有技术中下层多晶硅与上层多晶硅中形成有隆起缺陷的示意图。
图6显示为本发明的半导体结构的制作方法的工艺流程图。
图7显示为本发明的半导体结构的制作方法中在基底上形成磷掺杂的第一多晶硅层的示意图。
图8显示为本发明的半导体结构的制作方法中在所述第一多晶硅层表面形成非掺杂多晶硅层的示意图。
图9显示为本发明的半导体结构的制作方法中在所述非掺杂多晶硅层表面形成磷掺杂的第二多晶硅层的示意图。
图10显示为本发明的半导体结构的制作方法中进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中的示意图。
图11显示为本发明的半导体结构的制作方法中当所述基底包括单元区及外围区时所呈现的结构示意图。
元件标号说明
101 下层多晶硅
102 上层多晶硅
103 隆起缺陷
S1～S4 步骤
201 第一多晶硅层
202 浅沟槽隔离结构
203 有源区
204，207 浮栅结构
205 非掺杂多晶硅层
206 第二多晶硅层
t 第一多晶硅层的厚度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图6至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种半导体结构的制作方法，请参阅图6，显示为该方法的工艺流程图，包括如下步骤：
S1：提供一基底，在所述基底上形成磷掺杂的第一多晶硅层；
S2：在所述第一多晶硅层表面形成非掺杂多晶硅层；
S3：在所述非掺杂多晶硅层表面形成磷掺杂的第二多晶硅层；
S4：进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中。
首先请参阅图7，执行步骤S1：提供一基底，在所述基底上形成磷掺杂的第一多晶硅层201。
具体的，所述基底包括但不限于硅、锗、锗硅、碳化硅、绝缘体上硅、绝缘体上锗、III-V族化合物等常规半导体衬底。作为示例，所述基底包括若干由浅沟槽隔离结构202隔离的有源区203。所述基底表面形成有若干与所述有源区203相对应的浮栅结构204。
作为示例，所述浮栅结构204的主体成分为多晶硅，其底部形成有浮栅介质层，例如二氧化硅层。所述浮栅结构204与所述第一多晶硅层201之间形成有控制栅介质层(未予图示)，例如ONO层(由氧化硅层-氮化硅层-氧化硅层构成的三层堆叠结构)。
具体的，所述第一多晶硅层201一方面作为存储器件控制栅的一部分，与控制栅介质层之间具有良好的界面态；另一方面，所述第一多晶硅层201可以作为后续在部分区域控制栅介质层中形成通孔时的掩模，采用所述第一多晶硅层201作为掩模，能够防止采用其它材料的掩模在去除掩模时对存储区域的控制栅介质层表面造成损伤，使得控制栅介质层与后续形成的控制栅的界面态变差的问题。
作为示例，采用化学气相沉积法形成所述第一多晶硅层201，所述第一多晶硅层201填充满相邻浮栅结构204之间的间隙，且所述第一多晶硅层201上表面高于所述浮栅结构204上表面。
然后请参阅图8，执行步骤S2：在所述第一多晶硅层201表面形成非掺杂多晶硅层205。
具体的，所述非掺杂多晶硅层205可以有效阻挡所述第一多晶硅层201中磷的析出，从而避免隆起缺陷的形成，有效降低第一多晶硅层201与后续形成的第二多晶硅层206界面处或内部隆起缺陷的产生概率。
作为示例，通过在形成所述第一多晶硅层201的后期停止磷掺杂，得到所述非掺杂多晶硅层205。这样，所述非掺杂多晶硅层205可以与所述第一多晶硅层201一样，在同一工艺腔体内生长，生长过程也能无缝对接，使得工艺简单易行。
所述非掺杂多晶硅层205的厚度不宜太薄，否则无法起到良好的磷析出阻挡作用。所述非掺杂多晶硅层205的厚度也不宜太厚，否则后续退火过程中扩散进入所述非掺杂多晶硅层205的磷浓度不够，将影响存储器件控制栅的性能。作为示例，所述非掺杂多晶硅层205的厚度为所述第一多晶硅层201厚度t的0.5％-5％。本实施例中，所述非掺杂多晶硅层205的厚度优选为所述第一多晶硅层201厚度t的1％。
再请参阅图9，执行步骤S3：在所述非掺杂多晶硅层205表面形成磷掺杂的第二多晶硅层206。
具体的，所述控制栅介质层上的第一多晶硅层201与第二多晶硅层206构成存储器件的控制栅。
作为示例，采用化学气相沉积法形成所述第二多晶硅层206，且所述第二多晶硅层206与所述第一多晶硅层201的磷掺杂浓度相同。由于所述非掺杂多晶硅层205的阻挡作用，避免了所述第一多晶硅层201表面隆起缺陷的产生，因而所述第二多晶硅层206的生长不受影响。
至此，形成了由所述磷掺杂的第一多晶硅层201、非掺杂多晶硅层205及磷掺杂的第二多晶硅层206构成的DUD(doped-undoped-doped)结构。
最后请参阅图10，执行步骤S4：进行退火，使得所述第一多晶硅层201及第二多晶硅层206中的部分磷扩散到所述非掺杂多晶硅层205中。
具体的，退火的作用是使上述DUD结构转变为DD(doped-doped)结构，形成正常的控制栅。作为示例，所述退火的温度范围是700～1500℃，退火时间范围是30～90分钟。
至此，本发明形成了一种半导体结构，其可应用于存储器件中或其它器件中。作为示例，如图11所示，所述半导体结构包括单元区及外围区；所述第一多晶硅层201中形成有暴露所述外围区中浮栅结构207上表面的通孔，所述第二多晶硅层206填充进所述通孔中，并与所述外围区中的浮栅结构207相连。
需要指出的是，由于经过退火步骤，所述非掺杂多晶硅层205已经消失(转变为磷掺杂的多晶硅层)，因此图11中未再示出所述非掺杂多晶硅层205。
本发明的半导体结构的制作方法可以有效阻挡所述第一多晶硅层中磷的析出，从而避免隆起缺陷的形成，有效降低第一多晶硅层与第二多晶硅层界面处或内部隆起缺陷的产生概率。
此外，本发明还可以进一步包括步骤S5：采用臭氧清洁法清洗所述第二多晶硅层206表面。
具体的，臭氧清洗不仅可以替代传统制程中喷水清洗(Scrubber)以去除表面灰尘等污染物的作用，还可氧化所述第二多晶硅层206表面的缺陷，并在所述第二多晶硅层206表面形成一层薄的氧化物(5-50埃)，进一步阻挡所述第二多晶硅层206表面磷的析出，降低所述第二多晶硅层206表面隆起缺陷的产生概率。由于第二多晶硅层表面磷析出减慢，使得工艺转换时间可以延长，从而使得在制程中可以去除Q-time管控，减轻制造部派货压力，提高生产效率。
当然，也可采用常规喷水清洗去除所述第二多晶硅层206表面的污染物，此处不应过分限制本发明的保护范围。
完成所述第二多晶硅层206的表面清洗后，可进一步在所述第二多晶硅层206形成保护层，以在后续工艺中保护控制栅表面不被刻蚀。作为示例，所述保护层选用PEOX层，其中，PEOX是采用等离子增强化学气相淀积(PECVD)法生长的二氧化硅(SiO2)薄膜，这种成膜方法的特点是有等离子体作为辅助能量，反应真空度高(反应气压低：4-5Torr)，膜质致密性较高。
综上所述，本发明在形成磷掺杂的双层多晶硅时，首先依次形成磷掺杂的第一多晶硅层、非掺杂多晶硅层及磷掺杂的第二多晶硅层，得到DUD结构；然后进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中，形成完整的DD结构。其中，所述非掺杂多晶硅层可通过在形成所述第一多晶硅层的后期停止磷掺杂得到，工艺简单易行。所述非掺杂多晶硅层可以有效阻挡所述第一多晶硅层中磷的析出，从而避免隆起缺陷的形成，有效降低第一多晶硅层与第二多晶硅层界面处或内部隆起缺陷的产生概率。此外，本发明可在形成所述第二多晶硅层后，采用臭氧清洁法清洗所述第二多晶硅层表面。臭氧清洗不仅可以替代传统制程中喷水清洗以去除表面灰尘等污染物的作用，还可氧化所述第二多晶硅层表面的缺陷，并在所述第二多晶硅层表面形成一层薄的氧化物(5-50埃)，进一步阻挡所述第二多晶硅层表面磷的析出，降低所述第二多晶硅层表面隆起缺陷的产生概率。且该氧化层的存在可以延长工艺转换时间，使得在制程中可以去除Q-time管控，减轻制造部派货压力，提高生产效率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括如下步骤：
S1：提供一基底，在所述基底上形成磷掺杂的第一多晶硅层；
S2：在所述第一多晶硅层表面形成非掺杂多晶硅层；
S3：在所述非掺杂多晶硅层表面形成磷掺杂的第二多晶硅层；
S4：进行退火，使得所述第一多晶硅层及第二多晶硅层中的部分磷扩散到所述非掺杂多晶硅层中。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于：还包括步骤S5：采用臭氧清洁法清洗所述第二多晶硅层表面。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于：在形成所述第一多晶硅层的后期停止磷掺杂，得到所述非掺杂多晶硅层。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述退火的温度范围是700～1500℃，退火时间范围是30～90分钟。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述非掺杂多晶硅层的厚度为所述第一多晶硅层厚度的0.5％-5％。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述第一多晶硅层与第二多晶硅层的磷掺杂浓度相同。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述基底包括若干由浅沟槽隔离结构隔离的有源区。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于：所述基底表面形成有若干与所述有源区相对应的浮栅结构；所述第一多晶硅层填充进相邻浮栅结构之间的间隙，且所述第一多晶硅层上表面高于所述浮栅结构上表面。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于：所述浮栅结构与所述第一多晶硅层之间形成有ONO层。
10.根据权利要求7所述的半导体结构的制作方法，其特征在于：所述半导体结构包括单元区及外围区；所述第一多晶硅层中形成有暴露所述外围区中浮栅结构上表面的通孔，所述第二多晶硅层填充进所述通孔中，并与所述外围区中的浮栅结构相连。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952311A (zh) * 2019-05-17 2020-11-17 爱思开海力士有限公司 半导体装置的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790679A (zh) * 2004-11-11 2006-06-21 三星电子株式会社 形成具有浮栅的非易失性存储器件的方法
CN1832148A (zh) * 2005-01-13 2006-09-13 海力士半导体有限公司 制造闪存器件的方法
CN102102207A (zh) * 2009-12-16 2011-06-22 北大方正集团有限公司 一种多晶刻蚀前硅片的清洗方法
CN102347229A (zh) * 2010-07-23 2012-02-08 海力士半导体有限公司 半导体器件及其形成方法
CN104517823A (zh) * 2014-05-29 2015-04-15 上海华虹宏力半导体制造有限公司 硅化钨成膜工艺方法
CN104752357A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器的形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1790679A (zh) * 2004-11-11 2006-06-21 三星电子株式会社 形成具有浮栅的非易失性存储器件的方法
CN1832148A (zh) * 2005-01-13 2006-09-13 海力士半导体有限公司 制造闪存器件的方法
CN102102207A (zh) * 2009-12-16 2011-06-22 北大方正集团有限公司 一种多晶刻蚀前硅片的清洗方法
CN102347229A (zh) * 2010-07-23 2012-02-08 海力士半导体有限公司 半导体器件及其形成方法
CN104752357A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 存储器的形成方法
CN104517823A (zh) * 2014-05-29 2015-04-15 上海华虹宏力半导体制造有限公司 硅化钨成膜工艺方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111952311A (zh) * 2019-05-17 2020-11-17 爱思开海力士有限公司 半导体装置的制造方法

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