KR20030001911A - 이이피롬의 스택 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명에 따른 이이피롬의 스택 게이트 전극 형성 방법은, 반도체 기판 상에 터널 산화막과 제 1 폴리실리콘층을 순차적으로 형성하는 단계; N2플라즈마 처리를 수행하여 상기 제 1 폴리실리콘층 상에 제 1 질화막을 형성하는 단계; 상기 제 1 질화막 상부에 제1 산화막, 제2 질화막 및 제2 산화막으로 이루어진 ONO층을 순차적으로 형성하는 단계; 급속 열 질화 공정을 사용하여 상기 제2 산화막 상에 산화 질화막을 형성하는 단계; 및 전제 구조 상부에 제 2 폴리실리콘층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 이이피롬(EEPROM)의 스택 게이트 전극 형성 방법에 관한 것으로, 특히 ONO층을 형성하기 전에 N2플라즈마 처리를 실시하여 ONO 막의 특성을 개선시킨 스택 게이트 전극 형성 방법에 관한 것이다.
종래의 EEPROM의 제조 방법을 간략하게 설명하면, 반도체 기판(100)에 터널 산화막(110)과 제1 폴리실리콘층(120)을 순차적으로 형성한다. 그런 다음, 제1 산화막(140), 질화막(150) 및 제2 산화막(160)으로 이루어진 ONO층을 순차적으로 형성한다. 제1 산화막(140), 질화막(150) 및 제2 산화막(160)의 두께는 각각 40Å, 60Å 및 40Å 정도로 한다. 그런 다음, ONO층에 열처리를 수행한 후에, 제2 폴리실리콘층(180)을 형성한다.
종래의 EEPROM의 ONO 층의 형성 방법은 몇가지 문제점을 가지고 있는데, 종래의 방법에서는 제1 폴리실리콘층에 인(P)을 주입시켜 도핑시켰는데 이렇게 주입된 인이 제1 폴리실리콘층의 상층부에서 ONO층의 제1 산화막과의 경계면에서 축적되면서 제1 산화막의 두께를 더 두껍게 성장시키는 촉매 역할을 하게 된다. 또한, 제1 및 제2 산화막을 형성하기 위한 장시간의 고온 산화 공정으로 인하여 채널 저지 이온의 측면 확산 및 측면 산화에 의해 ONO층의 산화막 상에 버즈 비크(bird's beak)를 발생시킬 수 있다. 이러한 버즈 비크는 누설 전류를 증가시키며 EEPROM의 프로그램 및 소거 특성을 저하시키는 원인이 된다.
상기의 문제점을 극복하기 위하여, 본 발명의 목적은 EEPROM의 제조시에 ONO층을 형성하기 전에 N2플라즈마 처리를 수행하고 ONO층을 형성한 후에 급속 열 산화 질화 공정을 수행함으로써, ONO층에 버즈 비크가 발생하는 것을 억제하며, 동시에 후속 열 공정시에도 ONO층의 안정성을 확보하고 플로팅 게이트에 저장되는 정보를 보호하는 리텐션(retention) 특성을 향상시키는 데 있다.
도 1은 종래 기술에 따라 제조된 이이피롬의 단면도.
도 2a 내지 2d는 본 발명에 따른 이이피롬의 스택 게이트 전극 형성 방법을 순차적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 반도체 기판110, 210: 터널 산화막
120, 220: 제1 폴리실리콘층230: SixN 막
140, 240: 제1 산화막150, 250: 질화막
160, 260: 제2 산화막270: 산화 질화막
180, 280: 제2 폴리실리콘층
상기의 목적을 성취하기 위하여, 본 발명에 따른 EEPROM의 스택 게이트 전극 형성 방법은, 반도체 기판 상에 터널 산화막과 제 1 폴리실리콘층을 순차적으로 형성하는 단계; N2플라즈마 처리를 수행하여 상기 제 1 폴리실리콘층 상에 제 1 질화막을 형성하는 단계; 상기 제 1 질화막 상부에 제 1 산화막, 제 2 질화막 및 제 2 산화막으로 이루어진 ONO층을 순차적으로 형성하는 단계; 급속 열 질화 공정을 사용하여 상기 제2 산화막 상에 산화 질화막을 형성하는 단계; 및 전제 구조 상부에 제 2 폴리실리콘층을 형성하는 단계를 포함하여 이루어진다.
이제 도 2a 내지 2d를 참조로 본 발명의 일실시예를 상세히 설명한다.
먼저 도 2a를 참조하면, 반도체 기판 상에 터널 산화막(210)과 제1 폴리실리콘층(220)을 순차적으로 형성한다. 그 후에 N2플라즈마 처리를 수행하여 제1 폴리실리콘층(220) 상부에 얇은 제 1 질화막(230)을 형성한다. N2플라즈마 처리는 바람직하게는 대략 200℃의 온도에서 진행된다. 이 때, 제 1 질화막(230)은 바람직하게는 SixN 으로 형성되며, 두께는 5 내지 15Å 정도가 적합하다. N2플라즈마 처리를 하는 대신에, 질소 이온을 주입시켜 인(P)이 제 1 폴리실리콘층의 상층부 표면에서 쌓이는 현상을 방지하여 ONO층의 두께 증가 및 ONO층의 버즈 비크를 억제할 수도 있다. 이러한 질소 이온 주입 조건은 질소 이온의 농도를 대략 3.0x1015ions/cm3하고, 대략 3 keV의 전압을 사용한다.
도 2b를 참조하면, 질화막(230) 상에 차례로 제1 산화막(240), 제2 질화막(250) 및 제2 산화막(260)으로 이루어진 ONO층을 형성한다. 본 발명의 ONO층은 하부의 제1 질화막과 상부에 형성될 층을 고려하려 종래의 ONO층의 각각의 층 두께인 40Å/60Å/40Å 보다 약간 얇게 30Å/50Å/30Å 정도로 형성하는 것이 바람직하다.
도 2c를 참조하면, ONO층의 상층부를 암모니아 분위기에서의 급속 열 처리(Rapid Thermal Anneal; RTA)를 실시하여 막을 형성하는 급속 열 질화 공정(Rapid Thermal Nitridation; RTN)을 이용하여 산화 질화시킨다. 그럼으로써, 제2 산화막(260) 상에 산화 질화막(270)이 형성된다. 이 산화 질화막(270)의 두께는 5 내지 15Å정도가 바람직하다. 종래에는 ONO층에 산화 어닐 공정을 실시하여 ONO층을 300Å으로 성장시키는 방법을 사용하였다. 본 발명에서는 급속 열 질화공정을 이용하여 ONO 막의 상층부에 산화 질화막(270)을 형성하므로 후속하여 형성되는 제2 폴리실리콘층에 주입되는 인(P) 성분과 ONO 층의 상층부의 산화막과의 직접적인 접촉을 억제하여 후속 열 공정에서 ONO층의 버즈 비크를 감소시킬 수 있다.
도 2d를 참조하면, 산화 질화막 상부에 제2 폴리실리콘층(280)을 형성한다.
상기 설명한 바와 같이, 본 발명에 따르면, EEPROM의 제조시에 ONO층을 형성하기 전에 N2플라즈마 처리를 수행하고 ONO층을 형성한 후에 급속 열 산화 질화 공정을 수행함으로써 ONO층에 버즈 비크가 발생하는 것을 억제하며, 동시에 후속 열 공정시에도 ONO층의 안정성을 확보하고 리텐션(retention) 특성을 향상시킬 수 있음으로, 결과적으로 EEPROM의 프로그램 및 소거 특성을 향상시킬 수 있다.
Claims (9)
- 반도체 기판 상에 터널 산화막과 제 1 폴리실리콘층을 순차적으로 형성하는 단계;N2플라즈마 처리를 수행하여 상기 제 1 폴리실리콘층 상에 제 1 질화막을 형성하는 단계;상기 제 1 질화막 상부에 제1 산화막, 제2 질화막 및 제2 산화막으로 이루어진 ONO층을 순차적으로 형성하는 단계;급속 열 질화 공정을 사용하여 상기 제2 산화막 상에 산화 질화막을 형성하는 단계; 및전제 구조 상부에 제 2 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 N2플라즈마 처리에 의하여 상기 제1 폴리실리콘층상에 형성되는 질화막은 SixN 막이며, 5 내지 15Å의 두께로 형성되는 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 N2플라즈마 처리는 200℃의 온도에서 2 내지 4 시간동안 진행하는 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 제1 산화막, 제2 질화막 및 제2 산화막의 두께는 각각 30Å, 50Å 및 30Å 인 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 급속 열 질화 공정은 1100℃의 온도에서 30초 동안 진행하는 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
- 반도체 기판 상에 터널 산화막과 제 1 폴리실리콘층을 순차적으로 형성하는 단계;상기 제 1 폴리실리콘층 상에 질소 이온을 주입하여 제1 질화막을 형성하는 단계;상기 제 1 질화막 상부에 제1 산화막, 제2 질화막 및 제2 산화막으로 이루어진 ONO층을 순차적으로 형성하는 단계;급속 열 질화 공정을 사용하여 상기 제2 산화막 상에 산화 질화막을 형성하는 단계; 및전제 구조 상부에 제 2 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
- 제6항에 있어서, 상기 질소 이온은 3.0x1015ions/cm3의 농도를 가지며, 3 keV의 전압하에서 주입되는 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
- 제6항에 있어서, 상기 제1 산화막, 제2 질화막 및 제2 산화막의 두께는 각각 30Å, 50Å 및 30Å 인 것을 특징으로 하는 이이피롬의 스택 게이트 전극 형성 방법.
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