KR20030043711A - 폴리실리콘층 구조 및 그 형성 방법 - Google Patents
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Abstract
본 발명의 실시예에 따르면, 반도체 구조는, 언도핑 폴리실리콘층, 상기 언도핑 폴리실리콘층에 접하는 도핑 폴리실리콘층, 및 상기 언도핑 폴리실리콘층에 접하는 절연층을 포함한다. 상기 언도핑 폴리실리콘층은 상기 도핑 폴리실리콘층과 상기 절연층 사이에 삽입된다.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히, 스택형-게이트 비휘발성 메모리 셀의 폴리실리콘층 구조와 그 형성 방법에 관한 것이다.
도1a는 중간 공정 단계에서의 종래 스택형-게이트 비휘발성 메모리 셀(100)의 단면도이다. 셀(100)은 혼합 옥사이드-나이트라이드-옥사이드(ONO) 유전층(108)에 의해 서로 절연되는 플로팅 게이트(106)와 제어 게이트(110)를 포함하는 폴리실리콘(게이트) 스택을 갖는다. 텅스텐층(WSix)(112)이 제어 게이트(110) 위에 놓인다. 플로팅 게이트(106)는 터널 옥사이드층(104)에 의해 아래에 놓인 실리콘 기판(102)으로부터 절연된다. 도1b는 (a)게이트 스택의 측벽을 따라 옥사이드 스페이서(116-a, 116-b)를 형성하고, (b)기판(102)내에 소스 영역(114-a) 및 드레인 영역(114-b)을 형성한 후의 셀(100)의 단면도를 도시하고 있다.
메모리 셀(100)을 형성하기 위한 간략한 종래 공정 순서는, 기판(102) 위에 터널 옥사이드층을 형성하는 단계; 터널 옥사이드층 위에 제1 폴리실리콘층을 증착하는 단계; 제1 폴리실리콘층 위에 폴리간 혼합 ONO 유전층을 형성하는 단계; ONO 유전층 위에 제2 폴리실리콘층을 증착하는 단계; 제2 폴리실리콘층 위에 텅스텐 실리사이드층을 형성하는 단계; 및 도1a에 도시된 바와 같은 게이트 스택을 형성하기 위해 셀프-얼라인 마스킹 및 셀프-얼라인 에칭(SAE)을 수행하는 단계를 포함한다.근래 기술에서, 제어 게이트는 종종 주변 (CMOS) 트랜지스터의 게이트와 동시에 형성되고, 제어 게이트를 마스크로 이용하여 ONO 유전층 및 제1 폴리실리콘층의 셀 셀프-얼라인 에칭(SAE)이 뒤따른다. 일부 공정에서, 게이트 스택의 형성 후에, 폴리실리콘 재산화(re-oxidation)가 수행된다. 그리고 나서, DDD 마스크 및 임플란트 단계가 수행되어, (예를 들면, 소스 DDD 영역이 적용된 경우) 셀 소스 DDD 영역 및 주변의 고전압(HV) NMOS 및 PMOS 트랜지스터에 대한 DDD 영역을 형성한다. 다음으로, 셀 소스/드레인 마스크 및 임플란트 단계가 수행되어, 셀 소스 및 드레인 영역(114-a, 114-b)이 형성되고, 산화 및 어닐링 주기가 뒤따른다. 그리고 나서, LDD 마스크 및 임플란트 단계가 수행되어, 저전압(LV) NMOS 및 PMOS 트랜지스터에 대한 LDD 접합부를 형성할 수 있다. 그리고 나서, 셀내의 게이트 스택의 측벽 및 주변 트랜지스터의 게이트의 측벽을 따라 스페이서(예로, 도1b에서 스페이서(116-a, 116-b))가 형성된다. 그리고 나서, N+및 P+마스크 및 임플란트 단계가 수행되어, 주변 트랜지스터의 접합부 형성을 완성한다.
화학적 증기 증착(CVD)을 이용하여 제1 및 제2 폴리실리콘층이 증착된다. 제1 및 제2 폴리실리콘층은 비교적 높은 레벨(예로, 2 x 1019내지 5 x 1020cm-3)로 인-시츄(in-situ) 도핑된다. 폴리실리콘 도핑 레벨은 대개 PH3와 같은 P31을 포함한 가스 화합물의 압력 및 가스 유속에 의해 제어된다. 종래 공정의 폴리실리콘 증착과 관련된 파라미터 세트의 일례가 아래에 제공되어 있다.
| 두께 목표;Å | 온도;℃ | SiH4 유속;sccm | PH3 유속;sccm | 압력; mTorr | Rs; Ω/? |
| 600-1000 | 580-620 | 1200-1400 | 80-120 | 350-450 | 200-1000 |
폴리실리콘 고도핑에는 여러 가지 이유가 있다. 첫째, 고도핑은, 메모리 셀의 제어 게이트 또는 MOS 트랜지스터의 게이트에 게이트 바이어스가 인가될 때에, 폴리실리콘 디플리션(depletion)을 방지하거나 최소화한다. 폴리실리콘 디플리션은 게이트 커패시턴스를 감소시켜 MOS 트랜지스터 채널 영역내의 게이트 제어를 감소시키고, 다른 트랜지스터/셀의 전기적 특성을 손상시킨다. 둘째, 고도핑은 임계 전압과 같은 중요한 트랜지스터/셀의 파라미터에 영향을 주는 폴리실리콘 일함수의 적정값을 유지하도록 돕는다. 셋째, 고도핑은 메모리 어레이내의 워드라인 저항값을 감소시켜 메모리 성능을 향상시킨다. 넷째, 고도핑은 주변 트랜지스터 게이트 커패시턴스 및 저항값과 관련된 시간 지연을 감소시킨다.
그러나, 폴리실리콘 고도핑에는 단점도 존재한다. 고도핑은 폴리실리콘 크리스털의 보다 높은 산화율을 초래한다. 그후 높은 산화율은 보다 현저한 "스마일링(smiling)" 효과, 즉, 도1b에 참조번호 118 및 120의 원으로 표시된 부분과 같이, MOS 트랜지스터내의 게이트의 에지에서 게이트 옥사이드 두께의 증가, 및 셀 게이트 스택의 에지에서 ONO 유전체 및 터널 옥사이드 두께의 유사한 증가를 초래한다. 극미한 "스마일링" 효과는 폴리실리콘의 코너를 둥글게 하여 폴리실리콘 에지에서의 전계 피크를 감소시킴으로써 유용한 신뢰성 효과를 제공할 수 있지만, 과도한 "스마일링" 효과는 MOS 트랜지스터의 구동 전류 및 채널의 게이트 제어를 손상시킨다. 메모리 셀에서, ONO 유전체의 현저한 "스마일링" 효과는 게이트 결합비율, 게이트 채널 제어 및 프로그램, 소거 및 판독 효율을 손상시킨다.
고도핑의 또 다른 단점은 보다 큰 폴리실리콘 입자 크기를 초래하고, 이것은 이후에 MOS 트랜지스터내의 폴리실리콘 게이트와 게이트 옥사이드 사이와, 유사하게, 메모리 셀 내에서 각각의 터널 옥사이드와 플로팅 게이트 사이, ONO 유전체의 하부면과 플로팅 게이트 사이, 및 ONO 유전체의 상부면과 제어 게이트 사이에 보다 울퉁불퉁한 계면을 초래한다. 심한 경우에, 이것은 게이트 옥사이드 및/또는 터널 옥사이드 핀치-오프를 초래하거나, 그렇지 않으면, MOS 트랜지스터내의 게이트 옥사이드 및 메모리 셀내의 ONO 유전체 및 터널 옥사이드의 무결성 및 신뢰성에 영향을 준다.
종래의 공정에서, 폴리실리콘 도핑의 바람직한 효과와 바람직하지 않은 효과 사이에 필요한 균형을 이루기 위한 여지는, 단지 폴리실리콘층을 통과하는 도핑 프로파일의 균일성 및 도핑 레벨을 조정하는 것으로 제한된다. 이에 따라, 바람직한 균형을 이루는 것은 공정 및 장치 최적화 관점에서 어려운 작업이라는 것을 알 수 있다.
따라서, 폴리실리콘과 접하는 유전층에서의 "스마일링" 효과를 최소화하면서도, 최적의 폴리실리콘 도핑 프로파일을 달성하고, 폴리실리콘 디플리션 및 이와 관련된 역효과가 방지되거나 최소화되며, 폴리실리콘-옥사이드 계면의 품질 및 균일성이 향상되는 폴리실리콘층 구조 및 이를 형성하는 방법이 요구된다.
본 발명의 실시예에 따르면, 도핑된(도핑) 폴리실리콘층이 도핑되지 않은(언도핑) 폴리실리콘층을 통해 유전층에 접한다. 이 방식으로, 도핑 폴리실리콘층의 장점을 유지하면서, 도핑 폴리실리콘층이 절연층과 집적 접하는 종래 구조의 단점이 최소화되거나 제거된다.
일실시예에서, 반도체 구조는 도핑되지 않은(언도핑:undoped) 폴리실리콘층, 상기 언도핑 폴리실리콘층과 접하는 도핑된 폴리실리콘층, 및 상기 언도핑 폴리실리콘층과 접하는 절연층을 포함한다. 상기 언도핑 폴리실리콘층은 상기 도핑 폴리실리콘층과 절연층 사이에 삽입된다.
다른 실시예에서, 반도체 비휘발성 메모리 셀은 기판 영역 위의 제1 절연층을 포함한다. 상기 제1 절연층 위에 제1 도핑 폴리실리콘층이 놓이고, 상기 제1 도핑 폴리실리콘층 위에 접하여 제1 언도핑 폴리실리콘층이 놓인다. 상기 도핑 및 언도핑 폴리실리콘층이 플로팅 게이트를 형성한다. 제1 언도핑 폴리실리콘층 위에 접하여 제2 절연층이 놓인다. 상기 제2 절연층 위에 접하여 제2 언도핑 폴리실리콘층이 놓인다. 상기 제2 언도핑 상기 제2 도핑 폴리실리콘층이 놓인다. 상기 제2 도핑 및 언도핑 폴리실리콘층이 제어 게이트를 형성한다.
다른 실시예에서, 메모리 셀은 상기 제1 절연층 위에 접하는 제3 언도핑 폴리실리콘을 더 포함한다. 상기 제3 언도핑 폴리실리콘층 위에 접하여 상기 제1 도핑 폴리실리콘층이 놓인다. 상기 제3 언도핑 폴리실리콘층은 플로팅 게이트의 일부를 형성한다.
다른 실시예에서, 각각의 도핑 폴리실리콘층의 두께는 대응하는 언도핑 폴리실리콘층의 두께보다 팩터 2 내지 4 만큼 더 크다.
본 발명의 또다른 실시예에 따르면, 반도체 트랜지스터는 기판 영역 위에 절연층을 포함한다. 상기 절연층 위에 접하여 언도핑 폴리실리콘층이 놓인다. 상기 언도핑 폴리실리콘층 위에 접하여 도핑 폴리실리콘층이 놓인다. 상기 도핑 및 언도핑 폴리실리콘층이 트랜지스터의 게이트를 형성한다.
일실시예에서, 상기 도핑 폴리실리콘층의 두께는 상기 언도핑 폴리실리콘층의 두께보다 팩터 2 내지 4 만큼 더 크다.
도1a 및 도1b는 상이한 공정 단계에서의 종래 스택형-게이트 비휘발성 메모리 셀의 단면도.
도2는 본 발명의 일실시예에 따른, 중간 공정 단계에서의 스택형-게이트 비휘발성 메모리 셀의 단면도.
도3a는 본 발명의 다른 실시예에 따른 도2 메모리 셀 구조의 변형예의 단면도.
도3b는 소스/드레인 형성, 측벽 스페이서 형성, 및 모든 열 산화 및 어닐링 주기 후의 도3a의 셀 구조의 단면도.
도4a 내지 도4c는 본 발명의 일실시예에 따른 2개의 상이한 공정에서의 MOS 트랜지스터의 단면도.
도5는 도3a에서의 플로팅 게이트를 통과하는 예시적인 도핑 프로파일을 도시한 도면.
본 발명의 실시예에 따르면, 도핑된 폴리실리콘층이 실리콘-다이옥사이드와 같은 절연층에 접하는 종래의 반도체 장치 구조가, 폴리실리콘층이 절연층에 접하는 언도핑 폴리실리콘층을 갖는 도핑 및 언도핑 폴리실리콘층을 포함하도록 수정된다. 이 방식으로, 아래에 보다 상세히 논의되는 바와 같이, 도핑 폴리실리콘의 장점을 유지하면서, 도핑 폴리실리콘층이 절연층에 바로 접하는 종래 구조의 결점은 최소화되거나 없앨 수 있다.
도2는 본 발명의 일실시예에 따른, 중간 공전 단계에서의 스택형-게이트 비휘발성 메모리 셀(200)의 단면도를 도시하고 있다. 메모리 셀(200)은 실리콘 기판(202) 위에 터널 옥사이드(204)를 포함한다. 2개의 폴리실리콘층(206-a, 206b)을 포함하는 플로팅 게이트(206)가 터널 옥사이드(204) 위에 놓인다. 혼합 ONO 유전층(208)이 플로팅 게이트(206)를 위에 놓인 제어 게이트(210)로부터 절연시킨다. 제어 게이트(210)는 2개의 폴리실리콘층(210-a, 210-b)을 포함하고, 일부 공정에서는, 텅스텐(WSix)층(212)이 위에 놓인다. 도시된 바와 같이, 플로팅 게이트(206)를 형성하는 2개의 폴리실리콘층 중의 하부층(206-a)은 도핑되고 상부층(206-b)은 도핑되지 않으며, 제어 게이트(210)를 형성하는 2개의 폴리실리콘층의 하부층(210-a)은 도핑되지 않고, 상부층(210-b)은 도핑된다. 이 방식으로, ONO 유전체(208)가 2개의 도핑되지 않은 폴리실리콘층(206-a 및 210-a) 사이에 삽입된다.
일실시예에서, 도2의 구조는 다음과 같이 형성된다. 터널 옥사이드(204)가 종래 방법에 따라 기판(202) 위에 형성된다. 플로팅 게이트(206) 형성시, 2개의 연속된 폴리실리콘 증착 단계가 수행된다. 먼저, 도핑 폴리실리콘층(206-a)을 증착하기 위해 인-시츄(in-situ) 도핑 폴리실리콘 증착이 수행되고, 언도핑 폴리실리콘층(206-b)을 증착하기 위해 언도핑 폴리실리콘 증착 단계가 뒤따른다. 폴리실리콘 도핑 농도(예를 들어, 도펀트로 인 P31을 사용함)는 온도 및 가스(예, PH3) 유속 및 압력에 의해 제어되고, 각 폴리실리콘층의 두께는 증착 시간 및 온도에 의해 제어된다.
폴리실리콘층(206-a, 206-b)의 증착 후에, 폴리간 ONO 유전체(208)가 종래 방법에 따라 형성된다. 다음으로, 제어 게이트 형성시, 2개의 연속된 폴리실리콘 증착 단계가 수행된다. 먼저, 언도핑 폴리실리콘 증착 단계가 수행되고, 인-시츄 도핑 폴리실리콘 증착이 뒤따른다.
아래의 표는 본 발명의 예시적인 실시예에 따른, 각각의 도핑 및 언도핑 폴리실리콘층에 대한 폴리실리콘 두께, 도핑 농도, 온도, 가스 유속 및 압력을 보여주고 있다. 이 표는 바람직한 비율인 3:1을 갖는 2:1 내지 5:1 범위내의 도핑 실리콘 대 언도핑 실리콘의 두께 비율을 반영한다. 이 표에서의 값들은 단지 예시적인 것이며 이로 제한되지는 않는다. 본원을 참조하여, 목표 파라미터 및 바람직한 셀 성능을 달성하기 위해 이 값들을 변경하는 것이 이 기술분야에서 통상의 지식을 가진 자에게는 가능하다.
| 도핑 폴리실리콘 | |||||
| 도핑농도목표;cm-3 | 두께 목표;Å | 온도;℃ | SiH4 유속;sccm | PH3 유속;sccm | 압력;mTorr |
| 2x1019- 1x1020 | 450-750 | 580-620 | 1200-1400 | 50-100 | 350-450 |
| 언도핑 폴리실리콘 | ||||
| 두께 목표;Å | 온도;℃ | SiH4 유속;sccm | PH3 유속;sccm | 압력;mTorr |
| 150-250 | 580-620 | 1200-1400 | 0 | 350-450 |
제어 게이트(210) 형성시 폴리실리콘층의 증착 후에, 텅스텐(WSix)층(212)이 통상의 방법에 따라 선택적으로 증착된다. 일부 공정에서는, 게이트층 형성을 완성하기 위해 텅스텐층 위에 ARC 옥시나이트라이드층(미도시)이 증착된다. 그리고, 메모리 셀의 제어 게이트 및 주변 트랜지스터의 게이트를 형성하기 위해, 게이트 마스킹 및 게이트 에칭이 뒤따르고, 도2에 도시된 바와 같은 게이트 스택을 형성하기 위해 셀프-얼라인 마스킹 및 셀프-얼라인 에칭(SAE)이 수행된다. 소스/드레인 형성 및 측벽 스페이서 형성을 포함한 모든 후속 단계는 통상의 방법에 따라 수행된다.
ONO 스팀 어닐링(ONO 증착 후), 게이트 스택 형성후의 폴리실리콘 재산화 및 소스/드레인 산화 주기과 같은, 열 산화 및 어닐링 주기 동안에, 2개의 옥사이드층에 접하는 언도핑 폴리실리콘층의 낮은 산화율로 인해, 게이트 스택의 주변(측벽)에서 ONO 유전체(208)의 상부 및 하부 옥사이드층이 낮은 비율로 성장한다. 이에 따라, ONO 유전체 "스마일링" 효과가 실질적으로 감소된다. 플로팅 게이트의 하부 폴리실리콘층과 같은 또다른 언도핑 폴리실리콘층을 포함함으로써, 터널 옥사이드 "스마일링"도 유사하게 감소될 수 있다. 이것은 도3a 실시예에 도시되어 있다. 터널 옥사이드(304)와 접하는 언도핑 폴리실리콘층(306-c)은 플로팅 게이트(306)의 하부층을 형성한다.
"스마일링" 효과에서의 감소 이외에, 언도핑 폴리실리콘의 보다 작은 입자 크기는, 향상된 터널 옥사이드 및 ONO 유전체 품질 및 균일성을 가져오는 보다 균일한 폴리실리콘-옥사이드간 계면을 만든다. 또한, 열 주기의 끝에서, 도핑 폴리실리콘층에서 적합한 도핑 농도와, 인접한 도핑 폴리실리콘층과 언도핑 폴리실리콘층 사이에 적합한 두께 비율을 선택함으로써, 폴리실리콘 디플리션 효과를 방지하도록, 균일하고 충분히 높은 도핑 농도가 전체 플로팅 게이트와 제어 게이트를 통해 달성될 수 있다.
산화/어닐링 열 주기의 끝에서, 열 예산에 따라, 언도핑 폴리실리콘층에서의 불순물(예, 인) 프로파일은 확산 특성을 이룰 수 있다. 도5는 도3a에서의 플로팅 게이트(306)를 통하는 예시적인 불순물 프로파일을 도시하고 있다. 가로축은 불순물 농도를 나타내고, 세로축은 ONO 유전체(308)의 상부로부터 하부, 플로팅게이트(306) 및 터널 옥사이드(304) 스택을 따른 치수를 나타낸다. 실선(510, 512, 514)은, 열 주기를 수행하기 전에, 각각의 언도핑 폴리실리콘층(306-b), 언도핑 폴리실리콘층(306-c) 및 도핑 폴리실리콘층(306-a)에서의 불순물 농도를 나타낸다. 점선 곡선(516)은 열 주기 후의 3개의 폴리실리콘층을 통과하는 불순물 프로파일을 도시하고 있다. 폴리실리콘층(306-b, 306-c)은 도핑되지 않았지만, 그 증착 공정 동안에 약간의 불순물을 얻는다. 실선(510, 512)은 열 주기가 수행되기 전의 불순물 농도를 나타낸다.
열 주기 후에, 점선(516)으로 도시된 바와 같이, 불순물 농도는 도핑 폴리실리콘층(306-a)에서 가장 높고, 도핑 및 언도핑 폴리실리콘층 사이와 언도핑 폴리실리콘층(306-b, 306-c)을 통해 점점 감소되고, 언도핑 폴리실리콘층(306-b, 306-c)과 대응하는 터널 옥사이드(304) 및 ONO 유전층(308) 사이의 계면에서 최저 농도 레벨에 이른다. 폴리실리콘층의 두께와 열 주기는, 최종 폴리실리콘 도핑 농도와 폴리실리콘-유전체간 계면에서의 경사가 폴리실리콘 디플리션 효과를 방지하거나 최소화하는데 충분히 높도록, 최적화될 필요가 있다.
폴리실리콘-유전체간 계면에서의 높은 최종 도핑 농도에도 불구하고, 언도핑 폴리실리콘층을 이용하는 장점이 유지된다. 도핑 폴리실리콘층으로부터 언도핑 폴리실리콘층으로의 도펀트의 확산이 열 주기 동안에 천천히 발생한다. 따라서, 산화 공정의 상당 부분 동안에 폴리실리콘-유전체간 계면에서의 도핑 농도가 비교적 낮기 때문에, 감소된 스마일링 효과가 달성된다. 동시에, 언도핑 폴리실리콘층은 보다 작은 크기와 보다 균일한 입자 구조를 유지하여, 폴리실리콘-유전체간 계면에서보다 양호한 품질 및 균일성을 가져온다.
도3b는 소스/드레인(314-a, 314-b) 및 측벽 스페이서(316-a, 316-b) 형성 및 모든 열 산화 및 어닐링 주기 후의 도3a의 셀 구조를 도시하고 있다. 도시된 바와 같이, 플로팅 게이트와 제어 게이트 모두에 다층의 도핑/언도핑 폴리실리콘층을 이용함으로써, "스마일링" 효과(도1b에서 원(118, 120)으로 도시됨)가 감소된다.
따라서, 각 플로팅 게이트 및 제어 게이트에서 도핑 및 언도핑 폴리실리콘층의 혼합을 제공함으로써, 종래 공정에서 나타나는 폴리실리콘 도핑 농도에서의 균형과 관련된 역효과의 많은 부분을 제거할 수 있는, 보다 유연한 공정이 얻어진다. 유전체 계면에 언도핑 폴리실리콘을 제공함으로써, 플로팅 게이트와 제어 게이트에 충분히 높은 도핑 농도가 유지되면서, 균일한 두께와 향상된 유전체 품질 및 무결성을 갖는 ONO 유전체 및 터널 옥사이드층이 달성된다. 또한, 모든 열 주기 후에, 전체 플로팅 게이트 및 제어 게이트를 통해 비교적 균질한 폴리실리콘 도핑이 얻어진다. 또한, 터널 옥사이드 및 ONO 유전체는 그들의 기하학적 두께 및 유전체 품질 및 무결성의 관점 모두에서 보다 균일하다. 터널 옥사이드 및 ONO의 높은 균일성은 채널을 통한 보다 양호한 게이트 제어, 제어 게이트와 플로팅 게이트 사이의 보다 높은 결합 비율, 강화된 프로그램, 소거 및 판독 효율, 보다 엄격한 소거 분포를 가져오고, 보다 낮은 동작 전압의 사용을 가능하게 한다. 또한, 향상된 품질의 ONO유전체 및 터널 옥사이드는 향상된 메모리 셀의 전체 신뢰성 및 전하 보유 특성을 가져온다. 이에 따라, 보다 향상된 전기적 특성 및 신뢰성 특성을 가진 메모리 셀이 달성된다.
도4a 내지 도4c는 본 발명의 다른 실시예에 따른, 2개의 상이한 공전 단계에서의 MOS 트랜지스터의 단면도를 도시하고 있다. 도4a에서, 통상의 방법에 따라 기판(402) 위에 게이트 옥사이드(404)가 형성된다. 다음으로, 트랜지스터 게이트(406) 형성하도록 2개의 연속적인 폴리실리콘 증착 단계가 수행된다. 먼저, 언도핑 폴리실리콘층(406-a)을 형성하기 위해, 언도핑 폴리실리콘층이 증착되고, 도핑 폴리실리콘층(406-b)을 형성하기 위해, 인-시츄 도핑 폴리실리콘 증착 단계가 뒤따른다. 상기의 메모리 셀 실시예와 유사하게, 폴리실리콘 도핑 농도(예를 들어 인 P31을 도펀트로 사용함)는 온도 및 가스(예, PH3) 유속 및 압력에 의해 제어되고, 각 폴리실리콘층의 두께는 증착 시간 및 온도에 의해 제어된다.
모든 후속 공정 단계는 통상의 방법에 따라 수행된다. 도4b 및 도4c는 소스/드레인(408-a, 408-b) 형성, 측벽 스페이서(410-a, 410-b) 형성 및 모든 열 산화 및 어닐링 주기 후의 트랜지스터 구조의 2개의 상이한 단면도를 도시하고 있다. 도4b는 트랜지스터의 게이트 길이에 따른 트랜지스터의 단면도이고, 도4c는 채널 영역을 통한 트랜지스터의 게이트 폭(트랜지스터 폭은 두 절연 영역 사이의 액티브 영역의 크기임)을 따른 트랜지스터의 단면도이다.
도시된 바와 같이, 도핑/언도핑 폴리실리콘층을 이용함으로써, 드레인 및 소스 영역에 근접한 게이트 옥사이드(404)의 외부 에지(도4b) 뿐만 아니라, 액티브 및 절연 영역(440-a, 440-b)의 주변(도4c)에서 "스마일링" 효과가 감소된다. 액티브 영역과 절연 영역 사이의 천이 영역에서 게이트 옥사이드의 두께에서의 증가는, 소위 절연 영역의 "새의 부리(bird's beak)" 효과(이것은 LOCOS 절연막에 대해 보다 강하고, 얕은 트렌치 절연막에 대해서는 보다 작음)에 의해 주로 결정되지만, 통상의 공정에서의 게이트의 고도핑 폴리실리콘과, 결과로서 생성되는 "스마일링" 효과는 상기 천이 영역에서 보다 두꺼운 게이트 옥사이드를 초래한다. 게이트 옥사이드 계면에서의 폴리실리콘 도핑 제어는 "스마일링" 효과에 의한 보다 두꺼운 게이트 옥사이드에 대한 부담을 최소화하고, 이에 따라, 트랜지스터 성능(게이트 제어, 구동 전류)을 향상시킨다. 이것은 특히 짧은 액티브 폭 장치에 유용하다. 특히, 초기의 언도핑 폴리실리콘층에서의 입자 구조의 균일성 및 보다 작은 입자 크기는 폴리실리콘-옥사이드간 계면의 품질 및 균일성, 및 게이트 옥사이드 두께에서의 향상을 돕고, 이것은 향상된 신뢰성을 가져온다.
MOS 트랜지스터 폴리실리콘 게이트가 메모리 셀의 제어 게이트와 동시에(즉, 동일한 마스크 단계를 이용하여) 형성될 수 있다. 즉, 메모리 셀의 제어 게이트와 주변 트랜지스터의 게이트를 동시에 형성하기 위해, 도핑 폴리실리콘층이 뒤따르는 언도핑 폴리실리콘층의 형성시에, 동일한 2개의 연속적인 증착 단계가 수행될 수 있다. 다른 실시예에서, MOS 트랜지스터 폴리실리콘 게이트는 제어 게이트가 아니라 플로팅 게이트와 동시에 형성될 수 있다. 플로팅 게이트가 3개이 폴리실리콘층을 갖는 메모리 셀 실시예(도3a)에서, 상부의 언도핑 폴리실리콘층은 주변 트랜지스터에는 필요하지 않지만, 충분히 균일한 최종 도핑이 얻어지는 경우에는 존재할 수 있다. 또 다른 실시예에서, 주변 트랜지스터의 게이트는 혼합된 플로팅 게이트 및 제어 게이트 폴리실리콘층과 동시에 형성된다. 많은 플래시 EPROM 공정에서와 같이, 이러한 실시예는 폴리간 ONO 유전체가 주변으로부터 제거될 필요가 있다.
본 발명은 MOS 트랜지스터 및 스택형 게이트 비휘발성 메모리에 대한 애플리케이션으로 제한되지 않는다. 도핑 폴리실리콘이 절연층에 접하는 모든 구조가 여기서 기재된 도핑/언도핑 다층 폴리실리콘 방법에서 이득을 얻을 수 있다. 다른 구조의 예는 ROM, EPROM, EEPROM, 및 플래시 EEPROM 셀과 같은 N-채널 또는 P-채널 비휘발성 메모리 셀, DRAM 및 SRAM 셀과 같은 휘발성 메모리 셀, NMOS 및 PMOS 트랜지스터, 및 디플리션 및 인헨스먼트 트랜지스터를 포함한다. 또한, 본 발명은 여기서 나타낸 어떠한 특정 파라미터 또는 값들로 제한되지 않는다. 예를 들면, 위의 표에서 나타난 값들은 하나의 특정 공정 및 목표 세트에 대응되며, 다른 공정 및 셀 기술을 적용하기 위해 변경될 수 있다.
이상에서, 본 발명의 바람직한 실시예를 설명하였지만, 다양한 대안예, 변형예 및 등가물을 사용하는 것이 가능하다. 따라서, 본 발명의 범위는 상기의 설명을 참조하여 결정되어서는 안되며, 대신에, 등가물의 전 범위를 포함하는, 첨부된 청구범위를 참조하여 결정되어야 한다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 폴리실리콘과 접하는 유전층에서의 "스마일링" 효과를 최소화하면서, 최적의 폴리실리콘 도핑 프로파일을 달성하고, 폴리실리콘 디플리션 및 이와 관련된 역효과가 방지되거나 최소화되며, 폴리실리콘-옥사이드 계면의 품질 및 균일성이 향상되는 효과가 있다.
Claims (35)
- 반도체 비휘발성 메모리 셀을 형성하는 방법에 있어서,기판 영역 위에 제1 절연층을 형성하는 단계;상기 제1 절연층 위에 제1 도핑 폴리실리콘층을 형성하는 단계;상기 제1 도핑 폴리실리콘층 위에 접하여 제1 언도핑(undoped) 폴리실리콘층을 형성하는 단계 - 여기서, 상기 제1 도핑 폴리실리콘층과 상기 제1 언도핑 폴리실리콘층은 플로팅 게이트를 형성함 -;상기 제1 언도핑 폴리실리콘층 위에 접하여 제2 절연층을 형성하는 단계;상기 제2 절연층 위에 접하여 제2 언도핑 폴리실리콘층을 형성하는 단계; 및상기 제2 언도핑 폴리실리콘층 위에 접하여 제2 도핑 폴리실리콘층을 형성하는 단계 - 여기서, 상기 제2 도핑 폴리실리콘층과 상기 제2 언도핑 폴리실리콘층은 제어 게이트를 형성함 -를 포함하는 방법.
- 제1항에 있어서,상기 제1 도핑 폴리실리콘층을 형성하기 전에, 상기 제1 절연층 위에 접하여 제3 언도핑 폴리실리콘층을 형성하는 단계 - 여기서, 상기 제1 도핑 폴리실리콘층은 상기 제3 언도핑 폴리실리콘층 위에 접하여 놓이고, 상기 제3 언도핑 폴리실리콘층은 상기 플로팅 게이트의 일부를 형성함 -를 더 포함하는 방법.
- 제1항에 있어서,상기 제1 절연층은 터널 옥사이드층이고, 상기 제2 절연층은 화합 옥사이드-나이트라이드-옥사이드 유전층과 화합 옥사이드-나이트라이드-옥사이드-나이트라이드 유전층 중 하나인방법.
- 제1항에 있어서,각 도핑 폴리실리콘층의 두께는 대응하는 언도핑 폴리실리콘층 두께보다 팩터 2 내지 4 만큼 더 큰방법.
- 제1항에 있어서,상기 제1 절연층, 상기 플로팅 게이트, 상기 제2 절연층 및 상기 제어 게이트로 만들어진 스택의 측벽을 따라 절연 스페이서를 형성하는 단계; 및상기 기판내에 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 각각의 제1 및 제2 도핑 폴리실리콘층을 형성하는 단계는 인-시츄 도핑 폴리실리콘층을 증착하는 단계를 포함하는방법.
- 제1항에 있어서,상기 메모리 셀은 스택형-게이트 비휘발성 메모리 셀 및 스플릿 게이트 비휘발성 메모리 셀 중 어느 하나인방법.
- 제1항에 있어서,상기 각각의 플로팅 게이트 및 제어 게이트에서의 폴리실리콘 디플리션(depletion)을 방지하기 위해, 상기 각각의 제1 및 제2 도핑 폴리실리콘층은 대응하는 제1 및 제2 언도핑 폴리실리콘층의 두께보다 더 큰 두께와 도핑 농도를 갖는방법.
- 제1항에 있어서,상기 비휘발성 메모리 셀은 ROM, 플래시 EPROM 및 EEPROM 중 어느 하나인방법.
- 반도체 트랜지스터를 형성하는 방법에 있어서,기판 영역 위에 절연층을 형성하는 단계;상기 절연층 위에 접하여 언도핑 폴리실리콘층을 형성하는 단계; 및상기 언도핑 폴리실리콘층 위에 접하여 도핑 폴리실리콘층을 형성하는 단계 - 여기서, 상기 도핑 폴리실리콘층과 상기 언도핑 폴리실리콘층은 트랜지스터의 게이트를 형성함 -를 포함하는 방법.
- 제10항에 있어서,상기 절연층은 게이트 옥사이드층인방법.
- 제10항에 있어서,상기 도핑 폴리실리콘층의 두께는 상기 언도핑 폴리실리콘층 두께보다 팩터 2 내지 4 만큼 더 큰방법.
- 제10항에 있어서,상기 게이트의 측벽을 따라 절연 스페이서를 형성하는 단계; 및상기 기판내에 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 방법.
- 제10항에 있어서,상기 도핑 폴리실리콘층을 형성하는 단계는 인-시츄 도핑 폴리실리콘층을 증착하는 단계를 포함하는방법.
- 제10항에 있어서,상기 트랜지스터는 NMOS 트랜지스터, PMOS 트랜지스터, 인헨스먼트 트랜지스터(enhancement transistor) 및 디플리션 트랜지스터(depletion transistor) 중 어느 하나인방법.
- 제10항에 있어서,상기 게이트에서의 폴리실리콘 디플리션을 방지하기 위해, 상기 도핑 폴리실리콘층은 대응하는 언도핑 폴리실리콘층의 두께보다 더 큰 두께와 도핑 농도를 갖는방법.
- 반도체 비휘발성 메모리 셀에 있어서,기판 영역 위의 제1 절연층;상기 제1 절연층 위의 제1 도핑 폴리실리콘층;상기 제1 도핑 폴리실리콘층 위에 접하는 제1 언도핑 폴리실리콘층 - 여기서, 상기 제1 도핑 폴리실리콘층과 상기 제1 언도핑 폴리실리콘층은 플로팅 게이트를 형성함 -;상기 제1 언도핑 폴리실리콘층 위에 접하는 제2 절연층;상기 제2 절연층 위에 접하는 제2 언도핑 폴리실리콘층; 및상기 제2 언도핑 폴리실리콘층 위에 접하는 제2 도핑 폴리실리콘층 - 여기서, 상기 제2 도핑 폴리실리콘층과 상기 제2 언도핑 폴리실리콘층은 제어 게이트를 형성함 -를 포함하는 메모리 셀.
- 제17항에 있어서,상기 제1 절연층 위에 접하는 제3 언도핑 폴리실리콘층 - 여기서, 상기 제1 도핑 폴리실리콘층은 상기 제3 언도핑 폴리실리콘층 위에 접하여 놓이고, 상기 제3 언도핑 폴리실리콘층은 상기 플로팅 게이트의 일부를 형성함 -을 더 포함하는 메모리 셀.
- 제17항에 있어서,상기 제1 절연층은 터널 옥사이드층이고, 상기 제2 절연층은 화합 옥사이드-나이트라이드-옥사이드 유전층과 화합 옥사이드-나이트라이드-옥사이드-나이트라이드 유전층 중 하나인메모리 셀.
- 제17항에 있어서,각 도핑 폴리실리콘층의 두께는 대응하는 언도핑 폴리실리콘층 두께보다 팩터 2 내지 4 만큼 더 큰메모리 셀.
- 제17항에 있어서,상기 제1 절연층, 상기 플로팅 게이트, 상기 제2 절연층 및 상기 제어 게이트로 만들어진 스택의 측벽을 따라 형성된 절연 스페이서; 및상기 기판내의 소스 및 드레인 영역을 더 포함하는 메모리 셀.
- 제17항에 있어서,상기 각각의 제1 및 제2 도핑 폴리실리콘층은 불순물을 이용하여 인-시츄 도핑되는메모리 셀.
- 제17항에 있어서,상기 메모리 셀은 스택형-게이트 비휘발성 메모리 셀 및 스플릿 게이트 비휘발성 메모리 셀 중 어느 하나인메모리 셀.
- 제17항에 있어서,상기 각각의 플로팅 게이트 및 제어 게이트에서의 폴리실리콘 디플리션을 방지하기 위해, 상기 각각의 제1 및 제2 도핑 폴리실리콘층은 대응하는 제1 및 제2 언도핑 폴리실리콘층의 두께보다 더 큰 두께와 도핑 농도를 갖는메모리 셀.
- 제17항에 있어서,상기 비휘발성 메모리 셀은 ROM, 플래시 EPROM 및 EEPROM 중 어느 하나인메모리 셀.
- 반도체 트랜지스터에 있어서,기판 영역 위의 절연층;상기 절연층 위에 접하는 언도핑 폴리실리콘층; 및상기 언도핑 폴리실리콘층 위에 접하는 도핑 폴리실리콘층 - 여기서, 상기 도핑 폴리실리콘층과 상기 언도핑 폴리실리콘층은 트랜지스터의 게이트를 형성함 -을 포함하는 트랜지스터.
- 제26항에 있어서,상기 절연층은 게이트 옥사이드층인트랜지스터.
- 제26항에 있어서,상기 도핑 폴리실리콘층의 두께는 상기 언도핑 폴리실리콘층 두께보다 팩터 2 내지 4 만큼 더 큰트랜지스터.
- 제26항에 있어서,상기 게이트의 측벽을 따라 형성된 절연 스페이서; 및상기 기판내의 소스 및 드레인 영역을 더 포함하는 트랜지스터.
- 제26항에 있어서,상기 도핑 폴리실리콘층은 불순물을 이용하여 인-시츄 도핑되는트랜지스터.
- 제26항에 있어서,상기 트랜지스터는 NMOS 트랜지스터, PMOS 트랜지스터, 인헨스먼트 트랜지스터 및 디플리션 트랜지스터 중 어느 하나인트랜지스터.
- 제26항에 있어서,상기 게이트에서의 폴리실리콘 디플리션을 방지하기 위해, 상기 도핑 폴리실리콘층은 대응하는 언도핑 폴리실리콘층의 두께보다 더 큰 두께와 도핑 농도를 갖는트랜지스터.
- 반도체 구조에 있어서,언도핑 폴리실리콘층;상기 언도핑 폴리실리콘층에 접하는 도핑 폴리실리콘층; 및상기 언도핑 폴리실리콘층에 접하는 절연층 - 여기서, 상기 언도핑 폴리실리콘층은 상기 도핑 폴리실리콘층과 상기 절연층 사이에 삽입됨 -을 포함하는 반도체 구조.
- 제33항에 있어서,상기 도핑 폴리실리콘층의 두께는 상기 언도핑 폴리실리콘층 두께보다 팩터 2 내지 4 만큼 더 큰반도체 구조.
- 제33항에 있어서,상기 반도체 구조는 ROM 셀, 플래시 EPROM 셀, EEPROM 셀, DRAM 셀 및 SRAM 셀, NMOS 트랜지스터, PMOS 트랜지스터, 인헨스먼트 MOS 트랜지스터 및 디플리션 MOS 트랜지스터 중 어느 하나인반도체 구조.
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