TWI737507B

TWI737507B - 非揮發性記憶體結構及其製造方法

Info

Publication number: TWI737507B
Application number: TW109134000A
Authority: TW
Inventors: 楊文忠; 陳仕錫; 林威璋
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2020-09-30
Filing date: 2020-09-30
Publication date: 2021-08-21
Also published as: TW202215648A

Abstract

一種非揮發性記憶體結構，包括基底、第一介電層、浮置閘極結構、第二介電層與控制閘極。第一介電層設置在基底上。浮置閘極結構包括第一浮置閘極與第二浮置閘極。第一浮置閘極設置在第一介電層上。第二浮置閘極設置在第一浮置閘極上。第二浮置閘極的晶粒尺寸小於第一浮置閘極的晶粒尺寸。第二介電層設置在浮置閘極結構上。控制閘極設置在第二介電層上。

Description

非揮發性記憶體結構及其製造方法

本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種非揮發性記憶體結構及其製造方法。

目前，由於非揮發性記憶體(non-volatile memory)可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。然而，如何能夠進一步地提升非揮發性記憶體元件的電性效能(electrical performance)為目前持續努力的目標。

本發明提供一種非揮發性記憶體結構及其製造方法，其可提升非揮發性記憶體元件的電性效能。

本發明提出一種非揮發性記憶體結構，包括基底、第一介電層、浮置閘極結構、第二介電層與控制閘極。第一介電層設置在基底上。浮置閘極結構包括第一浮置閘極與第二浮置閘極。第一浮置閘極設置在第一介電層上。第二浮置閘極設置在第一浮置閘極上。第二浮置閘極的晶粒尺寸(grain size)小於第一浮置閘極的晶粒尺寸。第二介電層設置在浮置閘極結構上。控制閘極設置在第二介電層上。

依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二浮置閘極中的摻質可包括碳、氮、氧或其組合。

依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二浮置閘極的表面粗糙度可大於第一浮置閘極的表面粗糙度。

依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二浮置閘極可位在第一浮置閘極的頂面或側壁上。控制閘極可位在浮置閘極結構的頂面與側壁上。

依照本發明的一實施例所述，在上述非揮發性記憶體結構中，浮置閘極結構更可包括第三介電層。第三介電層設置在第二浮置閘極與第一浮置閘極之間。

本發明提出一種非揮發性記憶體結構的製造方法，包括以下步驟。在基底上形成第一介電層。在第一介電層上形成浮置閘極結構。浮置閘極結構包括第一浮置閘極與第二浮置閘極。第一浮置閘極設置在第一介電層上。第二浮置閘極設置在第一浮置閘極上。第二浮置閘極的晶粒尺寸小於第一浮置閘極的晶粒尺寸。在浮置閘極結構上形成第二介電層。在第二介電層上形成控制閘極。

依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，第二浮置閘極可位在第一浮置閘極的頂面上。第一介電層與浮置閘極結構的形成方法可包括以下步驟。在基底上形成第一介電材料層。在第一介電材料層上形成第一浮置閘極材料層。在第一浮置閘極材料層上形成第二浮置閘極材料層。對第二浮置閘極材料層、第一浮置閘極材料層與第一介電材料層進行圖案化製程，而形成第二浮置閘極、第一浮置閘極與第一介電層。

依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，第二浮置閘極可位在第一浮置閘極的側壁上。第一介電層與浮置閘極結構的形成方法可包括以下步驟。在基底上形成第一介電材料層。在第一介電材料層上形成第一浮置閘極材料層。對第一浮置閘極材料層與第一介電材料層進行圖案化製程，而形成第一浮置閘極與第一介電層。在第一浮置閘極上共形地形成第二浮置閘極材料層。對第二浮置閘極材料層進行回蝕刻製程，而形成第二浮置閘極。

依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，更可包括以下步驟。對第二浮置閘極或第二浮置閘極材料層進行表面粗糙化處理，而在第二浮置閘極或第二浮置閘極材料層的相鄰的晶粒之間形成凹陷。表面粗糙化處理可包括在第二浮置閘極或第二浮置閘極材料層上形成氧化物層。移除氧化物層。

依照本發明的一實施例所述，在上述非揮發性記憶體結構的製造方法中，更可包括以下步驟。在第二浮置閘極與第一浮置閘極之間形成第三介電層。

基於上述，在本發明所提出的非揮發性記憶體結構及其製造方法中，第二浮置閘極的晶粒尺寸小於第一浮置閘極的晶粒尺寸，亦即第二浮置閘極可具有較小的晶粒尺寸。藉此，可提升第二浮置閘極的均勻性及/或有利於提升第二浮置閘極的表面積，進而可提升非揮發性記憶體元件的電性效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1G為根據本發明一實施例的非揮發性記憶體結構的製造流程剖面圖。

請參照圖1A，可在基底100上形成介電材料層102。基底100可為半導體基底，如矽基底。介電材料層102的材料例如是氧化矽。介電材料層102的形成方法例如是熱氧化法或化學氣相沉積法。

接著，可在介電材料層102上形成浮置閘極材料層104。浮置閘極材料層104的晶粒尺寸(亦可稱為粒徑)例如是200奈米至400奈米。在一些實施例中，浮置閘極材料層104的晶粒尺寸例如是200奈米至300奈米。浮置閘極材料層104的材料例如是摻雜多晶矽。此外，根據浮置閘極材料層104所需的導電型態，浮置閘極材料層104中的摻質可包括N型摻質(如，磷)或P型摻質(如，硼)。浮置閘極材料層104的形成方法例如是化學氣相沉積法。

然後，可在浮置閘極材料層104上形成介電材料層106。介電材料層106的材料例如是氧化矽。介電材料層106的形成方法例如是熱氧化法。介電材料層106的厚度例如是3埃(Å)至15埃。

接下來，可在浮置閘極材料層104上形成浮置閘極材料層108。在本實施例中，浮置閘極材料層108是以形成在介電材料層106上為例。浮置閘極材料層108的材料例如是摻雜多晶矽。浮置閘極材料層108中的摻質可包括碳、氮、氧或其組合，藉此可使得浮置閘極材料層108具有較小的晶粒尺寸。舉例來說，浮置閘極材料層108的晶粒尺寸可小於浮置閘極材料層104的晶粒尺寸。浮置閘極材料層108的晶粒尺寸例如是10奈米至50奈米。在一些實施例中，浮置閘極材料層108的晶粒尺寸例如是10奈米至25奈米。在一些實施例中，浮置閘極材料層108的晶粒尺寸例如是10奈米至20奈米。此外，根據浮置閘極材料層108所需的導電型態，浮置閘極材料層108中的摻質更可包括N型摻質(如，磷)或P型摻質(如，硼)。浮置閘極材料層108的形成方法例如是化學氣相沉積法。

隨後，可在浮置閘極材料層108上形成圖案化罩幕層110。圖案化罩幕層110的材料例如是氮化矽。圖案化罩幕層110可藉由沉積製程、微影製程與蝕刻製程來形成。

請參照圖1B，可利用圖案化罩幕層110作為罩幕，移除部分浮置閘極材料層108、部分介電材料層106、部分浮置閘極材料層104與部分介電材料層102，以對浮置閘極材料層108、介電材料層106、浮置閘極材料層104與介電材料層102進行圖案化製程，而形成浮置閘極108a、介電層106a、浮置閘極104a與介電層102a，且形成溝渠T1。藉此，可在基底100上形成介電層102a，可在浮置閘極108a與浮置閘極104a之間形成介電層106a，且可在介電層102a上形成浮置閘極結構112。介電層102a可作為穿隧介電層。浮置閘極108a可位在浮置閘極104a的頂面上。舉例來說，浮置閘極108a可位在介電層106a的頂面上。部分浮置閘極材料層108、部分介電材料層106、部分浮置閘極材料層104與部分介電材料層102的移除方法例如是乾式蝕刻法。

浮置閘極結構112包括浮置閘極104a與浮置閘極108a，且更可包括介電層106a。浮置閘極104a設置在介電層102a上。浮置閘極108a設置在浮置閘極104a上。浮置閘極108a的晶粒尺寸小於浮置閘極104a的晶粒尺寸。舉例來說，浮置閘極108a的晶粒尺寸可為10奈米至50奈米、10奈米至25奈米或10奈米至20奈米，且浮置閘極104a的晶粒尺寸可為200奈米至400奈米或200奈米至300奈米，但本發明並不以此為限。介電層106a設置在浮置閘極108a與浮置閘極104a之間。介電層106a可將浮置閘極108a與浮置閘極104a進行隔離，而使得浮置閘極108a的晶粒與浮置閘極104a的晶粒不連續。因此，介電層106a可避免後續蝕刻製程中的蝕刻液穿過浮置閘極108a的晶粒之間與浮置閘極104a的晶粒之間的針孔路徑(pin hole path)，進而可防止蝕刻液對介電層102a造成損害。

此外，可利用圖案化罩幕層110作為罩幕，移除部分基底100，而使得溝渠T1延伸至基底100中。部分基底100的移除方法例如是乾式蝕刻法。

請參照圖1C，可在溝渠T1中形成隔離結構114。隔離結構114例如是淺溝渠隔離結構(shallow trench isolation，STI)。隔離結構114可為單層結構或多層結構。在本實施例中，隔離結構114可包括隔離層116與隔離層118，但本發明並不以此為限。隔離層116位在溝渠T1的表面上。隔離層118位在溝渠T1中的隔離層116上。隔離層116的材料例如是氧化矽。隔離層118的材料例如是旋塗式介電質(spin on dielectric，SOD)，且旋塗式介電質例如是氧化矽或其他絕緣材料。隔離結構114的形成方法例如是在溝渠T1中依序形成第一隔離材料層(用於形成隔離層116)與第二隔離材料層(用於形成隔離層118)，再藉由化學機械研磨製程移除位在溝渠T1外部的第二隔離材料層與第一隔離材料層，而形成隔離層118與隔離層116。第一隔離材料層的形成方法例如是熱氧化法。第二隔離材料層的形成方法例如是旋轉塗佈法。

請參照圖1D，可移除部分隔離結構114，而使得隔離結構114的頂面位在浮置閘極結構112的頂面與底面之間。部分隔離結構114的移除方法例如是乾式蝕刻法。

請參照圖1E，可移除圖案化罩幕層110。圖案化罩幕層110的移除方法例如是濕式蝕刻法。在移除圖案化罩幕層110的濕式蝕刻製程中，由於介電層106a設置在浮置閘極108a與浮置閘極104a之間，因此可避免蝕刻液穿過浮置閘極108a的晶粒之間與浮置閘極104a的晶粒之間的針孔路徑，進而可防止蝕刻液對介電層102a造成損害。

接著，可在浮置閘極108a上形成氧化物層120。氧化物層120的形成方法例如是熱氧化法。

請參照圖1F，移除氧化物層120。藉此，可對浮置閘極108a進行表面粗糙化處理，而在浮置閘極108a的相鄰的晶粒之間形成凹陷R1，以增加浮置閘極108a的表面積。如此一來，可增加浮置閘極結構112與後續形成的控制閘極124(圖1G)之間的閘極耦合率(gate coupling ratio，GCR)，進而減少功率損失(power loss)。浮置閘極108a的表面粗糙度可大於浮置閘極104a的表面粗糙度。氧化物層120的移除方法例如是濕式蝕刻法。

請參照圖1G，在浮置閘極結構112上形成介電層122。此外，介電層122更可形成在溝渠T1中。介電層122可為單層結構或多層結構。介電層122的材料例如是氧化矽、氮化矽或其組合。介電層122的形成方法例如是熱氧化法及/或化學氣相沉積法。在一些實施例中，介電層122可為氧化矽/氮化矽/氧化矽(ONO)複合層，但本發明並不以此為限。

接著，在介電層122上形成控制閘極124。此外，控制閘極124更可形成在溝渠T1中。控制閘極124的材料例如是摻雜多晶矽。此外，根據控制閘極124所需的導電型態，控制閘極124中的摻質可包括N型摻質(如，磷)或P型摻質(如，硼)。控制閘極124的形成方法例如是化學氣相沉積法。

以下，藉由圖1G來說明本實施例的非揮發性記憶體結構10。此外，雖然非揮發性記憶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1G，非揮發性記憶體結構10包括基底100、介電層102a、浮置閘極結構112、介電層122與控制閘極124。介電層102a設置在基底100上。浮置閘極結構112包括浮置閘極104a與浮置閘極108a。浮置閘極104a設置在介電層102a上。浮置閘極108a設置在浮置閘極104a上。在本實施例中，浮置閘極108a可位在浮置閘極104a的頂面上，但本發明並不以此為限。浮置閘極108a的晶粒尺寸小於浮置閘極104a的晶粒尺寸。浮置閘極108a的表面粗糙度可大於浮置閘極104a的表面粗糙度。浮置閘極108a中的摻質可包括碳、氮、氧或其組合。浮置閘極結構112更可包括介電層106a。介電層106a設置在浮置閘極108a與浮置閘極104a之間。介電層122設置在浮置閘極結構112上。控制閘極124設置在介電層122上。控制閘極124可位在浮置閘極結構112的頂面與側壁上。此外，非揮發性記憶體結構10更可包括隔離結構114。隔離結構114位在溝渠T1中，且可包括隔離層116與隔離層118。

此外，非揮發性記憶體結構10的各構件的材料、設置方式、形成方法與功效已於上述實施例進行詳盡地說明，於此不再重複說明。

基於上述實施例可知，在非揮發性記憶體結構10及其製造方法中，浮置閘極108a的晶粒尺寸小於浮置閘極104a的晶粒尺寸，亦即浮置閘極108a可具有較小的晶粒尺寸。由於浮置閘極108a可具有較小的晶粒尺寸，因此可提升浮置閘極108a與隔離結構114的均勻性，以使臨界電壓(threshold voltage，Vt)的分佈變窄、提升閘極耦合率的穩定性、且提升記憶體元件的資料保持能力(retention)與耐久性(endurance)，進而可提升非揮發性記憶體元件的電性效能。此外，由於浮置閘極108a可具有較小的晶粒尺寸，因此有利於提升浮置閘極108a的表面積，以增加浮置閘極結構112與控制閘極124之間的閘極耦合率，進而減少功率損失並提升非揮發性記憶體元件的電性效能。

圖2A至圖2H為根據本發明另一實施例的非揮發性記憶體結構的製造流程剖面圖。

請參照圖2A，可在基底200上形成介電材料層202。基底200可為半導體基底，如矽基底。介電材料層202的材料例如是氧化矽。介電材料層202的形成方法例如是熱氧化法或化學氣相沉積法。

接著，可在介電材料層202上形成浮置閘極材料層204。浮置閘極材料層204的晶粒尺寸例如是200奈米至400奈米。在一些實施例中，浮置閘極材料層204的晶粒尺寸例如是200奈米至300奈米。浮置閘極材料層204的材料例如是摻雜多晶矽。此外，根據浮置閘極材料層204所需的導電型態，浮置閘極材料層204中的摻質可包括N型摻質(如，磷)或P型摻質(如，硼)。浮置閘極材料層204的形成方法例如是化學氣相沉積法。

然後，可在浮置閘極材料層204上形成圖案化罩幕層206。圖案化罩幕層206的材料例如是氮化矽。圖案化罩幕層206可藉由沉積製程、微影製程與蝕刻製程來形成。

請參照圖2B，可利用圖案化罩幕層206作為罩幕，移除部分浮置閘極材料層204與部分介電材料層202，以對浮置閘極材料層204與介電材料層202進行圖案化製程，而形成浮置閘極204a與介電層202a，且形成溝渠T2。藉此，可在基底200上形成介電層202a，且可在介電層202a上形成浮置閘極204a。介電層202a可作為穿隧介電層。部分浮置閘極材料層204與部分介電材料層202的移除方法例如是乾式蝕刻法。

此外，可利用圖案化罩幕層206作為罩幕，移除部分基底200，而使得溝渠T2延伸至基底200中。部分基底200的移除方法例如是乾式蝕刻法。

請參照圖2C，可在溝渠T2中形成隔離結構208。隔離結構208例如是淺溝渠隔離結構。隔離結構208可為單層結構或多層結構。在本實施例中，隔離結構208可包括隔離層210與隔離層212，但本發明並不以此為限。隔離層210位在溝渠T2的表面上。隔離層212位在溝渠T2中的隔離層210上。隔離層210的材料例如是氧化矽。隔離層212的材料例如是旋塗式介電質，且旋塗式介電質例如是氧化矽或其他絕緣材料。隔離結構208的形成方法例如是在溝渠T2中依序形成第一隔離材料層(用於形成隔離層210)與第二隔離材料層(用於形成隔離層212)，再藉由化學機械研磨製程移除位在溝渠T2外部的第二隔離材料層與第一隔離材料層，而形成隔離層212與隔離層210。第一隔離材料層的形成方法例如是熱氧化法。第二隔離材料層的形成方法例如是旋轉塗佈法。

請參照圖2D，可移除部分隔離結構208，而使得隔離結構208的頂面位在浮置閘極204a的頂面與底面之間。部分隔離結構208的移除方法例如是乾式蝕刻法。

請參照圖2E，可移除圖案化罩幕層206。圖案化罩幕層206的移除方法例如是濕式蝕刻法。

接著，可在浮置閘極204a上形成介電材料層214。介電材料層214的材料例如是氧化矽。介電材料層214的形成方法例如是熱氧化法。介電材料層214的厚度例如是3埃至15埃。

然後，可在浮置閘極204a上共形地形成浮置閘極材料層216。舉例來說，浮置閘極材料層216可共形地形成在介電材料層214與隔離結構208上。浮置閘極材料層216的材料例如是摻雜多晶矽。浮置閘極材料層216中的摻質可包括碳、氮、氧或其組合，藉此可使得浮置閘極材料層216具有較小的晶粒尺寸。舉例來說，浮置閘極材料層216的晶粒尺寸可小於浮置閘極204a的晶粒尺寸。浮置閘極材料層216的晶粒尺寸例如是10奈米至50奈米。在一些實施例中，浮置閘極材料層216的晶粒尺寸例如是10奈米至25奈米。在一些實施例中，浮置閘極材料層216的晶粒尺寸例如是10奈米至20奈米。此外，根據浮置閘極材料層216所需的導電型態，浮置閘極材料層216中的摻質更可包括N型摻質(如，磷)或P型摻質(如，硼)。浮置閘極材料層216的形成方法例如是化學氣相沉積法。

請參照圖2F，可在浮置閘極材料層216上形成氧化物層218。氧化物層218的形成方法例如是熱氧化法。

請參照圖2G，移除氧化物層218。藉此，可對浮置閘極材料層216進行表面粗糙化處理，而在浮置閘極材料層216的相鄰的晶粒之間形成凹陷R2，以增加浮置閘極材料層216的表面積。氧化物層218的移除方法例如是濕式蝕刻法。

請參照圖2H，對浮置閘極材料層216與介電材料層214進行回蝕刻製程，而形成浮置閘極216a與介電層214a。藉此，可在浮置閘極216a與浮置閘極204a之間形成介電層214a，且可在介電層202a上形成浮置閘極結構220。浮置閘極216a可位在浮置閘極204a的側壁上。舉例來說，浮置閘極216a可位在介電層214a的側壁上。回蝕刻製程例如是乾式蝕刻製程。

浮置閘極結構220包括浮置閘極204a與浮置閘極216a，且更可包括介電層214a。浮置閘極204a設置在介電層202a上。浮置閘極216a設置在浮置閘極204a上。浮置閘極216a的晶粒尺寸小於浮置閘極204a的晶粒尺寸。舉例來說，浮置閘極216a的晶粒尺寸可為10奈米至50奈米、10奈米至25奈米或10奈米至20奈米，且浮置閘極204a的晶粒尺寸可為200奈米至400奈米或200奈米至300奈米，但本發明並不以此為限。介電層214a設置在浮置閘極216a與浮置閘極204a之間。介電層214a可將浮置閘極216a與浮置閘極204a進行隔離，而使得浮置閘極216a的晶粒與浮置閘極204a的晶粒不連續。

在本實施例中，先對浮置閘極材料層216進行表面粗糙化處理，再對浮置閘極材料層216與介電材料層214進行回蝕刻製程，而形成浮置閘極216a與介電層214a，但本發明並不以此為限。在另一些實施例中，亦可先對閘極材料層216與介電材料層214進行回蝕刻製程，而形成浮置閘極216a與介電層214a，再對浮置閘極216a進行表面粗糙化處理。

接著，在浮置閘極結構220上形成介電層222。此外，介電層222更可形成在溝渠T2中。介電層222可為單層結構或多層結構。介電層222的材料例如是氧化矽、氮化矽或其組合。介電層222的形成方法例如是熱氧化法及/或化學氣相沉積法。在一些實施例中，介電層222可為氧化矽/氮化矽/氧化矽(ONO)複合層，但本發明並不以此為限。

接著，在介電層222上形成控制閘極224。此外，控制閘極224更可形成在溝渠T2中。控制閘極224的材料例如是摻雜多晶矽。此外，根據控制閘極224所需的導電型態，控制閘極224中的摻質可包括N型摻質(如，磷)或P型摻質(如，硼)。控制閘極224的形成方法例如是化學氣相沉積法。

以下，藉由圖2H來說明本實施例的非揮發性記憶體結構20。此外，雖然非揮發性記憶體結構20的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖2H，非揮發性記憶體結構20包括基底200、介電層202a、浮置閘極結構220、介電層222與控制閘極224。介電層202a設置在基底200上。浮置閘極結構220包括浮置閘極204a與浮置閘極216a。浮置閘極204a設置在介電層202a上。浮置閘極216a設置在浮置閘極204a上。在本實施例中，浮置閘極216a可位在浮置閘極204a的側壁上，但本發明並不以此為限。浮置閘極216a的晶粒尺寸小於浮置閘極204a的晶粒尺寸。浮置閘極216a的表面粗糙度可大於浮置閘極204a的表面粗糙度。浮置閘極216a中的摻質可包括碳、氮、氧或其組合。浮置閘極結構220更可包括介電層214a。介電層214a設置在浮置閘極216a與浮置閘極204a之間。介電層222設置在浮置閘極結構220上。控制閘極224設置在介電層222上。控制閘極224可位在浮置閘極結構220的頂面與側壁上。此外，非揮發性記憶體結構20更可包括隔離結構208。隔離結構208位在溝渠T2中，且可包括隔離層210與隔離層212。

此外，非揮發性記憶體結構20的各構件的材料、設置方式、形成方法與功效已於上述實施例進行詳盡地說明，於此不再重複說明。

基於上述實施例可知，在非揮發性記憶體結構20及其製造方法中，由於浮置閘極216a可具有較小的晶粒尺寸，因此有利於提升浮置閘極216a的表面積，以增加浮置閘極結構220與控制閘極224之間的閘極耦合率，進而減少功率損失並提升非揮發性記憶體元件的電性效能。

綜上所述，藉由上述實施例的非揮發性記憶體結構及其製造方法，由於浮置閘極可具有較小的晶粒尺寸，因此可提升浮置閘極的均勻性及/或有利於提升浮置閘極的表面積，進而可提升非揮發性記憶體元件的電性效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10,20:非揮發性記憶體結構

100,200:基底

102,106,202,214:介電材料層

102a,106a,202a,214a:介電層

104,108,204,216:浮置閘極材料層

104a,108a,204a,216a:浮置閘極

110,206:圖案化罩幕層

112,220:浮置閘極結構

114,208:隔離結構

116,118,210,212:隔離層

120,218:氧化物層

122,222:介電層

124,224:控制閘極

R1,R2:凹陷

T1,T2:溝渠

圖1A至圖1G為根據本發明一實施例的非揮發性記憶體結構的製造流程剖面圖。圖2A至圖2H為根據本發明另一實施例的非揮發性記憶體結構的製造流程剖面圖。

10:非揮發性記憶體結構

100:基底

102a,106a:介電層

104a,108a:浮置閘極

112:浮置閘極結構

114:隔離結構

116,118:隔離層

122:介電層

124:控制閘極

R1:凹陷

T1:溝渠

Claims

一種非揮發性記憶體結構，包括：基底；第一介電層，設置在所述基底上；浮置閘極結構，包括：第一浮置閘極，設置在所述第一介電層上；以及第二浮置閘極，設置在所述第一浮置閘極上，其中所述第二浮置閘極的晶粒尺寸小於所述第一浮置閘極的晶粒尺寸，所述第一浮置閘極的所述晶粒尺寸在200奈米至400奈米之間，且所述第二浮置閘極的所述晶粒尺寸在10奈米至50奈米之間；第二介電層，設置在所述浮置閘極結構上；以及控制閘極，設置在所述第二介電層上。
如請求項1所述的非揮發性記憶體結構，其中所述第二浮置閘極中的摻質包括碳、氮、氧或其組合。
如請求項1所述的非揮發性記憶體結構，其中所述第二浮置閘極的表面粗糙度大於所述第一浮置閘極的表面粗糙度。
如請求項1所述的非揮發性記憶體結構，其中所述第二浮置閘極位在所述第一浮置閘極的頂面或側壁上，且所述控制閘極位在所述浮置閘極結構的頂面與側壁上。
如請求項1所述的非揮發性記憶體結構，其中所述浮置閘極結構更包括：第三介電層，設置在所述第二浮置閘極與所述第一浮置閘極之間。
一種非揮發性記憶體結構的製造方法，包括：在基底上形成第一介電層；在所述第一介電層上形成浮置閘極結構，其中所述浮置閘極結構包括：第一浮置閘極，設置在所述第一介電層上；以及第二浮置閘極，設置在所述第一浮置閘極上，其中所述第二浮置閘極的晶粒尺寸小於所述第一浮置閘極的晶粒尺寸，所述第一浮置閘極的所述晶粒尺寸在200奈米至400奈米之間，且所述第二浮置閘極的所述晶粒尺寸在10奈米至50奈米之間；在所述浮置閘極結構上形成第二介電層；以及在所述第二介電層上形成控制閘極。
如請求項6所述的非揮發性記憶體結構的製造方法，其中所述第二浮置閘極位在所述第一浮置閘極的頂面上，且所述第一介電層與所述浮置閘極結構的形成方法包括：在所述基底上形成第一介電材料層；在所述第一介電材料層上形成第一浮置閘極材料層；在所述第一浮置閘極材料層上形成第二浮置閘極材料層；以及對所述第二浮置閘極材料層、所述第一浮置閘極材料層與所述第一介電材料層進行圖案化製程，而形成所述第二浮置閘極、所述第一浮置閘極與所述第一介電層。
如請求項6所述的非揮發性記憶體結構的製造方法，其中所述第二浮置閘極位在所述第一浮置閘極的側壁上，且所述第一介電層與所述浮置閘極結構的形成方法包括：在所述基底上形成第一介電材料層；在所述第一介電材料層上形成第一浮置閘極材料層；對所述第一浮置閘極材料層與所述第一介電材料層進行圖案化製程，而形成所述第一浮置閘極與所述第一介電層；在所述第一浮置閘極上共形地形成第二浮置閘極材料層；以及對所述第二浮置閘極材料層進行回蝕刻製程，而形成所述第二浮置閘極。
如請求項7或請求項8所述的非揮發性記憶體結構的製造方法，更包括：對所述第二浮置閘極或所述第二浮置閘極材料層進行表面粗糙化處理，而在所述第二浮置閘極或所述第二浮置閘極材料層的相鄰的晶粒之間形成凹陷，其中所述表面粗糙化處理包括：在所述第二浮置閘極或所述第二浮置閘極材料層上形成氧化物層；以及移除所述氧化物層。
如請求項6所述的非揮發性記憶體結構的製造方法，更包括：在所述第二浮置閘極與所述第一浮置閘極之間形成第三介電層。