KR100831976B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 플로팅 게이트와 터널링 절연막 간의 계면 특성을 개선시키고, 이를 통해 플로팅 게이트와 터널링 절연막 간의 계면에 도펀트(dopant)가 다량 축적되는 것을 방지(또는, 최소화)할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 터널링 절연막과, 상기 터널링 절연막 상에 나노 결정립을 갖도록 형성된 제1 다결정실리콘막과, 상기 제1 다결정실리콘막 상에 도펀트가 도핑되지 않은 제2 다결정실리콘막과, 상기 제2 다결정실리콘막 상에 상기 도펀트가 도핑된 제3 다결정실리콘막과, 상기 제3 다결정실리콘막 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
반도체 소자, 비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 게이트, 플로팅 게이트

Description

비휘발성 메모리 소자 및 그 제조방법{A NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자는 고집적을 위해 복수 개의 메모리 셀이 서로 직렬 연결되어 단위 스트링(string)을 구성한다. 이러한 낸드 플래시 메모리 소자는 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
최근 낸드 플래시 메모리 소자는 고집적화, 고용량화를 위해 싱글 레벨 셀(Single Level Cell, SLC)에서 멀티 레벨 셀(Multi Level Cell, MLC)로 전환되고 있다. 싱글 레벨 셀은 '1' 또는 '0'의 논리 값을 가지는 1-비트(1-bit)의 데이터가 저장될 수 있고, 멀티 레벨 셀은 '11', '10', '01', '00' 중 어느 하나의 논리 값을 가지는 2-비트의 데이터가 저장될 수 있다. 이에 따라, 멀티 레벨 셀들을 포함 하는 낸드 플래시 메모리 소자에서는 그만큼 문턱 전압의 분포를 정교하게 제어할 필요가 있다.
일반적으로 낸드 플래시 메모리 소자의 프로그램 동작은 F-N 터널링(Fouler-Nordheim Tunneling)을 이용한 ISPP(Incremental Step Pulse Programming Scheme) 방식으로 진행하고 있다. 이와 같이, ISPP 방식으로 프로그램 동작을 진행할 때, 각 단계별 프로그램 전압에 따라 프로그램 동작 후 문턱 전압 분포에 많은 영향을 미친다. 이에 따라, 프로그램 동작 후 문턱 전압 분포를 개선시키기 위해서는 프로그램 동작시 플로팅 게이트로 안정적인(균일한) 프로그램 전압이 인가되도록 하는 것이 무엇보다 중요하다.
하지만, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에 있어서는 여러 가지 요인에 의해 플로팅 게이트로 안정적인 프로그램 전압이 인가되도록 하는데 많은 어려움이 있다. 그 중 하나가 플로팅 게이트 형성방법에서 확인할 수 있다.
60nm급에서는 기존의 SAFG(Self Aligned Floating Gate) 공정에서 발생되는 모트(moat)와 같은 문제를 해결하기 위하여 SA-STI(Shallow Trench Isolation) 공정 또는 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 통해 플로팅 게이트를 형성하고 있다. 일례로 SA-STI 공정을 간략하게 살펴보면, 불순물 이온(이하, 도펀트(dopant)라 함)이 도핑(doping)되지 않은 다결정실리콘막(이하, 언-도프트(un-doped) 다결정실리콘막이라 함)과 도펀트가 도핑된 다결정실리콘막(이하, 도프트(doped) 다결정실리콘막이라 함)을 순차적으로 적층시킨 후 열처리 공정을 실시하여 도프트 다결정실리콘막에 도핑된 불순물 이온을 언-도프트 다결정실리콘막으로 확산시켜 전체적으로 균일한 도핑 농도를 갖는 플로팅 게이트를 형성한다.
하지만, 종래기술에 따른 SA-STI 공정에서는 도프트 다결정실리콘막에 도핑된 도펀트가 반도체 기판 또는 유전체막 방향으로 확산되어 언-도프트 다결정실리콘막과 터널링 산화막 간의 계면 또는 도프트 다결정실리콘막과 유전체막 간의 계면에 축적(pile up)된다. 이에 따라, 소자의 동작 특성을 저하시키는 요인으로 작용한다.
먼저, 플로팅 게이트와 터널링 산화막 간의 계면에 도펀트가 축적된 경우에는 프로그램 및 소거 동작시 터널링 산화막을 통해 F-N 터널링이 일어나는 전자들이 도펀트에 의해 포획되어 플로팅 게이트로 주입 또는 방출되는 전자의 양이 변동된다. 더욱이, 축적되는 도펀트의 양이 멀티 레벨 셀마다 균일하지 않고 비균일한 경우, 반복적인 E/W 사이클링(Erase/Write) 후 문턱 전압이 넓게 분포하는 문제가 발생된다.
또한, 전술한 바와 같이, 플로팅 게이트와 터널링 산화막 간의 계면에 축적된 도펀트에 기인한 문제점과 마찬가지로 플로팅 게이트와 유전체막 간의 계면에 도펀트가 축적된 경우에도 반복적인 E/W 사이클링 후 문턱 전압이 넓게 분포하는 문제가 발생된다. 그 이유는 플로팅 게이트와 유전체막 간의 계면에 도펀트가 축적된 경우, 도펀트가 소자의 커플링 비(coupling ratio)-소자의 전체 정전용량에 대한 유전체막의 정전용량의 비-에 영향을 미치기 때문이다. 더욱이, 축적되는 도펀 트의 양이 멀티 레벨 셀마다 균일하지 않는 경우 문턱 전압의 분포 특성은 더욱 나빠진다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 플로팅 게이트와 터널링 산화막 간의 계면 특성을 개선시키고, 이를 통해 플로팅 게이트와 터널링 절연막 간의 계면에 도펀트가 다량 축적되는 것을 방지(또는, 최소화)할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 플로팅 게이트와 유전체막 간의 계면 특성을 개선시키고, 이를 통해 플로팅 게이트와 유전체막 간의 계면에 도펀트가 다량 축적되는 것을 방지(또는, 최소화)할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 형성된 터널링 절연막과, 상기 터널링 절연막 상에 나노 결정립을 갖도록 형성된 제1 다결정실리콘막과, 상기 제1 다결정실리콘막 상에 도펀트가 도핑되지 않은 제2 다결정실리콘막과, 상기 제2 다결정실리콘막 상에 상기 도펀트가 도핑된 제3 다결정실리콘막과, 상기 제3 다결정실리콘막 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널링 절연막을 형성하는 단계와, 상기 터널링 절연막 상에 나노 결정립을 갖는 제1 다결정실리콘막을 형성하는 단계와, 상기 제1 다결정실리콘막 상에 도펀트가 도핑되지 않은 제2 다결정실리콘막을 형성하는 단계와, 상기 제2 다결정실리콘막 상에 상기 도펀트가 도핑된 제3 다결정실리콘막을 형성하는 단계와, 상기 제3 다결정실리콘막 상에 유전체막을 형성하는 단계와, 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 플로팅 게이트와 터널링 절연막이 접하는 계면에 나노 결정립을 갖는 다결정실리콘막을 형성함으로써 플로팅 게이트와 터널링 절연막 사이의 계면에 존재하는 결정 입계를 증가시켜 결정 입계에 축적되는 도펀트의 분포를 균일하게 가져갈 수 있으며, 이를 통해 소자의 동작 신뢰성(문턱 전압 분포)을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 플로팅 게이트와 터널링 절연막이 접하는 계면에 나노 결정립을 갖는 다결정실리콘막을 형성함으로써, 터널링 절연막으로 가해지는 물리적인 응력이 상대적으로 작아지므로 국부적인 전계 집중 등을 방지할 수 있으며, 이를 통해 소자의 동작 신뢰성(문턱 전압 분포)을 개선시킬 수 있다.
셋째, 본 발명에 의하면, 나노 결정립을 갖는 다결정실리콘막 상에 언-도프트 다결정실리콘막을 형성함으로써 나노 결정립을 갖는 다결정실리콘막의 두께를 보상하여 도펀트가 터널링 절연막으로 확산되는 것을 방지할 수 있으며, 이를 통해 소자의 동작 신뢰성(문턱 전압 분포)을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 복수 개의 메모리 셀을 포함하되, 메모리 셀 각각은 비정질상태(즉, 비정질실리콘막)에서 결정화되어 나노 결정립(nano grain)을 갖는 제1 다결정실리콘막(102A)과, 제1 다 결정실리콘막(102A) 상에 도펀트(예컨대, 인(P))가 도핑되지 않은 상태로 형성된 제2 다결정실리콘막(103A)과, 제2 다결정실리콘막(103A) 상에 도펀트가 도핑된 상태로 형성된 제3 다결정실리콘막(104A)을 포함하는 플로팅 게이트(107)를 포함한다.
제1 다결정실리콘막(102A)은 제2 및 제3 다결정실리콘막(103A, 104A)보다 작은 크기의 나노 결정립을 갖도록 형성하여 단위 면적당 존재하는 결정립의 밀도가 다른 층(103A, 104A)보다 높아지도록 가능한 얇게 형성하는 것이 바람직하다. 이로써, 제1 다결정실리콘막(102A) 내부에서 결정립이 균일(규칙적)하게 분포하도록 한다. 예컨대, 제1 다결정실리콘막(102A)은 플로팅 게이트(107)의 총 두께에서 10~30% 정도의 두께를 갖도록 형성하는 것이 바람직하며, 더욱 바람직하게는 50~200Å 정도의 두께로 형성한다.
참고로, 도 3은 다결정실리콘막의 두께에 따른 결정립의 크기 및 분포를 설명하기 위하여 도시한 개념도이다. 여기서, 도 3의 (a)에 도시된 다결정실리콘막은 그 두께(T1)가 (b)에 도시된 다결정실리콘막의 두께(T2)에 1/5 수준으로 형성하였다.
도 3에 도시된 바와 같이, (b)에 도시된 다결정실리콘막의 결정립에 비해 (a)에 도시된 다결정실리콘막의 결정립이 작은 것을 알 수 있다. 또한, 결정립이 작다는 것은 그 만큼 단위 면적당 존재하는 결정립의 개수가 많다는 것을 의미하며, 이는 곧 단위 면적당 결정립의 밀도가 높다는 것을 의미한다. 또한, 다결정실리콘막의 두께가 얇아질수록 결정립의 균일성(규칙성) 또한 높아지는 것을 알 수 있다.
전술한 바와 같이, 제1 다결정실리콘막(102A)은 그 내부에 존재하는 결정립이 제2 및 제3 다결정실리콘막(103A, 104A), 특히 제3 다결정실리콘막(104A)의 결정립보다 작게 형성되기 때문에 상대적으로 제3 다결정실리콘막(104A)의 결정립에 비해 단위 면적당 밀도가 높게 분포하게 된다. 또한, 결정립이 작아지면 그만큼 결정 입계(grain boundary) 또한 작아지게 되어, 결국에는 결정 입계가 증가하는 효과를 얻을 수 있다.
따라서, 언-도프트 다결정실리콘막과 도프트 다결정실리콘막을 적층한 후 열처리 공정을 실시하여 도펀트를 언-도프트 다결정실리콘막으로 확산시켜 전체 플로팅 게이트를 도핑시키는 스킴(scheme)을 적용하는 비휘발성 메모리 소자의 제조방법에 있어서, 터널링 절연막(101A) 상에 나노 결정립을 갖는 제1 다결정실리콘막(102A)을 형성하는 방법을 적용하면, 제1 다결정실리콘막(102A)과 터널링 절연막(101A) 사이의 계면에 존재하는 결정 입계는 그 만큼 증가-결정립이 작으면 작을수록 결정 입계는 증가-하여 결정 입계에 축적되는 도펀트의 분포를 균일하게 가져갈 수 있다.
구체적으로 그 작용에 대해 설명하면 다음과 같다.
첫째, 제1 다결정실리콘막(102A)의 결정립은 제3 다결정실리콘막(104A)의 결정립보다 작은 나노 크기로 형성되고, 이에 따라 결정 입계 또한 나노 크기로 형성된다. 따라서, 제1 다결정실리콘막(102A)과 터널링 절연막(101A) 사이의 계면에 존재하는 결정 입계는 그 만큼 증가하여 결정 입계에 축적되는 도펀트의 분포를 균일 하게 가져갈 수 있다.
둘째, 제1 다결정실리콘막(102A)의 결정립은 제3 다결정실리콘막(104A)의 결정립보다 작은 나노 크기로 형성되고, 이에 따라 결정 입계 또한 나노 크기로 형성된다. 따라서, 제1 다결정실리콘막(102A)으로부터 터널링 절연막(101A)으로 가해지는 물리적인 응력(stress)이 상대적으로 작아지므로 국부적인 전계 집중 등을 방지할 수 있다.
한편, 제1 다결정실리콘막(102A)은 비정질실리콘막을 결정화시켜 나노 결정립을 갖는 다결정실리콘막으로 형성한다. 이때, 제1 다결정실리콘막(102A)의 결정립은 결정화에 의해 3차원 성장을 하므로 두께가 두꺼울수록 상대적으로 결정 입계는 크게 자라게 된다. 이에 따라, 나노 결정립을 형성하기 위해서는 가능한 얇게 가져가야 한다.
하지만, 제1 다결정실리콘막(102A)의 두께가 얇은 경우, 제3 다결정실리콘막(104A)으로부터 확산된 도펀트가 제1 다결정실리콘막(102A)을 넘어 터널링 절연막(101A)으로 확산되는 문제가 발생된다. 더욱이, 제1 다결정실리콘막(102A)의 두께가 얇아질수록 터널링 절연막(101A)에 축적되는 도펀트의 양은 그 만큼 증가하게 된다.
따라서, 본 발명의 실시예에서는 제1 다결정실리콘막(102A) 상에 언-도프트 다결정실리콘막인 제2 다결정실리콘막(103A)을 형성하여 제1 다결정실리콘막(102A)의 두께를 보상한다. 이로써, 제3 다결정실리콘막(104A)으로부터 확산된 도펀트가 터널링 절연막(101A)으로 확산되지 않도록 제1 다결정실리콘막(102A)의 두께 부족 을 보상한다.
이하, 도 1에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 평면(예컨대, 반도체 기판) 상에 스택(stack) 구조로 적층된 게이트 구조를 예로 들어 설명하기로 한다. 하지만, 이 외에도, SAFG, SA-STI 또는 ASA-STI 공정에도 모두 적용할 수 있다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판내에 트리플 n-웰(triple n-type well)과, p-웰(p-type well)을 형성한 후 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(100) 상에 터널링 절연막(101)을 형성한다. 이때, 터널링 절연막(101)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 소자 특성을 위해 실리콘산화막을 형성한 후 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(100) 계면에 질화층을 더 형성할 수도 있다. 이외에도, 금속 산화물, 예컨대 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 지르코늄산화막(ZrO2)과 같이 유전율이 3.9 이상인 고유전막 중 선택된 어느 하나의 금속 산화물로 형성할 수도 있다. 이러한 터널링 절연막(101)은 특성을 고려하여 50~100Å 정도의 두께로 형성하는 것이 바람직하다.
예컨대, 터널링 절연막(101)을 산화막으로 형성하는 경우 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정 중 선택된 어느 하나의 산화공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다.
이어서, 터널링 절연막(101) 상에 제1 다결정실리콘막(102)을 형성한다. 이때, 제1 다결정실리콘막(102)은 나노 결정립을 갖도록 형성하며, 그 제조방법은 다음과 같다. 예컨대, 비정질실리콘막을 50~200Å 정도의 두께로 터널링 절연막(101) 상에 증착한 후, 열처리 공정을 실시하여 그 내부에 나노 크기의 결정립을 성장시킨다.
이때, 열처리 공정은 RTP(Rapid Thermal Process) 공정, 퍼니스 어닐(furnace anneal) 공정 또는 레이저 어닐(laser anneal)공정을 이용한다. 예컨대, RTP 공정은 600~1000℃의 범위 내에서 수 초 내지 수십 초, 바람직하게는 5~100초 동안 실시한다. 퍼니스 어닐 공정은 600~900℃의 범위 내에서 수 분 내지 수십 분, 바람직하게는 5~100분 동안 실시한다. 이 과정을 통해 터널링 절연막(101)의 계면쪽에 섬(island) 형태의 결정체가 존재하거나 전체적으로 결정화가 진행되는 효과를 가져온다.
한편, 비정질실리콘막을 다결정실리콘막으로 결정화시키는 방법으로는 상기에서 설명된 열처리 공정 대신에 CVD(Chemical Vapor Deposition) 공정 또는 열 산화(thermal oxidation)공정을 이용할 수도 있다. CVD 공정 또는 열 산화공정을 이 용하여 비정질실리콘막을 형성하고, 이때 사용되는 열을 이용하여 다결정실리콘막으로 결정화시킨다.
예컨대, CVD 공정은 600℃ 이상, 바람직하게는 600~1000℃의 온도에서 진행되며, 이 공정을 통해 형성되는 산화막 계열의 박막은 TEOS(Tetra Ethyle Ortho Silicate), HTO(Hot Temperature Oxide)들이 있다. 열 산화공정은 건식, 습식 또는 라디컬 이온을 이용한 산화공정으로 실시할 수 있다. 이와 같이, CVD 공정 또는 열 산화공정을 통해 제1 다결정실리콘막(102) 상에 형성되는 불필요 박막 등은 후속 세정공정을 통해 모두 제거될 수 있는 두께로 형성한다. 예컨대, 10~20Å 정도의 두께로 형성한다. 또한, 열 산화공정은 산소(O2)와 비정질실리콘막의 실리콘을 반응시켜 비정질실리콘막의 일부를 실리콘산화막(SiO2)으로 변형시키는 공정으로서, 비정질실리콘막의 두께 손실은 불가피하다. 따라서, 실리콘산화막(SiO2)의 두께를 가능한 얇게 하여 비정질실리콘막의 두께-제1 다결정실리콘막(102)의 두께-손실을 최소화하는 것이 바람직하다.
한편, CVD 공정 또는 열 산화공정에 의해 형성된 박막을 제거하기 위한 세정공정은 SC-1(Standard Cleaning-1, NH4OH/H2O2/H2O) 용액이 소정 비율로 혼합된 용액)과 DHF(Dilute HF)를 이용한 습식식각방식으로 진행하고, 세정공정 후 화학적인 산화막(chemical oxide)(또는, 자연 산화막)이 10Å 미만의 두께로 제어되도록 실시한다.
이어서, 도 2b에 도시된 바와 같이, 제1 다결정실리콘막(102) 상에 제2 다결 정실리콘막(103)을 형성한다. 이때, 제2 다결정실리콘막(103)은 언-도프트 다결정실리콘막으로 형성한다. 예컨대, 제2 다결정실리콘막(103)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 SiH4을 사용한다. 또한, 제2 다결정실리콘막(103)과 제1 다결정실리콘막(102)을 합한 총 두께는 전체 플로팅 게이트(107, 도 1참조)의 총 두께에 30~50% 정도의 두께를 넘지 않도록 형성한다.
한편, 제2 다결정실리콘막(103)은 언-도프트 다결정실리콘막 대신에 제3 다결정실리콘막(104, 도 2c참조)보다 도핑농도보다 낮은 농도로 도핑된 도프트 다결정실리콘막, 예컨대 1.0×1020ions/cm2 이하, 바람직하게는 1.0×1010~1.0×1018ions/cm2 정도로 도핑된 도프트 다결정실리콘막으로 형성할 수도 있으며, 이 경우 도핑 가스로는 포스핀(PH3)을 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 제2 다결정실리콘막(103) 상에 제3 다결정실리콘막(104)을 형성한다. 이때, 제3 다결정실리콘막(104)은 도프트 다결정실리콘막으로 형성한다. 예컨대, 1.0×1020~1.0×1021ions/cm2의 도핑농도로 형성하며, 그 제조방법은 LPCVD 방식으로, 실란(SiH4) 가스를 소스 가스(source)로 이용하고, 포스핀(PH3) 가스를 도핑 가스로 이용한다. 또한, 제3 다결정실리콘막(103, 104)은 제2 다결정실리콘막(103)과 동일 챔버 내에서 인-시튜(in-situ) 공정으로 실시할 수 있다. 예컨대, 제2 다결정실리콘막(103) 증착시에는 도핑 가스를 공급하는 가스 주입관을 닫고, 제3 다결정실리콘막(104) 증착시에는 가스 주입관을 개방하는 방법으로 수행한다.
이어서, 도 2d에 도시된 바와 같이, 제3 다결정실리콘막(104) 상에 유전체막(105)을 형성한다. 이때, 유전체막(105)은 산화막-질화막-산화막, 예컨대 실리콘산화막(SiO2)-실리콘질화막(Si3N4)-실리콘산화막(SiO2)이 적층된 구조로 형성하거나, 유전율이 실리콘산화막(SiO2)보다 높은 3.9 이상인 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 또는 이들의 적층막으로 형성하거나, 이들이 혼합된 혼합막으로 형성할 수도 있다.
이어서, 유전체막(105) 상에 컨트롤 게이트(107)를 형성한다. 이때, 컨트롤 게이트(107)는 다결정실리콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 컨트롤 게이트(107) 상에는 비저항을 낮추기 위해 금속 질화물, 금속 실리사이드층 또는 이들이 적층된 적층막을 더 형성할 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)으로 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsi) 등을 사용한다.
이어서, 도 2e에 도시된 바와 같이, 컨트롤 게이트(106A), 유전체막(105A), 제3 다결정실리콘막(104A), 제2 다결정실리콘막(103A), 제1 다결정실리콘막(102A), 터널링 절연막(101A)을 식각하여, 원하는 선폭을 갖는 메모리 셀의 게이트 전극을 형성한다.
한편, 도 2c에서 증착된 제3 다결정실리콘막(104)에 도핑된 도펀트는 이후 열처리 공정, 유전체막(105), 컨트롤 게이트(106) 형성공정시 가해지는 열에 의해 확산이 이루어진다. 그 이후의 열처리 공정에 의해 가해지는 열에 의해서도 확산이 이루어진다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
한편, 상기에서 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법은 평면 상에 스택 구조로 형성된 게이트 구조에 대해 설명하였다. 하지만, 전술한 바와 같이 본 발명은 SAFG, SA-STI, ASA-STI 공정에도 적용할 수 있는데, 이 경우 소자 분리막 물질로는 HDP(High Density Plasma) 단일층 또는 HDP-SOD(Spin On Dielectric)-HDP 적층 구조로 형성할 수 있다. 이때, SOD 물질로는 PSZ(polisilazane)막을 사용할 수 있다.
도 4 및 도 5는 종래기술과 본 발명의 실시예를 통해 제조된 소자의 특성을 비교하기 위한 그래프이다.
도 4는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소 자에 대해 ISPP 방식으로 프로그램 동작을 진행한 후 셀 문턱 전압을 도시한 특성 그래프이다. 여기서, 'X'축은 프로그램 동작시 컨트롤 게이트에 가해지는 바이어스 전압(bias), 즉 프로그램 전압을 나타내고, 'Y'축은 기입 동작 후 셀 문턱 전압을 나타낸다.
도 5는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소자에 대해 E/W(Erase/Write(program)) 사이클링(cycling) 회수에 대한 셀 문턱 전압을 도시한 특성 그래프이다. 여기서, 'X'축은 E/W 사이클링 회수를 나타내고, 'Y'축은 프로그램 동작 후 독출된 셀 문턱전압 및 소거 동작 후 독출된 셀 문턱전압을 나타낸다.
도 4 및 도 5를 참조하면, 종래기술을 통해 제조된 소자(#18)-나노 결정립이 형성되지 않는 소자-에 비해 본 발명의 실시예를 통해 제조된 소자(#19)-나노 결정립이 형성된 소자- 프로그램 및 소거 동작 후 셀 문턱 전압 특성이 크게 개선된 것을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 비휘발성 메모리 소자의 플로팅 게이트를 일례로 설명하였으나, 휘발성 메모리 소자에서 사용되는 게이트와 같이 일반적인 트랜지스터의 게이트에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
도 3은 본 발명의 실시예에 따른 나노 결정립(nano grain)이 형성된 상태를 도시한 개념도.
도 4는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소자에 대해 ISPP(Incremental Step Pulse Programming Scheme) 방식으로 프로그램 동작을 진행한 후 셀 문턱 전압을 도시한 특성 그래프.
도 5는 종래기술을 통해 제조된 소자와 본 발명의 실시예를 통해 제조된 소자에 대해 E/W(Erase/Write(program)) 사이클링(cycling) 회수에 대한 셀의 문턱전압을 도시한 특성 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100, 100A : 반도체 기판
101, 101A : 터널링 절연막
102, 102A : 제1 다결정실리콘막
103, 103A : 제2 다결정실리콘막
104, 104A : 제3 다결정실리콘막
105, 105A : 유전체막
106, 106A : 컨트롤 게이트
107 : 플로팅 게이트

Claims (13)

  1. 기판 상에 형성된 터널링 절연막;
    상기 터널링 절연막 상에 나노 결정립을 갖도록 형성된 제1 다결정실리콘막;
    상기 제1 다결정실리콘막 상에 도펀트가 도핑되지 않은 제2 다결정실리콘막;
    상기 제2 다결정실리콘막 상에 상기 도펀트가 도핑된 제3 다결정실리콘막;
    상기 제3 다결정실리콘막 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 컨트롤 게이트
    를 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 다결정실리콘막은 결정립이 상기 제3 다결정실리콘막의 결정립보다 작은 크기로 형성된 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제1 다결정실리콘막은 상기 제3 다결정실리콘막보다 얇게 형성된 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 다결정실리콘막은 상기 제2 다결정실리콘막보다 얇게 형성된 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제1 다결정실리콘막은 50~200Å 두께로 형성된 비휘발성 메모리 소자.
  6. 기판 상에 터널링 절연막을 형성하는 단계;
    상기 터널링 절연막 상에 나노 결정립을 갖는 제1 다결정실리콘막을 형성하는 단계;
    상기 제1 다결정실리콘막 상에 도펀트가 도핑되지 않은 제2 다결정실리콘막을 형성하는 단계;
    상기 제2 다결정실리콘막 상에 상기 도펀트가 도핑된 제3 다결정실리콘막을 형성하는 단계;
    상기 제3 다결정실리콘막 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 컨트롤 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 다결정실리콘막을 형성하는 단계는,
    상기 터널링 절연막 상에 비정질실리콘막을 증착하는 단계; 및
    상기 비정질실리콘막에 대해 열처리 공정을 실시하여 상기 비정질실리콘막을 결정화하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 열처리 공정은 RTP(Rapid Thermal Process) 공정 또는 퍼니스 어닐공정 으로 실시하는 비휘발성 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 RTP 공정은 600~1000℃의 온도에서 실시하는 비휘발성 메모리 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 퍼니스 어닐공정은 600~900℃의 온도에서 실시하는 비휘발성 메모리 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 제1 다결정실리콘막을 형성하는 단계는,
    상기 터널링 절연막 상에 비정질실리콘막을 증착하는 단계; 및
    상기 비정질실리콘막 상에 CVD(Chemical Vapor Deposition) 공정 또는 열 산화 공정을 실시하되, 상기 CVD 공정 또는 상기 열 산화 공정시 가해지는 열에 의해 상기 비정질실리콘막 내에 결정립이 성장되도록 하여 상기 비정질실리콘막을 결정화하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 비정질실리콘막을 결정화하는 단계 후, 상기 CVD 공정 또는 상기 열 산화 공정에 의해 상기 비정질실리콘막 상에 형성된 산화막을 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  13. 제 7 항 또는 제 11 항에 있어서,
    상기 비정질실리콘막은 50~200Å 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
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