JP2000311955A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 しきい値のばらつきを低減でき、かつ、浮遊
ゲートからの電子の引き抜きに高電界を必要としない半
導体記憶装置を提供すること。 【解決手段】 基板１上にソース２とドレイン３を形成
し、さらに、トンネル酸化膜４とポリシリコン浮遊ゲー
ト１５と絶縁膜６と制御ゲート７を形成する。上記浮遊
ゲート１５は、不純物濃度の高い３層のドーピング層１
６，１７，１８を有する不純物分布構造を持っている。
上記３層のドーピング層１６，１７，１８の不純物濃度
は、各ドーピング層１６，１７，１８と、浮遊ゲート１
５とトンネル酸化膜４との界面との間の電位が等しくな
るように、設定している。
ゲートからの電子の引き抜きに高電界を必要としない半
導体記憶装置を提供すること。 【解決手段】 基板１上にソース２とドレイン３を形成
し、さらに、トンネル酸化膜４とポリシリコン浮遊ゲー
ト１５と絶縁膜６と制御ゲート７を形成する。上記浮遊
ゲート１５は、不純物濃度の高い３層のドーピング層１
６，１７，１８を有する不純物分布構造を持っている。
上記３層のドーピング層１６，１７，１８の不純物濃度
は、各ドーピング層１６，１７，１８と、浮遊ゲート１
５とトンネル酸化膜４との界面との間の電位が等しくな
るように、設定している。
Description
【０００１】
【発明の属する技術分野】この発明は、ＥＥＰＲＯＭ
（エレクトリカリー・イレーサブル・プログラマブル・
リード・オンリー・メモリ）やＥＰＲＯＭ（イレーサブ
ル・プログラマブル・リード・オンリー・メモリ）など
の浮遊ゲートを有する不揮発性の半導体記憶装置に関す
る。
（エレクトリカリー・イレーサブル・プログラマブル・
リード・オンリー・メモリ）やＥＰＲＯＭ（イレーサブ
ル・プログラマブル・リード・オンリー・メモリ）など
の浮遊ゲートを有する不揮発性の半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来より、電気的に消去や書き込みが可
能なＥＥＰＲＯＭの一種のフラッシュメモリーでは、メ
モリセルのしきい値を低い状態にするため、電子の蓄積
された浮遊ゲートに高電界をかけてＦＮトンネル現象に
より電子を引き抜いている。この高電界が不均一である
ことやトンネル酸化膜の膜厚が不均一であることによ
り、このしきい値は１Ｖ程度ばらつき、最悪の場合、し
きい値が０Ｖ以下になって、メモリセルがノーマルＯＮ
（オン）の状態になる。従来は、そのようなばらつくメ
モリセルをテストにてスクリーニングするか、しきい値
の低い状態をプログラム状態とすることで、各メモリセ
ルをベリファイしながら電子をひきぬいて、しきい値を
そろえていた。
能なＥＥＰＲＯＭの一種のフラッシュメモリーでは、メ
モリセルのしきい値を低い状態にするため、電子の蓄積
された浮遊ゲートに高電界をかけてＦＮトンネル現象に
より電子を引き抜いている。この高電界が不均一である
ことやトンネル酸化膜の膜厚が不均一であることによ
り、このしきい値は１Ｖ程度ばらつき、最悪の場合、し
きい値が０Ｖ以下になって、メモリセルがノーマルＯＮ
（オン）の状態になる。従来は、そのようなばらつくメ
モリセルをテストにてスクリーニングするか、しきい値
の低い状態をプログラム状態とすることで、各メモリセ
ルをベリファイしながら電子をひきぬいて、しきい値を
そろえていた。
【０００３】しかし、近年、ビット単価を下げるため
に、メモリセルの多値化が図られていて、しきい値のば
らつきを０．５Ｖ以内にする必要がある。しかし、上記
従来技術ではこれに対応できない。
に、メモリセルの多値化が図られていて、しきい値のば
らつきを０．５Ｖ以内にする必要がある。しかし、上記
従来技術ではこれに対応できない。
【０００４】ところで、最近、図９に示すようなフラッ
シュメモリが提案されている（特開平９−８１５７
号）。このフラッシュメモリは、半導体基板１上にソー
ス２とドレイン３を形成し、さらに、トンネル酸化膜４
とポリシリコン浮遊ゲート５と絶縁膜６と制御ゲート７
を形成している。そして、上記浮遊ゲート５は、不純物
濃度の高い一層のドーピング層８を有する不純物分布構
造を持っている。この浮遊ゲート５は、図１０に示すエ
ネルギーバンド、電子の状態から明らかなように、ドー
ピング層８によって、伝導帯に窪み（凹）を持ってい
て、浮遊ゲート５に注入された電子ｅがこの凹に入り込
むことによって、データの保持性能を向上するようにし
ている。
シュメモリが提案されている（特開平９−８１５７
号）。このフラッシュメモリは、半導体基板１上にソー
ス２とドレイン３を形成し、さらに、トンネル酸化膜４
とポリシリコン浮遊ゲート５と絶縁膜６と制御ゲート７
を形成している。そして、上記浮遊ゲート５は、不純物
濃度の高い一層のドーピング層８を有する不純物分布構
造を持っている。この浮遊ゲート５は、図１０に示すエ
ネルギーバンド、電子の状態から明らかなように、ドー
ピング層８によって、伝導帯に窪み（凹）を持ってい
て、浮遊ゲート５に注入された電子ｅがこの凹に入り込
むことによって、データの保持性能を向上するようにし
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、図９に
示すフラッシュメモリでは、ドーピング層８が一層であ
るため、次の問題がある。図１１は制御ゲート７および
半導体基板１からの電界により浮遊ゲート５内の蓄積電
子ｅがトンネル酸化膜４を通して半導体基板１に引き抜
かれる状態を示すエネルギーバンド図である。上記浮遊
ゲート５からの電子ｅの引き抜き時には、図１１に示す
ように、浮遊ゲート５に蓄積した電子ｅは電界により一
層のドーピング層８のトンネル酸化膜４側に分布して、
しきい値のばらつき低減に効果を及ぼすのは、トンネル
酸化膜４と、一層のドーピング層８のトンネル酸化膜４
側の低濃度領域との距離だけである。そのため、しきい
値のばらつきを低減するために、この距離を大きくとる
と、浮遊ゲート５からの電子ｅの引き抜きに高電界が必
要となったり、所定の低しきい値状態にするための電子
ｅの引き抜き時間が大幅に増大するという欠点がある。
加えて、ドーピング層８が一層で電子ｅが浮遊ゲート５
内で分布する領域は一つであるため、しきい値のばらつ
きの制御には効果が少ない。
示すフラッシュメモリでは、ドーピング層８が一層であ
るため、次の問題がある。図１１は制御ゲート７および
半導体基板１からの電界により浮遊ゲート５内の蓄積電
子ｅがトンネル酸化膜４を通して半導体基板１に引き抜
かれる状態を示すエネルギーバンド図である。上記浮遊
ゲート５からの電子ｅの引き抜き時には、図１１に示す
ように、浮遊ゲート５に蓄積した電子ｅは電界により一
層のドーピング層８のトンネル酸化膜４側に分布して、
しきい値のばらつき低減に効果を及ぼすのは、トンネル
酸化膜４と、一層のドーピング層８のトンネル酸化膜４
側の低濃度領域との距離だけである。そのため、しきい
値のばらつきを低減するために、この距離を大きくとる
と、浮遊ゲート５からの電子ｅの引き抜きに高電界が必
要となったり、所定の低しきい値状態にするための電子
ｅの引き抜き時間が大幅に増大するという欠点がある。
加えて、ドーピング層８が一層で電子ｅが浮遊ゲート５
内で分布する領域は一つであるため、しきい値のばらつ
きの制御には効果が少ない。
【０００６】そこで、この発明の目的は、しきい値のば
らつきを低減でき、かつ、浮遊ゲートからの電子の引き
抜きに高電界を必要としない半導体記憶装置を提供する
ことにある。
らつきを低減でき、かつ、浮遊ゲートからの電子の引き
抜きに高電界を必要としない半導体記憶装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の半導体記憶装置は、基板上にソー
ス、ドレイン、トンネル酸化膜、浮遊ゲート、絶縁膜お
よび制御ゲートを有するメモリセルを備えた半導体記憶
装置において、上記浮遊ゲートは、少なくともドーピン
グ層を２層以上持つ不純物分布構造を持つポリシリコン
膜または単結晶シリコン膜からなり、上記浮遊ゲートの
複数のドーピング層は、上記基板表面に近づくにつれて
不純物濃度が薄くなることを特徴としている。
め、請求項１の発明の半導体記憶装置は、基板上にソー
ス、ドレイン、トンネル酸化膜、浮遊ゲート、絶縁膜お
よび制御ゲートを有するメモリセルを備えた半導体記憶
装置において、上記浮遊ゲートは、少なくともドーピン
グ層を２層以上持つ不純物分布構造を持つポリシリコン
膜または単結晶シリコン膜からなり、上記浮遊ゲートの
複数のドーピング層は、上記基板表面に近づくにつれて
不純物濃度が薄くなることを特徴としている。
【０００８】上記構成によれば、浮遊ゲートは、基板表
面に近づくにつれて不純物濃度が薄くなる少なくとも２
層以上のドーピング層を有する不純物分布構造を持つか
ら、浮遊ゲート内の蓄積電子は、上記不純物分布構造の
複数のドーピング層に従って浮遊ゲート内で不連続的に
分布する。したがって、制御ゲートもしくは基板、ソー
ス、ドレインからの電界により、浮遊ゲート内の蓄積電
子を基板、ソース、ドレインヘ引き抜くことや、基板、
ソース、ドレインから電子を浮遊ゲート内に注入するこ
とを不連続的に行え、書き込み、消去後のしきい値を精
度よく制御できる。
面に近づくにつれて不純物濃度が薄くなる少なくとも２
層以上のドーピング層を有する不純物分布構造を持つか
ら、浮遊ゲート内の蓄積電子は、上記不純物分布構造の
複数のドーピング層に従って浮遊ゲート内で不連続的に
分布する。したがって、制御ゲートもしくは基板、ソー
ス、ドレインからの電界により、浮遊ゲート内の蓄積電
子を基板、ソース、ドレインヘ引き抜くことや、基板、
ソース、ドレインから電子を浮遊ゲート内に注入するこ
とを不連続的に行え、書き込み、消去後のしきい値を精
度よく制御できる。
【０００９】しかも、上記浮遊ゲートの複数のドーピン
グ層は、上記基板表面に近づくにつれて不純物濃度が薄
くなっているから、各ドーピング層と、浮遊ゲートとト
ンネル酸化膜との間の界面との間の電位が略等しくする
ことが可能で、しきい値の制御性をよくすることができ
る上に、浮遊ゲートからの電子の引き抜きに高電界をか
けなくてもよいようにでき、電子の引き抜き時間を短く
できる。
グ層は、上記基板表面に近づくにつれて不純物濃度が薄
くなっているから、各ドーピング層と、浮遊ゲートとト
ンネル酸化膜との間の界面との間の電位が略等しくする
ことが可能で、しきい値の制御性をよくすることができ
る上に、浮遊ゲートからの電子の引き抜きに高電界をか
けなくてもよいようにでき、電子の引き抜き時間を短く
できる。
【００１０】請求項２の発明の半導体記憶装置は、請求
項１の半導体記憶装置において、上記メモリセルは複数
のしきい値を有することを特徴としている。
項１の半導体記憶装置において、上記メモリセルは複数
のしきい値を有することを特徴としている。
【００１１】上記構成の半導体記憶装置によれば、浮遊
ゲートに複数のドーピング層を有し、この複数のドーピ
ング層に蓄積電子を適宜分布させることによって、上記
メモリセルは、複数のしきい値を有する。したがって、
このメモリセルは、多値データを確実に記憶することが
できる。
ゲートに複数のドーピング層を有し、この複数のドーピ
ング層に蓄積電子を適宜分布させることによって、上記
メモリセルは、複数のしきい値を有する。したがって、
このメモリセルは、多値データを確実に記憶することが
できる。
【００１２】請求項３の発明の半導体記憶装置は、請求
項１または２の半導体記憶装置において、上記浮遊ゲー
ト内の第１番目のドーピング層のトンネル酸化膜からの
距離をＲ１、不純物量（電荷量）をＱ１、シリコンの誘
電率をε、第ｎ（ｎ：正の整数）番目のドーピング層の
トンネル酸化膜からの距離Ｒｎ、その第ｎ番目のドーピ
ング層の不純物量（電荷量）Ｑｎとしたときに、Ｑｎ／
（４πεＲｎ）＝Ｑ１／（４πεＲ１）の関係を満たす
ように上記ドーピング層が分布することを特徴としてい
る。
項１または２の半導体記憶装置において、上記浮遊ゲー
ト内の第１番目のドーピング層のトンネル酸化膜からの
距離をＲ１、不純物量（電荷量）をＱ１、シリコンの誘
電率をε、第ｎ（ｎ：正の整数）番目のドーピング層の
トンネル酸化膜からの距離Ｒｎ、その第ｎ番目のドーピ
ング層の不純物量（電荷量）Ｑｎとしたときに、Ｑｎ／
（４πεＲｎ）＝Ｑ１／（４πεＲ１）の関係を満たす
ように上記ドーピング層が分布することを特徴としてい
る。
【００１３】上記構成によれば、各ドーピング層と、ト
ンネル酸化膜と浮遊ゲートとの界面との間の電位が等し
いようにでき、しきい値の制御性がさらによくなり、か
つ、電子の引き抜き、注入に高電界を必要とせず、引き
抜き時間も短くできる。
ンネル酸化膜と浮遊ゲートとの界面との間の電位が等し
いようにでき、しきい値の制御性がさらによくなり、か
つ、電子の引き抜き、注入に高電界を必要とせず、引き
抜き時間も短くできる。
【００１４】
【発明の実施の形態】以下、この発明を図示の実施の形
態のフラッシュメモリにより詳細に説明する。
態のフラッシュメモリにより詳細に説明する。
【００１５】図１に示すように、このフラッシュメモリ
は、シリコンウェハからなる半導体基板１上にソース２
とドレイン３を形成し、さらに、トンネル酸化膜４とポ
リシリコン浮遊ゲート１５とＯＮＯ（酸化物−窒化物−
酸化物）絶縁膜６と制御ゲート７を形成している。そし
て、上記浮遊ゲート１５は、不純物濃度の高い３層のド
ーピング層１６，１７，１８を有する不純物分布構造を
持っている。
は、シリコンウェハからなる半導体基板１上にソース２
とドレイン３を形成し、さらに、トンネル酸化膜４とポ
リシリコン浮遊ゲート１５とＯＮＯ（酸化物−窒化物−
酸化物）絶縁膜６と制御ゲート７を形成している。そし
て、上記浮遊ゲート１５は、不純物濃度の高い３層のド
ーピング層１６，１７，１８を有する不純物分布構造を
持っている。
【００１６】上記３層のドーピング層１６，１７，１８
の不純物濃度は、各ドーピング層１６，１７，１８か
ら、浮遊ゲート１５とトンネル酸化膜４との界面への電
位が等しくなるように、設定している。すなわち、第１
番目のドーピング層１６のトンネル酸化膜４からの距離
をＲ１、不純物量（電荷量）をＱ１、シリコンの誘電率
をε、第ｎ（ｎ：２以上の整数）番目のドーピング層１
７，１８のトンネル酸化膜４からの距離Ｒｎ、第ｎ番目
のドーピング層１７，１８の不純物量（電荷量）Ｑｎと
したとき、Ｑｎ／（４πεＲｎ）＝Ｑ１／（４πεＲ
１）の関係を満たすように、ドーピング層１６，１７，
１８を形成した。
の不純物濃度は、各ドーピング層１６，１７，１８か
ら、浮遊ゲート１５とトンネル酸化膜４との界面への電
位が等しくなるように、設定している。すなわち、第１
番目のドーピング層１６のトンネル酸化膜４からの距離
をＲ１、不純物量（電荷量）をＱ１、シリコンの誘電率
をε、第ｎ（ｎ：２以上の整数）番目のドーピング層１
７，１８のトンネル酸化膜４からの距離Ｒｎ、第ｎ番目
のドーピング層１７，１８の不純物量（電荷量）Ｑｎと
したとき、Ｑｎ／（４πεＲｎ）＝Ｑ１／（４πεＲ
１）の関係を満たすように、ドーピング層１６，１７，
１８を形成した。
【００１７】具体的には、第１番目のドーピング層１６
のトンネル酸化膜４からの距離をおよそ４００Å、不純
物濃度を３×１０19ｃｍ-3、第２番目のドーピング層１
７のトンネル酸化膜４からの距離をおよそ８００Å、不
純物濃度を６×１０19ｃｍ-3、第３番目のドーピング層
１８のトンネル酸化膜４からの距離をおよそ１２００
Å、不純物濃度を９×１０19ｃｍ-3とした。この実施の
形態では、浮遊ゲート１５内のドーピング層１６，１
７，１８は、浮遊ゲート５となるポリシリコン堆積後に
砒素（Ａｓ）をドーパントとするイオン注入を各ドーピ
ング層１６，１７，１８に対応する所定の加速エネルギ
ー、ドーズ量で３回行うことで形成したが、浮遊ゲート
１５のポリシリコンをＣＶＤ（化学的気相成長）法で形
成する際に、第１番目のドーピング層１６を所定の膜厚
に堆積した後、堆積を一時停止し、その状態で所定量の
不純物を導入し、第２番目のドーピング層１７を所定の
膜厚に堆積し、不純物を導入するということを繰り返す
方法でも実現可能である。図２にこの実施の形態での浮
遊ゲート１５内のＡｓ濃度分布を示す。
のトンネル酸化膜４からの距離をおよそ４００Å、不純
物濃度を３×１０19ｃｍ-3、第２番目のドーピング層１
７のトンネル酸化膜４からの距離をおよそ８００Å、不
純物濃度を６×１０19ｃｍ-3、第３番目のドーピング層
１８のトンネル酸化膜４からの距離をおよそ１２００
Å、不純物濃度を９×１０19ｃｍ-3とした。この実施の
形態では、浮遊ゲート１５内のドーピング層１６，１
７，１８は、浮遊ゲート５となるポリシリコン堆積後に
砒素（Ａｓ）をドーパントとするイオン注入を各ドーピ
ング層１６，１７，１８に対応する所定の加速エネルギ
ー、ドーズ量で３回行うことで形成したが、浮遊ゲート
１５のポリシリコンをＣＶＤ（化学的気相成長）法で形
成する際に、第１番目のドーピング層１６を所定の膜厚
に堆積した後、堆積を一時停止し、その状態で所定量の
不純物を導入し、第２番目のドーピング層１７を所定の
膜厚に堆積し、不純物を導入するということを繰り返す
方法でも実現可能である。図２にこの実施の形態での浮
遊ゲート１５内のＡｓ濃度分布を示す。
【００１８】図３はこの実施の形態のフラッシュメモリ
のエネルギバンド図と浮遊ゲートの電子ｅの状態を示
す。この実施の形態ではポリシリコン浮遊ゲート１５内
の不純物濃度が異なる３層のドーピング層１６，１７，
１８を形成しており、各ドーピング層１６，１７，１８
の濃度にしたがいポテンシャル障壁が発生し、ポリシリ
コン浮遊ゲート１５内の蓄積電子ｅは各ドーピング層１
６，１７，１８付近に局在する。
のエネルギバンド図と浮遊ゲートの電子ｅの状態を示
す。この実施の形態ではポリシリコン浮遊ゲート１５内
の不純物濃度が異なる３層のドーピング層１６，１７，
１８を形成しており、各ドーピング層１６，１７，１８
の濃度にしたがいポテンシャル障壁が発生し、ポリシリ
コン浮遊ゲート１５内の蓄積電子ｅは各ドーピング層１
６，１７，１８付近に局在する。
【００１９】図４は浮遊ゲート１５から電子ｅを引き抜
く際のこのフラッシュメモリのエネルギバンドと浮遊ゲ
ート１５の電子の状態を示す図である。浮遊ゲート１５
内の各ドーピング層１６，１７，１８の蓄積電子ｅは電
界によりトンネル酸化膜４側に分布するが、ポテンシャ
ル障壁のために各ドーピング層１６，１７，１８内にと
どまり、空間的に分離された３領域に分布したままであ
る。したがって、蓄積電子ｅを引き抜く際にはトンネル
酸化膜４側のドーピング層１６，１７，１８に電子ｅが
存在していれば、それがポテンシャル障壁となるため、
蓄積電子ｅはトンネル酸化膜４側のドーピング層１６，
１７から順番に引き抜かれていく。図５に浮遊ゲート１
５内の第1番目のドーピング層１６から電子ｅを引き抜
く際のこのフラッシュメモリのエネルギバンド図と浮遊
ゲートの電子の状態を示し、図６に浮遊ゲート１５内の
第２番目のドーピング層１７から電子ｅを引き抜く際の
このフラッシュメモリのエネルギバンド図と浮遊ゲート
１５の電子ｅの状態を示す。
く際のこのフラッシュメモリのエネルギバンドと浮遊ゲ
ート１５の電子の状態を示す図である。浮遊ゲート１５
内の各ドーピング層１６，１７，１８の蓄積電子ｅは電
界によりトンネル酸化膜４側に分布するが、ポテンシャ
ル障壁のために各ドーピング層１６，１７，１８内にと
どまり、空間的に分離された３領域に分布したままであ
る。したがって、蓄積電子ｅを引き抜く際にはトンネル
酸化膜４側のドーピング層１６，１７，１８に電子ｅが
存在していれば、それがポテンシャル障壁となるため、
蓄積電子ｅはトンネル酸化膜４側のドーピング層１６，
１７から順番に引き抜かれていく。図５に浮遊ゲート１
５内の第1番目のドーピング層１６から電子ｅを引き抜
く際のこのフラッシュメモリのエネルギバンド図と浮遊
ゲートの電子の状態を示し、図６に浮遊ゲート１５内の
第２番目のドーピング層１７から電子ｅを引き抜く際の
このフラッシュメモリのエネルギバンド図と浮遊ゲート
１５の電子ｅの状態を示す。
【００２０】このように、浮遊ゲート１５内にドーピン
グ層１６，１７，１８が２層以上である不純物分布構造
を持たせ、各ドーピング層１６，１７，１８の間隔およ
びドーピング濃度を設定することによって、不純物濃度
が高いドーピング層が一層だけであるときの浮遊ゲート
からの電子の引き抜きに高電界が必要となったり、所定
の低しきい値状態にするための電子の引き抜き時間が大
幅に増大するという欠点が解決される。
グ層１６，１７，１８が２層以上である不純物分布構造
を持たせ、各ドーピング層１６，１７，１８の間隔およ
びドーピング濃度を設定することによって、不純物濃度
が高いドーピング層が一層だけであるときの浮遊ゲート
からの電子の引き抜きに高電界が必要となったり、所定
の低しきい値状態にするための電子の引き抜き時間が大
幅に増大するという欠点が解決される。
【００２１】加えて、この実施の形態では浮遊ゲート１
５内の第３番目のドーピング層１８の蓄積電子ｅが引き
抜かれにくく、メモリセルのしきい値が負になる過剰電
子引き抜き対策の効果もある。
５内の第３番目のドーピング層１８の蓄積電子ｅが引き
抜かれにくく、メモリセルのしきい値が負になる過剰電
子引き抜き対策の効果もある。
【００２２】図７は従来例でビットのベリファイ（読み
だし確認）なしに浮遊ゲート内の蓄積電子をトンネル酸
化膜を介してソースに引き抜き、メモリセルを低しきい
値状態にした際のしきい値ばらつきを示したものであ
る。メモリセルのしきい値は２Ｖ程度ばらついている。
だし確認）なしに浮遊ゲート内の蓄積電子をトンネル酸
化膜を介してソースに引き抜き、メモリセルを低しきい
値状態にした際のしきい値ばらつきを示したものであ
る。メモリセルのしきい値は２Ｖ程度ばらついている。
【００２３】図８は上記実施の形態でビットのベリファ
イ（読みだし確認）なしに浮遊ゲート１５内の蓄積電子
ｅをトンネル酸化膜４を介してソース２に引き抜き、メ
モリセルを低しきい値状態にした際のしきい値ばらつき
を示したものである。これより、メモリセルのしきい値
のばらつきは０.５Ｖ以内に低減されたことが分かる。
イ（読みだし確認）なしに浮遊ゲート１５内の蓄積電子
ｅをトンネル酸化膜４を介してソース２に引き抜き、メ
モリセルを低しきい値状態にした際のしきい値ばらつき
を示したものである。これより、メモリセルのしきい値
のばらつきは０.５Ｖ以内に低減されたことが分かる。
【００２４】なお、上記説明では、浮遊ゲート１５から
半導体基板１、ソース２もしくはドレイン３ヘの浮遊ゲ
ート１５内の蓄積電子ｅの引き抜きによる低しきい値状
態でのメモリセルのしきい値のばらつきの改善例を示し
たが、半導体基板１、ソース２もしくはドレイン３から
浮遊ゲート１５ヘの電子の注入後のメモリセルのしきい
値のばらつきが改善されるのも同様である。
半導体基板１、ソース２もしくはドレイン３ヘの浮遊ゲ
ート１５内の蓄積電子ｅの引き抜きによる低しきい値状
態でのメモリセルのしきい値のばらつきの改善例を示し
たが、半導体基板１、ソース２もしくはドレイン３から
浮遊ゲート１５ヘの電子の注入後のメモリセルのしきい
値のばらつきが改善されるのも同様である。
【００２５】上記実施の形態では、浮遊ゲート１５はポ
リシリコン膜であったが、単結晶シリコン膜であっても
よい。
リシリコン膜であったが、単結晶シリコン膜であっても
よい。
【００２６】また、上記実施の形態では、浮遊ゲート１
５内のドーピング層１６，１７，１８は３層であった
が、ドーピング層は２層であってもよく、４層以上であ
ってもよい。
５内のドーピング層１６，１７，１８は３層であった
が、ドーピング層は２層であってもよく、４層以上であ
ってもよい。
【００２７】
【発明の効果】以上より明らかなように、請求項１の発
明の半導体記憶装置は、浮遊ゲートを、少なくともドー
ピング層を２層以上持つ不純物分布構造を持つポリシリ
コン膜または単結晶シリコン膜から構成して、この複数
のドーピング層によって浮遊ゲート内に電子を不連続に
分布させて保持するので、浮遊ゲートから基板、ソース
もしくはドレインヘの蓄積電子の引き抜きや、基板、ソ
ースもしくはドレインから浮遊ゲートヘの電子の注入を
制御性よく行うことができ、メモリセルのしきい値のば
らつきを低減することができる。また、上記浮遊ゲート
の複数のドーピング層は、基板表面に近づくにつれて不
純物濃度を薄くしているので、電子の引き抜き、注入に
高電界を必要とせず、引き抜き時間も短くできる。
明の半導体記憶装置は、浮遊ゲートを、少なくともドー
ピング層を２層以上持つ不純物分布構造を持つポリシリ
コン膜または単結晶シリコン膜から構成して、この複数
のドーピング層によって浮遊ゲート内に電子を不連続に
分布させて保持するので、浮遊ゲートから基板、ソース
もしくはドレインヘの蓄積電子の引き抜きや、基板、ソ
ースもしくはドレインから浮遊ゲートヘの電子の注入を
制御性よく行うことができ、メモリセルのしきい値のば
らつきを低減することができる。また、上記浮遊ゲート
の複数のドーピング層は、基板表面に近づくにつれて不
純物濃度を薄くしているので、電子の引き抜き、注入に
高電界を必要とせず、引き抜き時間も短くできる。
【００２８】請求項２の発明の半導体記憶装置は、複数
のドーピング層に蓄積電子を適宜分布させることによっ
て、複数のしきい値を有するので、確実に多値データを
記憶できる。
のドーピング層に蓄積電子を適宜分布させることによっ
て、複数のしきい値を有するので、確実に多値データを
記憶できる。
【００２９】請求項３の発明の半導体記憶装置は、請求
項１または２の半導体記憶装置において、上記浮遊ゲー
ト内の第１番目のドーピング層のトンネル酸化膜からの
距離をＲ１、不純物量（電荷量）をＱ１、シリコンの誘
電率をε、第ｎ（ｎ：正の整数）番目のドーピング層の
トンネル酸化膜からの距離Ｒｎ、その第ｎ番目のドーピ
ング層の不純物量（電荷量）Ｑｎとしたときに、Ｑｎ／
（４πεＲｎ）＝Ｑ１／（４πεＲ１）の関係を満たす
ように上記ドーピング層が分布するようにしているの
で、各ドーピング層と、トンネル酸化膜と浮遊ゲートと
の界面との間の電位が等しいようにでき、しきい値の制
御性がさらによくなり、かつ、電子の引き抜き、注入に
高電界を必要とせず、引き抜き時間も短くできる。
項１または２の半導体記憶装置において、上記浮遊ゲー
ト内の第１番目のドーピング層のトンネル酸化膜からの
距離をＲ１、不純物量（電荷量）をＱ１、シリコンの誘
電率をε、第ｎ（ｎ：正の整数）番目のドーピング層の
トンネル酸化膜からの距離Ｒｎ、その第ｎ番目のドーピ
ング層の不純物量（電荷量）Ｑｎとしたときに、Ｑｎ／
（４πεＲｎ）＝Ｑ１／（４πεＲ１）の関係を満たす
ように上記ドーピング層が分布するようにしているの
で、各ドーピング層と、トンネル酸化膜と浮遊ゲートと
の界面との間の電位が等しいようにでき、しきい値の制
御性がさらによくなり、かつ、電子の引き抜き、注入に
高電界を必要とせず、引き抜き時間も短くできる。
【図１】 この発明の半導体記憶装置の一実施の形態の
構造を示す断面図である。
構造を示す断面図である。
【図２】 上記実施の形態の浮遊ゲート内のＡｓ濃度分
布図である。
布図である。
【図３】 上記実施の形態の半導体記憶装置のエネルギ
バンド図と浮遊ゲートの電子の状態を示す図である。
バンド図と浮遊ゲートの電子の状態を示す図である。
【図４】 上記実施の形態の半導体記憶装置の浮遊ゲー
トから電子を引き抜く際のエネルギバンド図と浮遊ゲー
トの電子の状態を示す図である。
トから電子を引き抜く際のエネルギバンド図と浮遊ゲー
トの電子の状態を示す図である。
【図５】 上記実施の形態の半導体記憶装置の浮遊ゲー
ト内の第１番目のドーピング層から電子を引き抜く際の
のエネルギバンド図と浮遊ゲートの電子の状態を示す図
である。
ト内の第１番目のドーピング層から電子を引き抜く際の
のエネルギバンド図と浮遊ゲートの電子の状態を示す図
である。
【図６】 上記実施の形態の半導体記憶装置の浮遊ゲー
ト内の第２番目のドーピング層から電子を引き抜く際の
エネルギバンド図と浮遊ゲートの電子の状態を示す図で
ある。
ト内の第２番目のドーピング層から電子を引き抜く際の
エネルギバンド図と浮遊ゲートの電子の状態を示す図で
ある。
【図７】 従来の不揮発性半導体記憶装置で電子を引き
抜いた後のメモリセルのしきい値のばらつきを示す図で
ある。
抜いた後のメモリセルのしきい値のばらつきを示す図で
ある。
【図８】 この発明の実施の形態の半導体記憶装置で電
子を引き抜いた後のメモリセルのしきい値のばらつきを
示す図である。
子を引き抜いた後のメモリセルのしきい値のばらつきを
示す図である。
【図９】 従来の不揮発性半導体記憶装置の構造を示す
断面図である。
断面図である。
【図１０】 従来の不揮発性半導体記憶装置のエネルギ
バンド図と浮遊ゲートの電子の状態を示す図である。
バンド図と浮遊ゲートの電子の状態を示す図である。
【図１１】 従来の不揮発性半導体記憶装置の浮遊ゲー
トから電子を引き抜く際のエネルギバンド図と浮遊ゲー
トの電子の状態を示す図である。
トから電子を引き抜く際のエネルギバンド図と浮遊ゲー
トの電子の状態を示す図である。
【符号の説明】 １ 半導体基板 ２ ソース ３ ドレイン ４ トンネル酸化
膜 ５，１５ 浮遊ゲート ６ 絶縁膜 ７ 制御ゲート ８，１６，１７，
１８ ドーピング層
膜 ５，１５ 浮遊ゲート ６ 絶縁膜 ７ 制御ゲート ８，１６，１７，
１８ ドーピング層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山▲崎▼ 勉 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 中島 靖 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B025 AA01 AC01 AE05 AE07 5F001 AA04 AB08 AC02 AD12 AE02 AE08 AF05 AF20 AG12 5F083 EP04 EP23 EP55 ER03 ER05 ER06 ER09 ER14 ER15 ER16 ER19 ER22 ER25 GA01 GA17 GA30 JA04 PR36 ZA21
Claims (3)
- 【請求項１】 基板上にソース、ドレイン、トンネル酸
化膜、浮遊ゲート、絶縁膜および制御ゲートを有するメ
モリセルを備えた半導体記憶装置において、 上記浮遊ゲートは、少なくともドーピング層を２層以上
持つ不純物分布構造を持つポリシリコン膜または単結晶
シリコン膜からなり、 上記浮遊ゲートの複数のドーピング層は、上記基板表面
に近づくにつれて不純物濃度が薄くなることを特徴とす
る半導体記憶装置。 - 【請求項２】 請求項１の半導体記憶装置において、上
記メモリセルは複数のしきい値を有することを特徴とす
る半導体記憶装置。 - 【請求項３】 請求項１または２の半導体記憶装置にお
いて、上記浮遊ゲート内の第１番目のドーピング層のト
ンネル酸化膜からの距離をＲ１、不純物量（電荷量）を
Ｑ１、シリコンの誘電率をε、第ｎ（ｎ：正の整数）番
目のドーピング層のトンネル酸化膜からの距離Ｒｎ、そ
の第ｎ番目のドーピング層の不純物量（電荷量）Ｑｎと
したときに、 Ｑｎ／（４πεＲｎ）＝Ｑ１／（４πεＲ１） の関係を満たすように上記ドーピング層が分布すること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11980299A JP2000311955A (ja) | 1999-04-27 | 1999-04-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11980299A JP2000311955A (ja) | 1999-04-27 | 1999-04-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311955A true JP2000311955A (ja) | 2000-11-07 |
Family
ID=14770596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11980299A Pending JP2000311955A (ja) | 1999-04-27 | 1999-04-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831976B1 (ko) | 2007-07-05 | 2008-05-26 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| CN105655245A (zh) * | 2014-11-13 | 2016-06-08 | 北京兆易创新科技股份有限公司 | 一种提高闪存存储性能的方法和装置 |
-
1999
- 1999-04-27 JP JP11980299A patent/JP2000311955A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831976B1 (ko) | 2007-07-05 | 2008-05-26 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| CN105655245A (zh) * | 2014-11-13 | 2016-06-08 | 北京兆易创新科技股份有限公司 | 一种提高闪存存储性能的方法和装置 |
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