CN1776891A - 使用离子注入制造的非易失性器件和该器件的制造方法 - Google Patents

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Abstract

公开了一种使用离子注入制造的非易失性存储器件以及制造该器件的方法。在半导体衬底上形成介电层，并且通过使用Si或Ge的离子注入来形成离子注入层，该离子注入层用作电荷俘获地点。然后，执行退火工艺。接着，执行用于在介电层上形成晶体管的工艺。

Description

使用离子注入制造的非易失性器件和该器件的制造方法
技术领域
本发明涉及一种半导体器件，更具体而言，涉及一种使用离子注入制造的非易失性器件，以及该器件的制造方法。
背景技术
非易失性存储器件、如EEPROM，即使在没有电源时也能保持其数据。非易失性存储器件包括电荷俘获层，其用于俘获置于晶体管的栅极和沟道之间的电荷使得阈值电压能够变化。
图1是常规非易失性存储器件的截面图。
参照图1，栅极20形成在半导体衬底10的上方，源极区51和漏极区55形成在栅极20两侧的半导体衬底10中，沟道11形成在源极区51和漏极区55之间的半导体衬底10中。源极区51和漏极区55可以具有轻掺杂漏极(LDD)结构。此外，存储电荷的电荷俘获层40形成在栅极20和沟道11之间，并且隧道介电层30形成在电荷俘获层40之下，在该隧道介电层中发生电荷的隧穿并且通过该隧道介电层注入电荷。
在电荷俘获层40中被俘获的电荷提供了电场，并且通过俘获或迁移电荷，这一电场可以改变。该电场影响了栅极之下的沟道11，从而使阈值电压Vth变化。因为电荷俘获层40或电荷俘获地点(charge trapping site)被隔离，所以电荷保持存储在电荷俘获层40中。因此，即使当不再供应电源时，数据还保持在该器件中。
此外，可以在电荷俘获层40和栅极20之间插入诸如氧化硅的绝缘体45，并且可以在栅极20的侧壁上形成间隙壁61和63以产生LDD结构。间隙壁61和63可以是不同的绝缘体。例如，间隙壁可以包括氧化硅衬层63和氮化硅层61。
图2是说明常规非易失性存储器件的漏极电流Id的电路图。
参照图2，可以通过使用以下方法探测漏极电流Id来操作常规的非易失性存储器件。将栅极电压Vg施加到晶体管的栅极(图1所示的20)，将漏极电压Vd固定在漏极区(图1所示的55)中，并且将0V的源极电压Vs施加到源极区(图1所示的51)。
图3是说明常规非易失性存储器件的擦除和写操作的图。
参照图3，根据电荷俘获层40是在写状态还是在擦除状态，阈值电压Vth具有不同的值。写状态是当电荷被存储在电荷俘获层40中的状态。也就是说，被施加从而使沟道导通的栅极电压Vg根据电荷是否存储在电荷俘获层40中而变化。更具体而言，如图3所示，在擦除状态，使沟道导通从而使电流Id流过所需的栅极电压Vg约为0.1V。然而，在写状态，由于阈值电压Vth的增大，使沟道导通从而使电流Id流过所需的栅极电压Vg上升到约2V。
由于非易失性存储器件使用在电荷俘获层(图1所示的40)中被俘获的电荷来改变阈值电压Vth，所以已进行了多种努力来改善电荷俘获层40。例如，常规上，将由金属或类似金属的材料构成的控制栅用作电荷俘获层40。在硅-氧化物-氮化物-氧化物-硅(SONOS)器件中，可以使用氮化硅层中的电荷俘获地点。此外，已使用提供能量量子阱的纳米晶体来不连续地控制电荷的位置并改善可靠性。
然而，常规上，用于非易失性存储器件的电荷俘获层的制造工艺非常复杂，或者存储窗基本上较窄，使得仅有一些有限的电压能够被施加到栅极20。也就是说，在栅极20上可能的电压范围(ΔV)会在约0.6V或约2.2V。因此，这样的常规非易失性存储器件具有相对窄的存储窗。
此外，上述方法包括复杂的工艺。当纳米晶体层用作电荷俘获层40时，可以使用以下方法来形成纳米晶体层。首先，使用设置在非晶Si层上的岛作为蚀刻掩模来蚀刻非晶Si层。然后，热处理被蚀刻的非晶Si层以形成点状的纳米晶体。或者，在高温下热处理Si过量的氧化硅层使得点状的硅可以形成在氧化硅层中。或者，可以使用低压化学气相淀积(LPCVD)来形成点状的硅。
因此，需要发展一种非易失性存储器件，其具有较宽的存储窗并包括使用简单工艺形成的电荷俘获层。
发明内容
本发明提供了一种非易失性存储器件的制造方法，其具有较宽的存储窗并包括使用简单工艺形成的电荷俘获层。
根据本发明的一个方面，提供了一种使用离子注入的非易失性存储器件的制造方法，该方法包括：在半导体衬底上形成介电层；将半导体原子离子注入到所述介电层中以形成离子注入层，该离子注入层将用作电荷俘获地点；以及在所述介电层上形成晶体管的栅极。
所述介电层可以包括氧化硅层。
所述介电层可以形成为10nm至50nm的厚度。
可以控制所述离子注入使得所述半导体原子不穿透到形成在所述介电层之下的所述半导体衬底中。
可以使用Si+作为所述半导体原子的离子来执行所述离子注入。
可以使用Ge+作为所述半导体原子的离子来执行所述离子注入。
所述半导体原子的离子可以以约1015/cm3至约1017/cm3的剂量被离子注入到所述介电层中。
在形成所述离子注入层之后，所述方法可以进一步包括退火所述离子注入层和所述介电层的操作。
可以在约900℃至1100℃下执行所述退火。
可以在所述离子注入之后或者在形成所述栅极之后直接执行所述退火。
使用根据本发明的方法制造的非易失性存储器件可以包括：形成在半导体衬底上的介电层；通过将半导体原子离子注入到所述介电层中而形成的离子注入层，该离子注入层将用作电荷俘获地点；形成在所述介电层上的晶体管的栅极；以及，形成在所述半导体衬底中的源极/漏极区。
根据本发明，提供了使用离子注入制造的非易失性存储器件以及该存储器件的制造方法。
附图说明
通过参考附图对其示例性实施例的详细描述，本发明的以上和其他特征及优点将变得更加明了。
图1是常规非易失性存储器件的截面图；
图2是说明常规非易失性存储器件的漏极电流Id流动的电路图；
图3是说明常规非易失性存储器件的擦除和写操作的图；
图4是说明根据本发明一实施例在半导体衬底上形成介电层的操作的截面图；
图5是说明根据本发明一实施例将半导体原子离子注入到介电层中的操作的截面图；
图6是说明根据本发明一实施例退火离子注入层的操作的截面图；
图7是说明根据本发明一实施例在介电层上形成晶体管栅极的操作的截面图；
图8是相对于施加的电压V的标准化电容C/Cox的曲线图，以解释根据本发明一实施例的扩展的存储窗的效果；以及
图9至12是相对于施加的电压V的标准化电容C/Cox的曲线图，以解释影响根据本发明一实施例的存储窗扩展的变量。
具体实施方式
现将参照附图更充分地描述本发明，附图中示出了本发明的示例性实施例。然而，本发明可以以多种不同的形式实施，而不应解释为仅限于在此阐述的实施例；而且，提供这些实施例是为了使本公开彻底而全面，并将本发明的构思充分传达给本领域技术人员。
在本发明的一实施例中，形成在半导体衬底上的介电层用作绝缘体，并且离子注入层用作电荷俘获层。在这种情况下，通过将离子化的半导体原子、如Si+或Ge+注入到介电层中然后执行退火，来形成离子注入层。控制离子注入使得离子基本上仅被注入到介电层中。结果，经退火的离子注入层仅形成在介电层中。
图4至7是说明根据本发明一实施例的非易失性存储器件的截面图。
图4是说明在半导体衬底100上形成介电层200的操作的截面图。参照图4，在例如硅单晶衬底的半导体衬底100上形成介电层200。可以根据最终器件的大小来改变介电层200的厚度。例如，介电层200可以具有50nm或更小的厚度。更具体而言，介电层200可以具有10nm至50nm的厚度，优选约30nm。介电层200可以由具有绝缘特性的电介质材料形成，比如氧化硅。
图5是说明根据本发明一实施例将半导体原子离子注入到介电层200中的操作的截面图。参照图5，将诸如Si+或Ge+的半导体原子离子注入到介电层200中。结果，在体介电层(bulky dielectric layer)200的内部形成离子注入层300。
此时，调整离子注入的能量使得离子注入到介电层200中，但是不穿透到下部的半导体衬底100中，从而使离子注入层300仅存在于介电层200中。例如，用于离子注入的能量可以是约15KeV。
此外，使用高剂量执行离子注入，从而获得足够的存储窗。然而，在此时调整所述剂量以便不损害介电层200的绝缘特性。所述剂量可以在1015/cm3至1017/cm3的范围内，优选约1.0×1016/cm3。这样的剂量确保了能够获得宽存储窗。
被离子注入以形成离子注入层300的Si+或Ge+用作电荷俘获层。这种被离子注入的离子具有相对低的能带级别，正如类金属层那样，使得它们可以俘获电荷。因此，与常规纳米晶体存储器相比，离子注入层300可以具有大的存储窗。例如，可以获得超过20V的存储窗。
图6是说明根据本发明一实施例退火离子注入层300的操作的截面图。参照图6，在离子注入Si+或Ge+之后，退火离子注入层以形成经退火的离子注入层301。退火工艺有助于改善存储窗并稳定离子注入层301。此外，退火修复了由离子注入引起的对介电层200的损坏并有助于使注入到介电层200中的离子均匀地扩散。
可以在900℃至1100℃的温度下、优选在约1000℃的温度下执行所述退火。
图7是说明根据本发明一实施例在介电层200上形成晶体管栅极400的操作的截面图。参照图7，在于介电层200中形成离子注入层301之后，可以在介电层200上进一步执行用于形成晶体管的后续工艺。例如，将栅极400设置在介电层200上并对其构图，然后形成源极/漏极区。
同时，参照图6，尽管可以在一形成离子注入层(图5所示的300)之后就执行退火工艺，但也可以在用于形成晶体管的工艺、如用于形成栅极400的工艺之后执行退火工艺。
如上所述，根据本实施例的非易失性存储期间可以具有比常规的纳米晶体存储器件更大的存储窗。此外，在本实施例中，通过离子注入形成电荷俘获地点或电荷俘获层。因此，点尺寸的均匀性和点的随机性不再是需要考虑的要素。此外，不需要复杂的淀积技术、掩模、新材料或新设备。常规上，难于获得直径为10nm或更小的点。这在形成预期具有小于50nm长度的栅极时会引起问题。然而，当应用本发明时，由于仅使用了离子注入，所以栅极长度能够被充分降低至50nm以下。
通过测量相对于所施加的电压V的标准化电容，可以识别出由于根据本发明实施例的离子注入层所致的存储窗的增大。
图8是相对于所施加的电压V的标准化电容C/Cox的曲线图。该曲线用于解释根据本发明一实施例的扩展的存储窗的效果。参照图8，当离子注入Ge+时，能够获得约20.4V的存储窗；当离子注入Si+时，能够获得约10.1V的存储窗。这些存储窗远大于0.6V至2.2V的常规存储窗。此时，离子的剂量浓度约为1016/cm2，并且在约300K的温度下测量标准化电容。
同时，根据本发明实施例的离子注入层所致的存储窗的增大依赖于注入离子的剂量。
图9至12是相对于所施加的电压V的标准化电容C/Cox的曲线图。该曲线用于解释影响根据本发明一实施例的增大的存储窗的变量。
图9至12是相对于所施加的电压V的标准化电容C/Cox的曲线图。在每种情况下，将氧化硅(SiO2)层形成在n-Si衬底上至一定厚度，并且以一定剂量将Ge+离子注入到氧化硅层中。
对于图9，厚度为30nm，剂量为5.0×1015/cm3。
对于图10，厚度为30nm，剂量为1.0×1016/cm3。
对于图11，厚度为50nm，剂量为5.0×1015/cm3。
对于图12，厚度为50nm，剂量为1.0×1016/cm3。
在每种情况下，在950℃、1000℃和1050℃下退火样品。
参照图9和10，当以1.0×1016/cm3的剂量离子注入Ge+时，特别是当在约1000℃的温度下执行退火时，基本增大了存储窗。通常，存储窗的增大依赖于退火的温度。
当将图9和10与图11和12相比时，可以确定的是Ge+注入可以依赖于氧化硅层的厚度。更具体而言，当氧化硅层相对较薄时基本上增大了存储窗。特别是，氧化硅层的厚度约为30nm时比氧化硅层的厚度约为50nm时的存储窗更大。
同时，参照图5，离子注入层300由注入离子阵列形成。此时，可以控制离子注入使得所注入的离子不存在于介电层200的外部。也就是说，优选的是这些注入的离子仅存在于介电层200的内部。基本上，被离子注入的Ge的浓度分布表明Ge仅存在于介电层中。
根据本发明的非易失性存储器件可以获得比诸如纳米晶体存储器件的常规非易失性存储器件更大的存储窗。被注入到介电层中的离子具有相对低的能带级别，正如类金属层那样。因此，存储窗可以大于20V。
此外，根据本发明，可以仅使用离子注入来形成电荷俘获地点，而无需复杂的蚀刻掩模和淀积工艺。此外，即使当栅极长度小于50nm时，离子注入层也能够用作电荷俘获层。离子注入的使用使得不再需要考虑点尺寸的均匀性和点的随机性。
尽管已参考其示例性实施例具体表示并描述了本发明，但本领域普通技术人员将会理解的是，在不偏离由以下权利要求所限定的本发明的精神和范围的前提下，可以对本发明进行形式和细节上的各种变化。

Claims (16)

1.一种非易失性存储器件的制造方法，该方法包括：
在半导体衬底上形成介电层；
将半导体原子离子注入到所述介电层中以形成离子注入层，该离子注入层将用作电荷俘获地点；以及
在所述介电层上形成晶体管的栅极。
2.根据权利要求1所述的方法，其中所述介电层包括氧化硅层。
3.根据权利要求1所述的方法，其中所述介电层形成为10nm至50nm的厚度。
4.根据权利要求1所述的方法，其中控制所述离子注入使得所述半导体原子不穿透到在所述介电层之下的所述半导体衬底中。
5.根据权利要求1所述的方法，其中使用Si+作为所述半导体原子的离子来执行所述离子注入。
6.根据权利要求1所述的方法，其中使用Ge+作为所述半导体原子的离子来执行所述离子注入。
7.根据权利要求1所述的方法，其中所述半导体原子的离子以约1015/cm3至1017/cm3的剂量被离子注入到所述介电层中。
8.根据权利要求1所述的方法，在形成所述离子注入层之后，所述方法还包括退火所述离子注入层和所述介电层的操作。
9.根据权利要求8所述的方法，其中在约900℃至1100℃下执行所述退火。
10.根据权利要求8所述的方法，其中在所述离子注入之后或者在形成所述栅极之后直接执行所述退火。
11.一种非易失性存储器件，该器件包括：
形成在半导体衬底上的介电层；
通过将半导体原子离子注入到所述介电层中而形成的离子注入层，该离子注入层将用作电荷俘获地点；
形成在所述介电层上的晶体管的栅极；以及，
形成在所述半导体衬底中的源极/漏极区。
12.根据权利要求11所述的器件，其中所述介电层包括氧化硅层。
13.根据权利要求11所述的器件，其中所述介电层具有10nm至50nm的厚度。
14.根据权利要求11所述的器件，其中使用Si+作为所述半导体原子的离子来执行所述离子注入。
15.根据权利要求11所述的器件，其中使用Ge+作为所述半导体原子的离子来执行所述离子注入。
16.根据权利要求11所述的器件，其中所述离子注入层包括以约1015/cm3至1017/cm3的剂量被离子注入的半导体原子的离子。
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