CN1512584A - 采用垂直纳米管的存储器件 - Google Patents

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Abstract

本发明公开了一种采用垂直纳米管的存储器件。该存储器件包括条状第一电极的阵列、介电层、纳米管阵列、条状第二电极的阵列、存储单元和栅极电极。介电层设置在第一电极阵列上，并具有多个孔。该纳米管阵列接触第一电极阵列，通过该介电层的孔而垂直生长，并发射电子。第二电极阵列接触纳米管阵列，且第二电极垂直于第一电极地排列在该介电层上。存储单元位于第二电极阵列上，并俘获从纳米管阵列中发出的电子。栅极电极设置在存储单元的上表面上，并在纳米管阵列周围形成电场。因此，该存储器件得以高度集成并具有大的容量。

Description

采用垂直纳米管的存储器件
技术领域
本发明涉及一种存储器件，尤其涉及一种采用垂直纳米管的存储器件。
背景技术
半导体非易失性存储器件基本上包括一用作确保电流通路的开关的晶体管、以及一在栅极之间保存电荷的浮置栅极。
为了使大电流在晶体管中流动，该晶体管必需具有高的跨导(单位：gm)性能。因此，近来的趋势是在半导体存储器件中将具有高跨导性能的金属氧化物场效应晶体管(MOSFET)用作开关。
MOSFET基本上包括由掺杂多晶硅形成的控制栅极和由掺杂晶体硅形成的源极区和漏极区。
在特定电压条件下，MOSFET的跨导与沟道长度和栅极氧化物膜的厚度成反比，与表面迁移率、栅极氧化物膜的介电常数和沟道宽度成正比。因为栅极氧化物膜的表面迁移率和介电常数由材料预先确定，即用作晶片的硅、用于栅极氧化物膜的氧化硅等，所以高的跨导只能通过增加沟道的宽度对长度比、或减小栅极氧化物膜的厚度来确保。
为了制造高集成度的存储器件，MOSFET的尺寸必需通过减小控制栅极、源极区和漏极区的尺寸来减小。这种尺寸减小导致了若干问题。
例如，控制栅极尺寸的减小导致了控制栅极横截面面积的降低，从而会在MOSFET中形成大电阻。源极区和漏极区尺寸的减小导致其厚度的降低，即其结深度的减小，相应地导致更大的电阻。此外，源极区和漏极区之间距离的减小导致穿孔，通过该穿孔，源极区中的耗尽层与漏极区中的耗尽层发生接触，使得不能控制电流。存储器件尺寸的这种减小将沟道宽度减小到30nm或更小，因此干扰了电流的平稳流动，使得存储器件误操作。由于具有SiMOSFET的传统存储器件在集成密度增加时具有上述问题，所以对实现高度集成的存储器件具有限制。
发明内容
本发明通过利用垂直生长的碳纳米管来提供一种具有大容量的高度集成的存储器件。
根据本发明的一个方面，提供一种利用垂直纳米管的存储器件。该存储器件包括条纹状第一电极的阵列、介电层、纳米管阵列、条状第二电极的阵列、存储单元和栅极电极。介电层设置在第一电极阵列上，并具有布置在介电层中的多个孔。该纳米管阵列接触第一电极阵列，通过该介电层的孔而垂直生长，并发射电子。第二电极阵列接触纳米管阵列，且第二电极垂直于第一电极排列在该介电层上。存储单元位于第二电极阵列上，并俘获从纳米管阵列中发射出的电子。栅极电极设置在存储单元的上表面上，并在纳米管阵列周围形成电场。
第一电极为源极电极，且第二电极为漏极电极。
纳米管为碳纳米管。
存储单元包括形成在栅极电极下方的第一绝缘膜、设置在第二电极阵列上的第二绝缘膜、以及插入在第一和第二绝缘膜之间并俘获从纳米管阵列发射出的电荷的电荷存储膜。
第一和第二绝缘膜由氧化铝形成。
电荷存储膜由硅或氮化硅形成。
电荷存储膜可以由硅纳米量子点形成。
优选地，每个纳米管的长度比每个第二电极的宽度大5-10倍。
优选地，栅极电极比第二电极宽5-10倍。
优选地，存储单元具有约30nm的厚度。
附图说明
通过参照附图对本发明示例性实施例的详细说明，本发明的以上和其它特征和优点将变得更清楚，图中：
图1是根据本发明第一实施例的存储器件的透视图；
图2是根据本发明第二实施例的存储器件的透视图；
图3是一原理图，示出了根据图1的本发明第一实施例的存储器件中存储单元内俘获电子的原理；
图4示出了当在栅极电极上施加预定的电压时，根据本发明第一实施例的存储器件中的等位线，该栅极电极以一定间隔布置在漏极电极上方；
图5是一曲线图，示出了根据本发明第一实施例的存储器件中漏极电极周围的电场分布；以及
图6为一曲线图，简略示出了根据本发明第一实施例的存储器件的模拟结果。
具体实施方式
现在将参照附图更全面地说明根据本发明的采用纳米管的存储器件，图中示出了本发明的实施例。
图1是根据本发明第一实施例的存储器件10的透视图。参见图1，存储器件10包括源极电极11的一个阵列、一介电层12、碳纳米管19的一个阵列、漏极电极13的一个阵列、存储单元15和一栅极电极17。源极电极11排列在一个方向上。介电层12形成在源极电极11的阵列上，并具有布置成图形的多个纳米孔。碳纳米管19的阵列自源极电极11的阵列穿过介电层12的纳米孔而垂直生长。漏极电极13在与源极电极11的排列方向垂直的方向上排列，使得与碳纳米管19交叉成直角。存储单元15接触漏极电极13的上表面。栅极电极17沉积在存储单元15上。
源极电极阵列和漏极电极阵列利用金属沉积法形成。更具体地，钛(Ti)在衬底上沉积至约10nm厚，金(Au)在钛膜上沉积至约50nm厚，且所得的衬底被部分剥离，以获得源极电极和漏极电极11和13。
介电层12一般用阳极氧化铝(AAO)工艺形成。在AAO工艺中，在铝被阳极氧化并转变成氧化铝的同时，在材料层中形成多个纳米孔。该些纳米孔通常排列成六角蜂窝形，但可以利用掩模等将其排列成正方形。图1所示的纳米孔布置成正方形。
利用化学气相沉积(CVD)法，穿过介电层12的纳米孔垂直地生长碳纳米管19。利用CVD方法，形成多层壁(multi wall)纳米管。根据CVD法的条件，多层壁纳米管可以是金属型的或半导体型的。碳纳米管19用作电子移动的通道。除碳纳米管19外的其它纳米管也可采用，只要其具有与碳纳米管19相似的性能。
存储单元15包括顺序堆叠的第一氧化物膜15a、氮化物膜15b和第二氧化物膜15c。第一和第二氧化物膜15a和15c用作绝缘膜，并通常由氧化硅(SiO2)形成。氮化物膜15b通常由氮化硅形成，并能通过俘获由电场势能驱动的电子来存储信息，原因在于氮化物膜15b具有一种悬空键(danglingbonding)可以在其中出现的结构。存储单元15可以利用CVD方法沉积至几十纳米厚。
栅极电极17由金属或半导体形成。在栅极电极17上施加预定电压来控制经过碳纳米管19移动的电子流。当电压施加到栅极电极17上时，电场在栅极电极17下方形成，电子以Fowler-Nordheim方式经由碳纳米管19从源极电极11发出而到达漏极电极13，并与电场方向相反地向存储单元15移动。电子存储在作为电子储存膜的氮化物膜15b中，且可通过改变施加到栅极电极17上的电压强度来控制所存储电子的数目。
图2是根据本发明第二实施例的存储器件20的透视图。参见图2，除了具有不同结构的存储单元外，存储器件20与图1的存储器件10相同。存储器件20中的存储单元25包括由第一和第二绝缘膜25a和25c之间的纳米量子点形成的电子储存膜25b。第一和第二绝缘膜25a和25c可以由氧化物形成，例如氧化硅。
此处，纳米量子点通常利用物理或化学方法由硅形成。物理方法可以是真空合成法、气相合成法、固相合成法(condensed phase synthesistechnique)、利用离子簇束的快速沉积法、凝固法、快速研磨法、混合合金加工法(mixalloy processing technique)、沉积法、或者溶胶-凝胶法。化学方法包括常规CVD法和一种用不同材料包覆芯部材料的方法。
将纳米量子点形成为几纳米的大小，使得其能容易地俘获几个至几十个电子。随着纳米量子点尺寸减小，纳米量子点内俘获的电子数量会减少，因此施加到栅极电极17上的电压可降低。
图3是原理图，用于说明根据图1的本发明的第一实施例的存储器件的存储单元15中俘获电子的原理。参见图3，当在源极电极和漏极电极11和13之间施加预定电压时，电子沿碳纳米管19移动到漏极电极13。当比源极电极和漏极电极11和13之间施加的电压高的正电压施加到栅极电极17上时，电场E在虚线所示的方向上自栅极电极17发出。当施加到栅极电极17上的电压等于或高于阈值电压Vth时，一些沿碳纳米管19向漏极电极13移动的电子与电场E的方向相反地移动，并朝向存储单元15。随着施加到栅极电极17上的电压增加，与电场E的方向反向地移动的电子数量增加，俘获在存储单元15的氮化物膜15b内的电子数目增加。存储单元5中电子的俘获被称为编程过程。
通过向栅极电极17施加与编程过程中所加的电压极性相反的电压，借助将电场E的起始方向颠倒来将存储单元15的氮化物膜15b中存储的电子发射除去，从而实现删除过程。
根据本发明上述实施例的存储器件通过相对于碳纳米管的长度(1)来控制栅极电极的宽度(w)和漏极电极的宽度(t)，可以实现最大电子存储效率。优选地，存储器件可以制造成具有1∶w＝1∶1、1∶t＝5∶1或1∶t＝10∶1的最大电子存储效率。
图4示出向栅极电极17施加预定电压时，根据本发明实施例的存储器件中的等位线，该栅极电极17设置得与漏极电极13的上表面间隔一预定距离。此处，施加到栅极电极17上的电压为10V。
图4中，电势的变化可以从等位线的图形来看出。从蓝色等位线到红色等位线，电势值增加。由于电场的方向与等位线垂直，所以电场指向栅极电极17。由于自碳纳米管发出的电子的初始动能几乎为“0”，所以电子被电场移动。因此，电子朝向栅极电极17。电子的分布取决于电场在栅极电极17和漏极电极13之间的分布。
图5是一曲线图，示出根据本发明第一实施例的存储器件中漏极电极周围电场的分布。漏极电极13位于自1.75到2.25的区域(D)中，且区域(D)处的电场最大为5×105V/cm。如图5所示，电场密度随离开漏极电极13的区域(D)的距离而减小，区域(D)在X轴上位于1.75和2.25之间。此外，如图5所示，1.5至2.5范围内的区域(A)的一部分中的电场较高，为2×105至5×105V/cm，该部分通过从区域(A)中将被漏极电极13所占据的部分除去来定义。也就是说，由这些模拟结果可看出，强电场分布在漏极电极13周围，因此许多电子在漏极电极13周围移动。
图6是一曲线图，其根据本发明第一实施例的存储器件的模拟结果示意性示出源极-漏极电流Isd相对于栅极电压(Vg)的变化。在模拟中，栅极电极17尺寸为100nm×100nm，向栅极电极17施加约1GHz的驱动电压，50nA的电流自碳纳米管19发出，且栅极电极17和漏极电极13之间的间隔为约30nm。为了方便起见，假设所有发射出的电子被俘获在存储单元15中。
如果在源极-漏极电流为0时施加正栅极电压Vg，则源极-漏极电流值开始在方向P上增加。此时，电子经过碳纳米管19移动。在Vg1时，电子开始从碳纳米管19发射出，且源极-漏极电流Isd连续增加。在栅极电压高于Vg1时，存储单元15可进行编程。当施加栅极电压Vg2时，储存在存储单元15内的电子达到饱和态。因此，即使施加Vg2或更大的栅极电压，电子也会被先期存储的电子所遮拦，于是不发生源极-漏极电流Isd的进一步增加。
为了删除存储单元15内记录的数据，将栅极电压Vg减小。虽然栅极电压Vg减小了，但是电子的发射依然被先期存在存储单元15内的电子所屏蔽，直到栅极电压Vg减小到Vg3，因此，不发生源极-漏极电流Isd的减小。当所施加的栅极电压Vg变得比Vg3小时，源极-漏极电流Isd开始在Q方向上减小。即使栅极电压Vg变为0，源极-漏极电流Isd因为预先储存在存储单元15中的电子的流动而不为0，而是一直流动到栅极电压Vg降低到一特定的负值为止。
自碳纳米管19发出的电子的电荷(Q)由碳纳米管19发出的电流(I)和驱动频率(f＝1/ΔT)来计算，如公式1所示，其中电流和频率均在上述模拟中预先设定：
Q＝1·ΔT＝50·1/2·10-9＝2.5×10-17库仑       ...(1)
栅极电极17和漏极电极13之间的电容(C)利用公式2求得为约1.18×10-17F(法拉)：
C = ϵ A d = 3.54 × 10 - 11 × 10 - 7 × 10 - 7 3 × 10 - 8 = 1.18 × 10 - 17 F - - - ( 2 )
其中，存储单元15的氧化物膜的介电常数(ε)约为4。
将公式1和2代入公式3算出阈值电压Vth约为2.1V：
V th = Q C = 2.5 × 10 - 17 1.18 × 10 - 17 = 2.1 V - - - ( 3 )
由Vth的大小2.1V可看出，根据本发明第一实施例的存储器件具有优异的存储特性。
本发明提供了一种存储器件，其中自垂直碳纳米管发出的电子被俘获在存储单元中，从而实现高度集成的大容量存储器件。
虽然本发明已经参照其示例性实施例得以具体显示和说明，但是本领域技术人员将理解，在不脱离由所附权利要求确定的本发明的精髓和范围的情况下可作各种形式和细节上的改变。例如，碳纳米管可以以除本文所述及的形状以外的其它形状来生长。

Claims (10)

1.一种利用垂直纳米管的存储器件，该存储器件包括：
条状第一电极的阵列；
介电层，其设置在第一电极阵列上，且具有多个布置在该介电层中的孔；
纳米管阵列，其接触第一电极阵列，穿过该介电层的孔垂直生长，并发射电子；
条状第二电极的阵列，其接触纳米管阵列，且垂直于第一电极地排列在该介电层上；
存储单元，其位于第二电极阵列上，并俘获从纳米管阵列中发出的电子；以及
栅极电极，其位于存储单元的上表面上，并在纳米管阵列周围形成电场。
2.如权利要求1所述的存储器件，其中，第一电极为源极电极，且第二电极为漏极电极。
3.如权利要求1所述的存储器件，其中，纳米管为碳纳米管。
4.如权利要求1所述的存储器件，其中，存储单元包括：
形成在栅极电极下方的第一绝缘膜；
设置在第二电极阵列上的第二绝缘膜；以及
插入在第一和第二绝缘膜之间并俘获从纳米管阵列发射出的电荷的电荷存储膜。
5.如权利要求4所述的存储器件，其中，第一和第二绝缘膜由氧化铝形成。
6.如权利要求4或5所述的存储器件，其中，电荷存储膜由硅和氮化硅中的一种形成。
7.如权利要求4或5所述的存储器件，其中，电荷存储膜由硅纳米量子点形成。
8.如权利要求1或3所述的存储器件，其中，每个纳米管的长度比每个第二电极的宽度大5-10倍。
9.如权利要求1所述的存储器件，其中，栅极电极比第二电极宽5-10倍。
10.如权利要求1所述的存储器件，其中，存储单元具有约30nm的厚度。
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