KR20040060370A - 수직나노튜브를 이용한 메모리 - Google Patents

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Abstract

수직 나노튜브를 이용한 메모리가 개시된다. 개시된 메모리는, 스트라이프 패턴으로 형성되는 제1전극 어레이와, 제1전극 어레이 상에 적층되고 복수의 호울이 배열된 유전층과, 제1전극 어레이와 접촉하며 유전층의 호울 내부로 수직 성장되고 전자를 방출하는 나노튜브 어레이와, 나노튜브 어레이와 접촉하고 제1전극에 직교하도록 유전층 상에 스트라이프 패턴으로 형성되는 제2전극 어레이와, 제2전극 어레이 상에 위치하며 나노튜브 어레이로부터 방출된 전자를 포획하는 메모리셀 및, 메모리셀의 상부에 적층되며 나노튜브 어레이 주변으로 전기장을 형성하는 게이트 전극을 구비한다. 고집적 대용량의 메모리를 구현할 수 있다.

Description

수직나노튜브를 이용한 메모리{Memory utilizing vertical nanotube}
본 발명은 메모리에 관한 것으로서, 더욱 상세하게는 수직 나노튜브를 이용한 메모리에 관한 것이다.
반도체를 이용한 비휘발성 메모리 소자(Nonvolatile memory device)는, 전류의 통로를 확보하기 위한 스위치 역할을 하는 트랜지스터와, 게이트 사이에 전하를 보전하는 역할을 하는 플로팅 게이트를 기본적인 구성요소로 가진다.
트랜지스터에 많은 전류가 흐르게 하기 위해서는 트랜지스터가 높은 트랜스 컨덕턴스(gm) 특성을 가져야 하고, 이에 따라 최근 높은 트랜스컨덕턴스 특성을 가지는 MOSFET(Metal Oxcide Field Effect Transistor)을 반도체 메모리 소자의 스위칭 소자로 이용하는 경향이 있다.
MOSFET은, 다결정질 실리콘(doped polycrystalline silicon)으로 형성된 제어 게이트과, 도핑된 결정질 실리콘(doped crystalline silicon)으로 형성된 소스 및 드레인 영역을 기본적인 구성요소로 가지는 트랜지스터이다.
MOSFET의 트랜스컨덕턴스는 동일한 전압조건에서 채널의 길이, 게이트 산화막의 두께등에 반비례하고 표면 이동도, 게이트 산화막의 유전율 및 채널의 폭에는 비례한다. 이들 중 표면이동도 및 산화막의 유전율 등은 재료, 즉 방향성을 가지는 실리콘 웨이퍼, 실리콘 산화막등에 의해 이미 결정되는 값이므로 높은 트랜스컨덕턴스를 가지게 하기 위해 채널의 폭과 길이의 비(W/L ratio)를 크게 하거나 산화막의 두께를 얇게 하여야 한다.
하지만, 고집적 메모리 소자를 제조하기 위해서는 MOSFET의 물리적인 치수를 축소시켜야 하며, 이에 따라 게이트, 소스 및 드레인 영역의 크기도 감소시켜야 하는데, 이로 인해 여러 가지 문제점이 발생한다.
예를 들어, 제어 게이트의 크기가 감소하면, 제어 게이트의 단면적이 감소하여 트랜지스터에 큰 전기적 저항을 유발한다. 소스 및 드레인 영역의 크기 감소는 두께, 즉 접합 깊이(junction depths)의 감소를 유발하여 더 큰 전기적 저항을 초래하거나, 소스와 드레인 간의 거리를 감소시켜 소스와 드레인의 공핍층이 서로 맞닿게 되는 펀치스루(punch through) 현상을 유발하여 전류의 조절을 불가능하게 한다. 또한 상기한 바와 같은 메모리 소자의 치수 감소는 전류의 이동통로인 채널의 폭을 30nm 이하로 감소시켜 전류의 원활한 흐름을 방해하여 메모리 소자가 오동작을 하게 된다. 즉, 종래의 Si MOSFET을 기본으로 하는 메모리 소자는 소자의 고집적화에 따른 상술한 문제점을 가지고 있어 고집적 메모리 소자를 구현하는데 한계가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 수직 성장된 탄소나노튜브를 이용하는 고집적 및 대용량의 새로운 구조를 가지는 메모리 소자를 제공하는 것이다.
도 1은 본 발명의 제1실시예에 따른 메모리의 사시도,
도 2는 본 발명의 제2실시예에 따른 메모리의 사시도,
도 3은 본 발명의 제1실시예에 따른 메모리에서 전자가 메모리셀에 포획되는 원리를 보인 개념도,
도 4는 본 발명의 실시예에 따른 메모리에서 소스 전극, 드레인 전극, 탄소나노튜브를 각각 배열하고 드레인 전극의 상부에 소정 간격 이격되어 게이트 전극을 배열한 다음 게이트 전극에 소정 전압을 인가한 상태에서 형성되는 전기 포텐셜을 보이는 도면,
도 5는 본 발명의 실시예에 따른 메모리에서 드레인 전극 주변의 전기장의 분포를 보인 그래프,
도 6은 본 발명의 실시예에 따른 메모리의 시뮬레이션을 간략히 보인 그래프.
<도면의 주요부분에 대한 부호설명>
10 ; 메모리 11 ; 소스 전극 어레이
12 ; 유전층 13 ; 드레인 전극 어레이
15 ; 제1메모리셀 17 ; 게이트 전극
25 ; 제2메모리셀
상기 기술적 과제를 달성하기 위하여 본 발명은,
스트라이프 패턴으로 형성되는 제1전극 어레이;
상기 제1전극 어레이 상에 적층되고 복수의 호울이 배열된 유전층;
상기 제1전극 어레이와 접촉하며 상기 유전층의 호울 내부로 수직 성장되고 전자를 방출하는 나노튜브 어레이;
상기 나노튜브 어레이와 접촉하고 상기 제1전극에 직교하도록 상기 유전층 상에 스트라이프 패턴으로 형성되는 제2전극 어레이;
상기 제2전극 어레이 상에 위치하며, 상기 나노튜브 어레이로부터 방출된 전자를 포획하는 메모리셀; 및
상기 메모리셀의 상부에 적층되며, 상기 나노튜브 어레이 주변으로 전기장을 형성하는 게이트 전극;을 구비하는 것을 특징으로 하는 수직 나노튜브를 이용한 메모리를 제공한다.
상기 제1전극은 소스 전극이고 상기 제2전극은 드레인 전극이다.
상기 나노튜브는 탄소나노튜브이다.
상기 메모리셀은,
상기 게이트 전극의 하부에 형성되는 제1절연막;
상기 제2전극 어레이 상에 적층되는 제2절연막; 및
상기 제1절연막과 제2절연막 사이에 개재되어 상기 나노튜브 어레이로부터 방출되는 전하를 트랩하는 전하저장막;으로 이루어진다.
상기 제1 및 제2절연막은 알루미늄 옥사이드막이다.
상기 전하저장막은 실리콘막 또는 실리콘 나이트라이드막이다.
상기 전하저장막은 실리콘 나노 양자점으로 형성될 수 있다.
상기 나노튜브의 길이는 상기 제2전극 폭의 5 배 내지 10배로 형성되는 것이 바람직하다.
상기 게이트 전극의 폭은 상기 제2전극 폭의 5배 내지 10배로 형성되는 것이 바람직하다.
상기 메모리셀은 30nm 정도의 두께를 가지는 것이 바람직하다.
이하 본 발명의 실시예에 따른 나노튜브를 이용한 메모리 소자를 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제1실시예에 따른 메모리 소자의 단면도이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 메모리 소자는, 일방향으로 배열된 소스 전극 어레이(11)와, 소스 전극 어레이(11)의 상면에 복수개의 나노호울이 패터닝된 유전층(12)과, 유전층(12)의 나노호울 내부에서 소스 전극 어레이(11)에 수직하게 성장한 탄소나노튜브 어레이(19)와, 탄소나노튜브 어레이(19)에 접촉하며 탄소나노튜브 어레이(19) 및 소스 전극 어레이(11)에 직교하도록 배열된 드레인 전극 어레이(13)와, 드레인 전극 어레이(13)의 상면에 접촉하는 메모리셀(15) 및, 메모리셀(15)의 상부에 적층되는 게이트 전극(17)을 포함한다.
소스 전극 어레이(11)와, 드레인 전극 어레이(17)는 금속 증착 공정으로 형성하는데, 타이타늄(Ti)을 10nm 증착하고, 금(Au)을 50nm 증착한 다음, 나머지 부분을 리프트-오프(lift-off)하여 제거한다.
유전층(12)은 일반적으로 AAO(Anodic Aluminium Oxide)공정을 이용해 형성한다. AAO 공정은 알루미늄을 양극산화시켜 알루미나로 변화시키면서 물질층의 내부에 복수개의 나노호울을 형성시키는 공정이다. 복수개의 나노호울은 보통 육각형의 벌집 형태로 배열되지만, 마스크 등을 이용하여 스퀘어 형태로 배열되도록 패터닝할 수 있다. 도 1에 도시된 나노호울은 스퀘어 형태의 배열을 가진다.
탄소나노튜브 어레이(19)는 유전층(12)에 형성된 복수의 나노호울 내부에 수직 성장시킨다. 탄소나노튜브 어레이(19)를 이루는 탄소나노튜브의 성장법은 화학기상증착법(CVD; Chemical Vapor Deposition)이다. 상기의 제조방법으로 멀티 월 나노튜브(multi wall nanotube)가 형성되며, 제조방식에 따라 금속성 또는 반도체성로 제조할 수 있다. 탄소나노튜브 어레이(19)는 전자가 이동하는 채널로 기능한다. 탄소나노튜브 어레이(19)와 비슷한 성질을 가지는 다른 물질의 나노튜브도 이용될 수 있을 것이다.
메모리셀(15)은 제1옥사이드막(15a), 나이트라이드막(15b) 및, 제2옥사이드막(15c)으로 이루어진다. 제1 및 제2옥사이드막(15a)(15c)은 절연막으로 기능하며 주로 실리콘 옥사이드(SiO2)로 형성된다. 나이트라이드막(15b)은 주로 실리콘 나이트라이드로 형성되는데, 전자가 결합되는 구조적인 특성으로 인해 전기장의 포텐셜에 의해 이동되는 전자를 포획함으로써 정보를 저장할 수 있다. 메모리셀(15)은 CVD공법을 이용하여 수십 nm의 두께로 증착할 수 있다.
게이트 전극(17)은 금속 또는 반도체로 형성되며 탄소나노튜브 어레이(19)를통해 이동하는 전자의 흐름을 제어하기 위해 소정 전압이 인가된다. 게이트 전극(17)에 전압이 인가되면 게이트 전극(17)의 하부로 전기장이 형성되고 탄소나노튜브 어레이(19)를 통해 소스 전극(11)에서 드레인 전극(17)으로 이동하던 전자들은 탄소나노튜브 어레이(19)로부터 파울러-노드하임(Fowler-Nordheim) 방식으로 방출되어 전기장의 방향과 반대방향으로 이동하여 메모리셀(15)로 향한다. 메모리셀(15)로 이동하는 전자는 전자저장막으로 기능하는 나이트라이드막(15b)에 저장되는데, 게이트 전극(17)에 인가되는 전압의 세기에 따라 나이트라이드막(15b)에 저장되는 전자양을 제어할 수 있다.
도 2는 본 발명의 제2실시예에 따른 메모리를 간략히 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 제2실시예에 따른 메모리(20)는 본 발명의 제1실시예에 따른 메모리(10)와 유사한 구조를 가지지만, 메모리셀(25)의 구조에 있어 상이점을 가진다. 본 발명의 제2실시예에 따른 메모리의 메모리셀(25)은 제1 및 제2절연막(25a)(25c)의 사이에 나노 양자점으로 형성되는 전자저장막(25b)을 구비한다. 제1 및 제2절연막(25a, 25b)은 옥사이드막, 예를 들어 실리콘 옥사이드으로 형성될 수 있다.
여기서, 나노 양자점은 현재 주로 실리콘으로 형성되며 물리적 또는 화학적 방법으로 형성한다. 실리콘 나노입자를 제조하는 물리적인 방법으로, 진공 합성(vacuum synthesis), 가스위상 합성(gas-phase synthesis), 응축위상 합성(condensed phase synthesis), 이온화된 클러스터 빔에 의해 고속 증착, 결합(consolidation), 고속 제분(milling), 합금 처리(mixalloy processing), 증착법(deposition method) 및, 졸겔 방법 등을 이용할 수 있다. 화학적 방법으로는 소정 물질의 코어와 그 코어에 코팅되는 다른 물질을 이용하여 나노 양자점을 형성하거나 일반적인 CVD 공법을 이용하여 제조할 수 있다.
나노 양자점은 수 nm의 크기를 가지도록 형성되어 전자를 나노 양자점 내에 수 개 내지 수십 개를 용이하게 트랩할 수 있다. 나노 양자점의 크기가 작아질수록 나노 양자점에 트랩되는 전자의 개수가 작아질 수 있으며 게이트 전극에 인가하는 구동전압을 낮출 수 있다.
도 3은 본 발명의 제1실시예에 따른 메모리에서 전자가 메모리셀에 포획되는 원리를 보인 개념도이다.
도 3을 참조하면, 소스 및 드레인 전극(11)(13) 사이에 일정 전압이 인가되면 전자는 소스 전극(11)에서 탄소나노튜브(19)를 따라 드레인 전극(13)으로 이동한다. 게이트 전극(17)에 드레인 전극(13)보다 높은 양의 전압이 인가되면 게이트 전극(17)에서 도면의 점선방향으로 전기장(E)이 인가되고, 게이트 전극(17)의 전압이 문턱 전압(Vth)이상이 되면 탄소나노튜브(19)를 따라 드레인 전극(13)으로 이동하던 전자 중 일부 전자가 전기장(E)의 반대방향으로 이동하여 메모리셀(15)을 향하게 된다. 게이트 전극(17)에 인가되는 전압이 높아질수록 전기장(E)의 반대방향으로 이동하는 전자는 많아지고 메모리셀(15)의 나이트라이드막(15b)에 포획되는 전자의 개수가 많아진다. 이 과정이 메모리셀(15)의 프로그래밍과정이다.
소거과정은 게이트 전극(17)의 전압을 프로그래밍 전압 시 인가하는 전압과 반대의 극성으로 인가하여 전기장(E)의 형성방향을 반대로 역전시킴으로써 메모리셀(15)의 나이트라이드막(15b)에 저장되었던 전자를 방출시킴으로써 이루어진다.
본 발명의 실시예에 따른 메모리는 탄소나노튜브의 길이(l)에 대해 게이트 전극의 폭(w)과 드레인 전극의 폭(t)을 조절하여 최대 전자저장효율을 달성할 수 있다. 바람직하게는 대략 l:w=1:1 및, l:t=5:1 내지 l:t=10:1이 되도록 메모리를 설계할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리에서 소스 전극, 드레인 전극, 탄소나노튜브를 각각 배열하고 드레인 전극의 상부에 소정 간격 이격되도록 게이트 전극을 배열한 다음 게이트 전극에 소정 전압을 인가한 상태에서 형성되는 전기 포텐셜을 보이고 있다. 여기서, 게이트 전극에는 10V의 전압을 인가한다.
도면에서 전기 포텐셜의 변화는 등고선의 분포로부터 알 수 있다. 파란색 라인에서 빨간색 라인으로 진행할수록 포텐셜의 값이 커진다. 전기장의 방향은 전기포텐셜에 직교하는 방향이므로 모두 게이트 전극을 향하는 것을 알 수 있다. 탄소나노튜브에서 방출되는 전자는 초기 운동 에너지가 거의 "0"에 가까우므로 상기 조건 하에서는 전기장을 따라 운동하며 결과적으로 게이트 전극을 향해 이동하는 것을 알 수 있다. 전자의 분포는 게이트 전극과 드레인 전극간의 전기장 분포를 따를 것이다.
도 5는 본 발명의 실시예에 따른 메모리에서 드레인 전극 주변의 전기장의 분포를 보인 그래프이다. 드레인 전극은 1.75 내지 2.25(D)에 위치하며 이 위치에서 전기장은 최고 5×105V/cm를 나타낸다. 드레인 전극이 위치하는 위치로부터 외부로 갈수록 즉, X축에서 1.75이하 및 2.25 이상으로 진행할수록 전기장의 세기가 감소하는 것을 볼 수 있다. 도 5를 참조하면, 1.5 내지 2.5 범위(A)에서 드레인 전극에 의해 스크린되는 부분을 제외한 부분의 전기장이 비교적 높은 2×105~5×105V/cm의 값을 가지는 것을 볼 수 있다. 즉, 시뮬레이션 결과로부터 드레인 전극의 주변으로 전기장이 강하게 분포되며 이에 따라 드레인 전극 주변으로 전자의 이동이 더 많을 것으로 추측할 수 있다.
도 6은 본 발명의 제1실시예에 따른 메모리의 시뮬레이션에 의한 게이트 전극(Vg)과 소스-드레인 간 전류(Isd)의 변화를 간략히 보인 그래프이다.
시뮬레이션을 위해 게이트 전극의 크기를 100nm×100nm로 형성하고 구동 전압의 주파수를 1GHz 정도 인가하고 탄소나노튜브의 방출 전류를 50nA, 게이트-드레인 전극간의 갭을 30nm 정도로 이격되도록 설정한다. 편의상 방출된 전자 모두는 메모리셀에 포획되는 것으로 가정한다.
먼저 소스-드레인간 전류(Isd)가 0인 상태에서 양의 게이트 전압(Vg)을 인가하면 Isd가 양의 값을 가지고 P방향으로 증가하기 시작한다. 이 때 탄소나노튜브를 통해 전자가 이동하고 Vg1에서 탄소나노튜브로부터 전자가 방출되기 시작하고 Isd는 계속 증가한다. Vg1보다 큰 게이트 전압에서 메모리셀에 프로그래밍이 실행될 수 있다. Vg2의 게이트 전압을 인가하면 메모리셀에 저장되는 전자는 포화상태에 도달한다. 따라서, Vg2 이상의 게이트 전압을 인가하더라도 저장된 전자에 의해 전자가 스크린되어 더 이상의 Isd의 증가는 일어나지 않는다.
메모리셀에 기록된 정보의 소거를 위해서 Vg를 감소시킨다. Vg가 감소되더라도 메모리셀에 이미 저장된 전자에 의해 전자의 방출이 Vg3전압에 도달할 때까지 스크린되어 Isd의 감소는 일어나지 않으며 Vg3이하로 게이트 전압이 인가되면 Q방향으로 Isd의 감소가 일어난다. Vg가 0이 되더라도 Isd는 메모리셀에 저장된 전자의 흐름으로 인해 0가 되지 않고 음의 Vg가 인가되는 소정 범위까지 흐르게 된다.
시뮬레이션을 위해 설정된 탄소나노튜브의 방출전류(I)와 구동 주파수(f=1/ΔT)로부터 탄소나노튜브로부터 방출되는 전자의 전하량(Q)은 수학식 1과 같이 계산된다.
게이트 전극과 드레인 전극 간의 정전용량(C)은 수학식 2로부터 대략 1.18×10-17(F)가 되는 것을 알 수 있다. 여기서, 산화막의 유전상수는 대략 4로 설정하였다.
수학식 1 및 2로부터 Vth는 수학식 3에 의해 대략 2.1V가 되는 것을 알 수 있으며 이로부터 본 발명의 실시예에 따른 메모리가 메모리로서 양호한 특성을 가지는 것을 알 수 있다.
본 발명은 수직 탄소나노튜브를 이용하여 탄소나노튜브로부터 방출되는 전자를 메모리셀에 트랩시키는 새로운 구조의 메모리를 제안하여 고집적 대용량의 메모리를 구현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다.
예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 탄소나노튜브를 다양한 형태로 성장시킬 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 따른 메모리의 장점은 수직 탄소나노튜브를 이용함으로써 고집적의 대용량 메모리를 제공할 수 있다는 것이다.

Claims (10)

  1. 스트라이프 패턴으로 형성되는 제1전극 어레이;
    상기 제1전극 어레이 상에 적층되고 복수의 호울이 배열된 유전층;
    상기 제1전극 어레이와 접촉하며 상기 유전층의 호울 내부로 수직 성장되고전자를 방출하는 나노튜브 어레이;
    상기 나노튜브 어레이와 접촉하고 상기 제1전극에 직교하도록 상기 유전층 상에 스트라이프 패턴으로 형성되는 제2전극 어레이;
    상기 제2전극 어레이 상에 위치하며, 상기 나노튜브 어레이로부터 방출된 전자를 포획하는 메모리셀; 및
    상기 메모리셀의 상부에 적층되며, 상기 나노튜브 어레이 주변으로 전기장을 형성하는 게이트 전극;을 구비하는 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  2. 제 1 항에 있어서,
    상기 제1전극은 소스 전극이고 상기 제2전극은 드레인 전극인 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  3. 제 1 항에 있어서,
    상기 나노튜브는 탄소나노튜브인 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  4. 제 1 항에 있어서, 상기 메모리셀은,
    상기 게이트 전극의 하부에 형성되는 제1절연막;
    상기 제2전극 어레이 상에 적층되는 제2절연막; 및
    상기 제1절연막과 제2절연막 사이에 개재되어 상기 나노튜브 어레이로부터 방출되는 전하를 트랩하는 전하저장막;으로 이루어지는 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  5. 제 4 항에 있어서,
    상기 제1 및 제2절연막은 알루미늄 옥사이드막인 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 전하저장막은 실리콘막 또는 실리콘 나이트라이드막인 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 전하저장막은 실리콘 나노 양자점으로 형성되는 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 나노튜브의 길이는 상기 제2전극 폭의 5 배 내지 10배로 형성되는 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  9. 제 1 항에 있어서,
    상기 게이트 전극의 폭은 상기 제2전극 폭의 5배 내지 10배로 형성되는 것을 특징으로 하는 수직 나노튜브를 이용한 메모리.
  10. 제 1 항에 있어서,
    상기 메모리셀은 30nm 정도의 두께를 가지는 것을 특징으로 하는 메모리.
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