JP2004311943A - ナノチューブを用いたメモリ素子 - Google Patents

Abstract

【課題】 ナノチューブを用いたメモリ素子により、高集積大容量のメモリ素子を提供することを課題とする。
【解決手段】 ストライプパターンに形成される第１電極１１のアレイと、この第１電極１１のアレイ上に積層され、複数のホールが配列された誘電層１２と、第１電極１１のアレイと接触し、誘電層１２のホールの内部に垂直成長され、電子を放出するナノチューブ１９のアレイと、このナノチューブ１９のアレイと接触し、第１電極１１に直交するように誘電層１２上にストライプパターンに形成される第２電極１３のアレイと、第２電極１３のアレイ上に位置し、ナノチューブ１９のアレイから放出された電子を捕獲するメモリセル１５と、このメモリセル１５の上部に積層され、ナノチューブ１９のアレイ周辺に電場を形成するゲート電極１７とを備えることを特徴とする。
【選択図】 図１

Description

本発明はメモリ素子に関し、詳しくはナノチューブを用いたメモリ素子に関する技術である。

半導体を用いた不揮発性のメモリ素子は、電流を安定してスイッチングさせるトランジスタと、内部に電荷をチャージするフローティングゲートとを基本的な構成要素とするものである。

トランジスタは、多くの電流を流せるために、高いトランスコンダクタンス(gm)特性を有することが望まれる。このため、高いトランスコンダクタンス特性を有するMOS FET(Metal Oxcide Field Effect Transistor)を半導体メモリ素子のスイッチング素子に用いるのが近年の傾向である。

MOS FETとは、多結晶質シリコンで形成されたコントロールゲートと、ドーピングされた結晶質シリコンで形成されたソース領域と、同ドレイン領域とを基本的な構成要素に有するトランジスタである。
MOS FETのトランスコンダクタンス(gm)は、所定の電圧条件下において、チャネルの長さ、ゲート酸化膜の厚さ等に対して反比例の関係を示し、表面移動度、ゲート酸化膜の誘電率およびチャネルの幅に対して比例する関係を示す。これら因子のうち、表面移動度およびゲート酸化膜の誘電率等の値は、ウェハーやゲート酸化膜等を構成する素材の選択により決定される。一方、チャネルの幅と長さとの比(W/L ratio)を大きくするか、ゲート酸化膜の厚さを薄くすることにより、高いトランスコンダクタンスが実現されることになる。

ところで、高集積のメモリ素子を実現するためにはMOS FETの物理的な寸法を縮小させる必要があり、これに伴い、コントロールゲート、ソース領域およびドレイン領域のサイズを縮小させることによって、色々の問題点が顕在化する。

例えば、コントロールゲートのサイズが縮小すれば、コントロールゲートの接触面積が縮小しMOS FETの電気的抵抗が増大する。そして、ソース領域およびドレイン領域のサイズが縮小すると、厚み、すなわち接合深さが縮小するため、さらに電気的抵抗が増大する。また、ソース領域とドレイン領域との距離が減少すると、ソース領域の空乏層とドレイン領域の空乏層とが互いに相接するパンチスルー現象が発生し、電流調節が不可能になる。さらに、チャネルの幅を３０ｎｍ以下にするようなメモリ素子の寸法縮小は、電流の円滑な流れを妨害してメモリ素子の誤動作を生じさせる。すなわち、Si MOS FETの構成を基本とした従来のメモリ素子では、高集積のメモリ素子を実現させるにあたり、前述した問題点を生じさせるので、メモリ素子の高集積化には限界がある。

本発明の技術的課題は、メモリ素子の高集積および大容量を実現にあたり障害となる前記した問題が発生しない、全く新しい構造を有するメモリ素子を、垂直成長させた炭素ナノチューブを用いた構成で実現させることを課題とする。

前記技術的課題を達成するために本発明は、ストライプパターンに形成される第１電極のアレイと、前記第１電極のアレイ上に積層され、複数のホールが配列された誘電層と、前記第１電極のアレイと接触し、前記誘電層のホールの内部に垂直成長され、電子を放出するナノチューブのアレイと、このナノチューブのアレイと接触し、前記第１電極に直交するように前記誘電層上にストライプパターンに形成される第２電極のアレイと、この第２電極のアレイ上に位置し、前記ナノチューブのアレイから放出された電子を捕獲するメモリセルと、このメモリセルの上部に積層され、前記ナノチューブのアレイの周辺に電場を形成するゲート電極とを備えることを特徴とするナノチューブを用いたメモリ素子を提供する。

前記第１電極はソース電極であり、前記第２電極はドレイン電極である。
前記ナノチューブは炭素ナノチューブである。
前記メモリセルは、前記ゲート電極の下部に形成される第１絶縁膜と、前記第２電極のアレイ上に積層される第２絶縁膜と、前記第１絶縁膜と第２絶縁膜との間に介在されて前記ナノチューブのアレイから放出される電荷をトラップする電荷貯蔵膜とより成る。
前記第１および第２絶縁膜はアルミニウムオキサイド膜である。
前記電荷貯蔵膜はシリコン膜またはシリコンナイトライド膜である。
また、前記電荷貯蔵膜はシリコンナノ量子ドット（silicon nano quantum dots）で形成されうる。
前記ナノチューブの長さは前記第２電極幅の５倍〜１０倍に形成されることが望ましい。
前記ゲート電極の幅は前記第２電極幅の５倍〜１０倍に形成されることが望ましい。
前記メモリセルは３０ｎｍ程度の厚さを有することが望ましい。

本発明にかかるメモリ素子は、垂直成長された炭素ナノチューブから放出される電子が、メモリセルにトラップされる構造をとるため、メモリ素子の高集積大容量化が実現される。

以下、添付した図面に基づき本発明に係るナノチューブを用いたメモリ素子の実施形態を詳細に説明する。図１は本発明の第１の実施形態によるメモリ素子の断面図である。
図１に示すように、本発明の第１の実施形態におけるメモリ素子１０は、一方向にストライプパターン状に配列されたソース電極（第１電極）１１のアレイと、このソース電極１１のアレイの上面に積層され複数のナノホールがパターニングされた誘電層１２と、この誘電層１２のナノホールの内部に、ソース電極１１から垂直に成長した炭素ナノチューブ１９のアレイと、この炭素ナノチューブ１９の先端に側面が接し、炭素ナノチューブ１９およびソース電極１１の両者に対して直交方向に長手方向が揃うようにストライプパターン状に配列するドレイン電極（第２電極）１３のアレイと、このドレイン電極１３のアレイの上面に接触して積層されるメモリセル１５と、このメモリセル１５の上部に積層されるゲート電極１７と、を含む。

ソース電極１１のアレイと、ドレイン電極１３のアレイとは金属蒸着工程により形成されるが、より具体的には、チタン(Ti)を１０ｎｍ蒸着し、さらに、その上に金(Au)を５０ｎｍ程度蒸着した後、ソース電極１１のアレイおよびドレイン電極１３のアレイ以外のエリアが除去されて形成される。

誘電層１２は一般的にＡＡＯ(Anodic Aluminium Oxide)工程により形成される。このＡＡＯ工程とは、アルミニウムを陽極酸化させてアルミナに変化させながら物質内部に多数のナノホールを形成させる工程である。これら、多数のナノホールは通常六角形の蜂の巣形状に配列されるが、マスク等を用いてパターニングすれば、図１に示すように、ナノホールはスクェア形態の配列とすることができる。

炭素ナノチューブ（ナノチューブ）１９のアレイは、化学気相蒸着法(ＣＶＤ、Chemical Vapor Deposition)により、誘電層１２に設けられた多数のナノホールの内部において垂直方向に成長しながら生成する。かかるＣＶＤ工法の製造条件をコントロールすれば、形成したマルチウォールナノチューブに金属的性質または半導体的性質を具備させることが可能である。ところで、炭素ナノチューブ１９は電子が移動するチャネルとして機能するが、ナノチューブの材質は、炭素に限定される必要はなく所望の機能が達成できるのであれば、他の物質からなるナノチューブを用いてもよい。

メモリセル１５は、第１オキサイド膜１５ａ、ナイトライド膜１５ｂおよび第２オキサイド膜１５ｃより成る。第１および第２オキサイド膜１５ａ，１５ｃは、絶縁膜として機能し、主にシリコンオキサイド（SiO₂）で形成される。そして、ナイトライド膜１５ｂは、主にシリコンナイトライドで形成され、電子が結合するダングリングボンドを含む構造上の特性により、電場のポテンシャルにより移動する電子が捕獲されて貯蔵されるといった作用を奏する。なお、メモリセル１５は前記ＣＶＤ工法を用いて数十ｎｍの厚さで蒸着される。

ゲート電極１７は金属または半導体で形成され、これに所定電圧が印加されることにより、炭素ナノチューブ１９を移動する電子が制御されるものである。そして、ゲート電極１７に電圧が印加されると、ゲート電極１７の下部において電場が形成され、ソース電極１１からドレイン電極１３に向かって炭素ナノチューブ１９を介して電子が移動する。この移動過程にある電子は、Fowler-Nordheim現象により炭素ナノチューブ１９から放出され、形成されている電場に沿って移動してメモリセル１５に到達する。このメモリセル１５に到達した電子は、電子貯蔵膜として機能するナイトライド膜１５ｂに貯蔵される。なお、ゲート電極１７に印加される電圧の大きさによりナイトライド膜１５ｂに貯蔵される電子の量が制御される。

図２は本発明の第２の実施形態によるメモリ素子の断面を簡略化して示す斜視図である。図２に示すように、本発明の第２の実施形態によるメモリ素子２０は、メモリセル２５の構造に特徴点を有し、その他の点は、第１の実施形態におけるメモリ素子１０に類似した構造を有するものである。本発明の第２の実施形態におけるメモリ素子２０のメモリセル２５は第１および第２絶縁膜２５ａ，２５ｃの間にナノ量子ドット（nano quantum dots）で形成される電荷貯蔵膜２５ｂを備える。第１および第２絶縁膜２５ａ，２５ｃはオキサイド膜、例えばシリコンオキサイドで形成されている。

ここで、ナノ量子ドットは、現在、主にシリコンで形成されており、物理的または化学的方法で形成されるものである。このシリコンナノ量子ドット（silicon nano quantum dots）を製造する物理的な方法としては、真空合成、ガス位相合成、凝縮位相合成、イオン化されたクラスタビームによる高速蒸着、結合、高速製粉、合金処理、蒸着法およびゾルゲル方法等が挙げられる。一方、化学的方法としては、所定物質のコアと、そのコアに異なる物質をコーティングしてナノ量子ドットを形成したり、或いは一般的なＣＶＤ工法を用いて製造したりする方法が挙げられる。

また、ナノ量子ドットは、数ｎｍの大きさを有するように形成され、ナノ量子ドットの内部に電子を数個〜数十個単位で容易にトラップすることができるものである。なお、ナノ量子ドットの大きさが小さい程、ナノ量子ドットにトラップされる電子の個数を少なくでき、ゲート電極２７（１７）に印加する駆動電圧を低減させることが可能になる。

図３は第１の実施形態のメモリ素子１０において電子がメモリセルに捕獲される原理について示す概念図である。図３に示すように、ソース電極１１およびドレイン電極１３の間に所定の電圧が印加されると、電子はソース電極１１からドレイン電極１３の方向へ、炭素ナノチューブ１９に沿って移動する。そして、ゲート電極１７にドレイン電極１３より高い電圧が印加されると、ゲート電極１７から図中の点線で示す方向に電場Ｅが形成される。さらに、ゲート電極１７の電圧がスレショルド電圧Ｖ_th以上になると、炭素ナノチューブ１９に沿ってドレイン電極１３の方向に移動している電子のうち、一部の電子が電場Ｅに沿ってメモリセル１５の方向へ移動する。なお、ゲート電極１７に印加される電圧が高くなる程、このように電場Ｅに沿って移動する電子は多くなり、メモリセル１５のナイトライド膜１５ｂに捕獲される電子の個数が増加する。以上の過程がメモリセル１５におけるプログラミング過程である。

一方、消去過程は、ゲート電極１７に印加する電圧の極性を前記したプログラミング過程時とは反対極性となるように印加することで、ナイトライド膜１５ｂに貯蔵された電子が放出されて達成する。本発明の実施形態におけるメモリ素子は、炭素ナノチューブの長さlに対し、ゲート電極１７の幅Ｗとドレイン電極の幅tとを適切に調節することにより電子貯蔵効率を最適化させることができる。望ましくは、ほぼｌ：Ｗ＝１：１としてｌ：t＝５：１からｌ：t＝１０：１の範囲でメモリ素子の構成要素が設計されることが望まれる。

図４は、本発明の実施形態にかかるメモリ素子において、ドレイン電極１３のアレイの上部にゲート電極１７を配列した後、ゲート電極１７に所定電圧を印加した状態において形成される等電位線を示す図である。ここで、ゲート電極１７には１０Ｖの電圧が印加されている。
図４に示すように、電気ポテンシャルの分布が等電位線によって表示され、青色ラインから赤色ラインにいく程、電気ポテンシャルの値が大きいことを示している。また、電場の方向は、電気ポテンシャルに直交する方向となるので、電場は、全てゲート電極１７に向いていることが分かる。ところで、炭素ナノチューブ１９から放出される電子は初期運動エネルギーが殆どゼロであるため、電子は電場に沿って移動し、最終的にはゲート電極１７に到達することになる。なお、電子の分布はゲート電極１７とドレイン電極間との電場分布にほぼ一致するものである。

図５は本発明の実施形態におけるメモリ素子でドレイン電極周辺の電場分布を示すグラフである。ドレイン電極１３は１．７５〜２．２５（Ｄ）の間に位置し、この位置で電場は最高値の５×１０⁵Ｖ／ｃｍを示す。そして、ドレイン電極が存在する位置から遠ざかる程、すなわち、Ｘ軸上において１．７５以下および２．２５以上の範囲では、電場の強度が低下することが明らかである。また、図５中、１．５〜２．５の範囲（Ａ）における電場は、周辺の電場と比較して高い２×１０⁵〜５×１０⁵Ｖ／ｃｍ程度の値を有することが示される。以上のシミュレーション結果からドレイン電極１３の周辺に電場が強く分布し、これによりドレイン電極１３の周辺においては、電子分布が高密度であることが推測される。

図６は本発明の実施形態におけるメモリ素子のシミュレーションによるゲート電圧Ｖ_gに対するソース−ドレイン間の電流Ｉ_sdの変化を簡略化して示すグラフである。シミュレーションの条件として、ゲート電極１７のサイズを１００ｎｍ×１００ｎｍとし、駆動電圧の周波数を１ＧＨｚ程度とし、炭素ナノチューブ１９の放出電流Ｉを５０ｎＡ、ドレイン電極１３のアレイとゲート電極１７とのギャップを３０ｎｍ程度に設定する。便宜上、放出された電子全てはメモリセル１５に捕獲されると仮定する。

先ず、ソース−ドレイン間の電流Ｉ_sdがゼロである状態からゲート電圧Ｖ_gを正方向に印加すると、電流Ｉ_sdは、正の値を増加させ、図中、Ｐ方向に変化する。この過程において、電子は、炭素ナノチューブ１９を介して移動し、ゲート電圧Ｖ_g1で炭素ナノチューブ１９から電子が放出され始め、電流Ｉ_sdは継続して増加する。なお、ゲート電圧Ｖ_g1より大きいゲート電圧では、メモリセル１５にプログラミングが実行されることになる。そして、ゲート電圧がＶ_g2を超えて印加されると、メモリセル１５に貯蔵される電子は飽和状態に到達する。従って、ゲート電圧をＶ_g2以上印加しても貯蔵された電子により電子がスクリーンされるため、さらなる電流Ｉ_sdの増加は起こらない。

次に、メモリセル１５に記録された情報を消去するためにゲート電圧Ｖ_gを低下させる。ゲート電圧Ｖ_gが低下してもメモリセル１５に既に貯蔵されている電子により電子の放出がゲート電圧Ｖ_g3に到達するまではスクリーンされて電流Ｉ_sdの減少は起こらない。そして、ゲート電圧Ｖ_g3以下となるゲート電圧が印加されて初めて電流Ｉ_sdの低下が、図中、Ｑ方向に示すように生じる。さらに、ゲート電圧Ｖ_gがゼロになっても電流Ｉ_sdは、メモリセル１５に貯蔵された電子の流れによりゼロとはならず、負のゲート電圧Ｖ_gが印加される所定範囲内において、この電子の流れは止まらない。
シミュレーションのため設定された炭素ナノチューブ１９の放出電流Ｉと駆動周波数(f=1/(T)とから炭素ナノチューブ１９から放出される電子の電荷量Ｑは数式１のように計算される。

ゲート電極１７とドレイン電極１３との静電容量Ｃは、数式２からほぼ１．１８×１０^-17(Ｆ)になることが分かる。なお、メモリセルの酸化膜の誘電定数εは、ほぼ４と設定した。

数式１および数式２から図６中のＶ_thは数式３に示すように、ほぼ２．１Ｖの値を有することになる。これより本発明の実施形態によるメモリ素子がメモリ素子として良好な特性を有することが分かる。

前記の説明で多くの事項が具体的に記載されているが、それらは本発明の範囲を限定するものではなく、望ましい実施形態を例示したものと解釈されるべきである。例えば、本発明の属する技術分野で当業者なら本発明の技術的思想により炭素ナノチューブを多様な形態に成長させ得る。したがって、本発明の範囲は、説明された実施形態により決定されるものではなく、特許請求の範囲が示す技術的思想に基づいて定められるべきである。なお、本発明は高集積のメモリ素子を搭載すべき機器に広く適用可能となっている。

本発明の第１の実施形態によるメモリ素子の斜視図である。 本発明の第２の実施形態によるメモリ素子の斜視図である。 本発明の第１の実施形態によるメモリ素子で電子がメモリセルに捕獲される原理を示した概念図である。 本発明の第１の実施形態によるメモリ素子でドレイン電極の上部に所定間隔離隔されてゲート電極を配列した後、ゲート電極に所定電圧を印加した状態で形成される等電位線を示した図面である。 本発明の第１の実施形態によるメモリ素子でドレイン電極周辺の電場の分布を示したグラフである。 本発明の第１の実施形態によるメモリ素子のシミュレーションを簡略に示したグラフである。

符号の説明

１０、２０ メモリ素子
１１ ソース電極（第１電極）
１２ 誘電層
１３ ドレイン電極（第２電極）
１５、２５ メモリセル
１５ａ、２５ａ 第１オキサイド膜（第１絶縁膜）
１５ｂ ナイトライド膜
１５ｃ、２５ｃ 第２オキサイド膜（第２絶縁膜）
１７、２７ ゲート電極
１９ 炭素ナノチューブ（ナノチューブ）
２５ｂ 電荷貯蔵膜

Claims (10)

1. ストライプパターンに形成される第１電極のアレイと、
   前記第１電極のアレイ上に積層され、複数のホールが配列された誘電層と、
   前記第１電極に一端が接触し、前記誘電層のホールの内部に垂直成長され、電子を放出するナノチューブのアレイと、
   前記ナノチューブの他端と接触し、前記第１電極に直交するように前記誘電層上にストライプパターンで形成される第２電極のアレイと、
   前記第２電極のアレイ上に位置し、前記ナノチューブのアレイから放出された電子を捕獲するメモリセルと、
   前記メモリセルの上部に積層され、前記ナノチューブのアレイの周辺に電場を形成するゲート電極と、を備えることを特徴とするナノチューブを用いたメモリ素子。
2. 前記第１電極のアレイはソース電極であり、前記第２電極のアレイはドレイン電極であることを特徴とする請求項１に記載のナノチューブを用いたメモリ素子。
3. 前記ナノチューブは炭素ナノチューブであることを特徴とする請求項１に記載のナノチューブを用いたメモリ素子。
4. 前記メモリセルは、
   前記ゲート電極の下部に形成される第１絶縁膜と、
   前記第２電極のアレイ上に積層される第２絶縁膜と、
   前記第１絶縁膜と第２絶縁膜との間に介在されて前記ナノチューブのアレイから放出される電荷をトラップする電荷貯蔵膜とから成ることを特徴とする請求項１に記載のナノチューブを用いたメモリ素子。
5. 前記第１および第２絶縁膜はアルミニウムオキサイド膜であることを特徴とする請求項４に記載のナノチューブを用いたメモリ素子。
6. 前記電荷貯蔵膜はシリコン膜またはシリコンナイトライド膜であることを特徴とする請求項４または請求項５に記載のナノチューブを用いたメモリ素子。
7. 前記電荷貯蔵膜はシリコンナノ量子ドットで形成されることを特徴とする請求項４または請求項５に記載のナノチューブを用いたメモリ素子。
8. 前記ナノチューブの長さは前記第２電極の幅の５倍〜１０倍に形成されることを特徴とする請求項１または請求項３に記載のナノチューブを用いたメモリ素子。
9. 前記ゲート電極の幅は前記第２電極の幅の５倍〜１０倍に形成されることを特徴とする請求項１に記載のナノチューブを用いたメモリ素子。
10. 前記メモリセルは３０ｎｍ程度の厚さを有することを特徴とする請求項１に記載のナノチューブを用いたメモリ素子。