CN103545260B

CN103545260B - 非易失性存储器及其形成方法

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Publication number: CN103545260B
Application number: CN201210238268.XA
Authority: CN
Inventors: 禹国宾
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-07-10
Filing date: 2012-07-10
Publication date: 2015-11-25
Anticipated expiration: 2032-07-10
Also published as: CN103545260A

Abstract

一种非易失性存储器及其形成方法，所述方法包括：提供具有凹槽的衬底；在所述凹槽内形成多条平行排列的电荷捕获条，多条电荷捕获条至少分为一层，电荷捕获条的两端与凹槽的侧壁接触，最底层的电荷捕获条与所述凹槽的底部之间具有空隙；将每条电荷捕获条刻蚀成多个电荷捕获颗粒且在凹槽内填充介电层，且介电层覆盖顶层的电荷捕获颗粒，其中，将位于同一层的电荷捕获颗粒称为电荷捕获颗粒层；在介电层上形成导电层；图形化所述导电层、介电层和电荷捕获颗粒层，形成呈阵列排列的存储结构，图形化后的导电层作为存储结构的控制栅极，每一存储结构中的每层电荷捕获颗粒层具有多个电荷捕获颗粒。采用本发明的方法能够提高非易失性存储器的性能。

Description

非易失性存储器及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及非易失性存储器的形成方法及非易失性存储器。

背景技术

通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器容易在电源中断时丢失其数据，而非易失性存储器即使在电源中断时仍可保存其数据，因此，非易失性存储器已广泛地应用于移动通信系统、存储卡等。

非易失性存储单元可由SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，简称SONOS)结构实现。SONOS存储器利用绝缘的氮化硅介电层来捕获并存储电荷。图1至图3为现有SONOS结构的剖面结构示意图，请参考图1至图3，形成SONOS结构的具体工艺为：

请参考图1，提供衬底10。

请参考图2，在所述衬底10上由下至上依次形成遂穿介电层11、电荷捕获层12、顶部介电层13和导电层14。

其中，隧穿介电层11的材料为氧化硅，电荷捕获层12的材料为氮化硅，顶部介电层13的材料为氧化硅，隧穿介电层11、电荷捕获层12和顶部介电层13构成了ONO(oxide-nitride-oxide)叠层结构。

请参考图3，利用光刻、刻蚀工艺图形化隧穿介电层11、电荷捕获层12、顶部介电层13和导电层14，形成SONOS结构。然后在所述SONOS结构两侧的衬底10内形成源极15和漏极16。

SONOS存储器的工作原理为：在写过程时，在导电层(控制栅极)14和衬底10之间施加正电压，在源极15和漏极16上施加相同的低电压(通常为0V)，沟道中的电子发生隧穿穿过隧穿介电层11，存储在电荷捕获层12中，完成电子隧穿存储操作过程。在擦除过程时，在导电层14和衬底10之间施加负电压，在源极14和漏极15上施加相同的电压(通常为0V)，即可完成电荷捕获层12中捕获的电子隧穿穿过隧穿介电层11进入衬底10的擦除操作过程。

现有技术中有许多关于SONOS结构的专利以及专利申请，例如2011年6月15日公开的公开号为CN102097491A的中国专利申请文献中公开的SONOS及其形成方法。

但是随着半导体技术的不断发展，半导体的工艺节点不断向前推进，工艺线宽尺寸进一步减小，当SONOS结构的特征尺寸越来越小时，出现读写能力低，特别是电荷保持能力差的问题，从而影响非易失性存储器的性能。

发明内容

本发明解决的问题是现有SONOS结构的特征尺寸越来越小时，出现读写能力低，特别是电荷保持能力差的问题，从而影响非易失性存储器的性能。

为解决上述问题，本发明提供一种存储结构的形成方法，包括：

提供具有凹槽的衬底；

在所述凹槽内形成多条平行排列的电荷捕获条，多条电荷捕获条至少分为一层，所述电荷捕获条的两端与凹槽的侧壁接触，最底层的电荷捕获条与所述凹槽的底部之间具有空隙；

将每条电荷捕获条刻蚀成多个电荷捕获颗粒且在凹槽内填充介电层，且所述介电层覆盖顶层的电荷捕获颗粒，其中，将位于同一层的电荷捕获颗粒称为电荷捕获颗粒层；

在所述介电层上形成导电层；

图形化所述导电层、介电层和电荷捕获颗粒层，形成呈阵列排列的存储结构，图形化后的导电层作为存储结构的控制栅极，每一存储结构中的每层电荷捕获颗粒层具有多个电荷捕获颗粒。

可选的，在所述凹槽内形成多条平行排列的电荷捕获条的方法包括：

在所述凹槽底部由下至上依次循环形成牺牲介电层和电荷捕获层，循环的次数至少为一次；

刻蚀所述牺牲介电层和电荷捕获层，形成多条平行排列的牺牲介电条和电荷捕获条；

去除所述牺牲介电条。

可选的，去除所述牺牲介电条的方法为干法刻蚀，刻蚀气体为HCl或CF₄，或HCl与CF₄的混合气体。

可选的，所述将每条电荷捕获条刻蚀成多个电荷捕获颗粒且在凹槽内填充介电层，且所述介电层覆盖顶层的电荷捕获颗粒层的方法包括：

形成第一介电层，所述第一介电层填充所述多条平行排列的电荷捕获条之间的空隙、所述电荷捕获条和凹槽底部之间的空隙、并覆盖顶层的电荷捕获条；

刻蚀所述第一介电层和所述电荷捕获条，将每一的电荷捕获条分割成电荷捕获颗粒；

形成第二介电层，所述第二介电层填充所述凹槽且所述第二介电层的表面与所述第一介电层的表面相平。

可选的，所述电荷捕获层的材料为硅。

可选的，所述电荷捕获颗粒为正方体，边长为2nm～50nm。

可选的，形成所述电荷捕获层的方法为外延生长、激光晶化、原子层沉积或化学气相沉积。

可选的，所述牺牲介电层的材料为锗硅。

可选的，形成所述牺牲介电层的方法为外延生长、激光晶化、原子层沉积或化学气相沉积。

可选的，所述第一介电层和第二介电层的材料为二氧化硅。

可选的，所述导电层的材料为多晶硅。

可选的，所述非易失性存储器的形成方法还包括，将每条电荷捕获条刻蚀成多个电荷捕获颗粒后还包括步骤：对电荷捕获颗粒进行湿法刻蚀，使电荷捕获颗粒为球体。

可选的，具有凹槽的衬底的形成方法包括：

提供衬底；

在所述衬底上形成具有凹槽图形的掩膜层；

以所述掩膜层为掩膜，刻蚀所述衬底形成凹槽。

本发明还提供一种非易失性存储器，包括：

具有凹槽的衬底；

所述凹槽内具有多个存储结构；

每一存储结构包括：

至少一层电荷捕获颗粒层，所述电荷捕获颗粒层具有多个电荷捕获颗粒；

填充在所述电荷捕获颗粒层之间、电荷捕获颗粒层与凹槽之间、且覆盖电荷捕获颗粒层顶部的介电层；

位于所述介电层上的控制栅极。

可选的，所述电荷捕获颗粒为正方体或球体。

可选的，所述正方体的边长为2nm～20nm，所述球体的直径为2nm～20nm。

可选的，所述电荷捕获颗粒的材料为硅。

可选的，所述介电层的材料为二氧化硅。

可选的，所述控制栅极的材料为多晶硅。

与现有技术相比，本发明的技术方案具有以下优点：

本发明利用在介电层中形成至少一层具有多个电荷捕获颗粒的电荷捕获颗粒层，电荷捕获颗粒之间绝缘，从而实现了电荷的分立存储，电荷的分立存储可以提高存储器的读写能力。而且，由于电荷分立存储，即使介电层存在缺陷形成放电通道，也仅仅是在其周边的电荷存储受到影响，不会影响整个存储结构的存储性能，从而降低了由于介电层的缺陷而形成放电通道的危害性，即降低了电荷泄漏，从而保证了电荷存储的稳定性，解决现有技术中电荷保持能力差的问题。

附图说明

图1至图3为现有SONOS结构的形成方法的结构示意图；

图4为本发明实施例一的非易失性存储器中的存储结构的形成方法的流程示意图；

图5至图19为本发明实施例一的非易失性存储器中的存储结构的形成方法的结构示意图。

具体实施方式

现有技术中，当SONOS结构的特征尺寸越来越小时，出现读写能力低，特别是电荷保持能力差的问题，从而影响非易失性存储器的性能。

为此，发明人经过创造性劳动，获得了一种非易失性存储器的形成方法，该方法形成的非易失性存储器可以提高读写能力，特别是电荷保持能力。为了使本领域技术人员更好地理解本发明，下面结合附图详细说明本发明的具体实施方式。但是，本发明可实施为许多不同形式，不应认为是限制于在此提出的示例性实施例。此外，提供这些实施例使得公开的内容清楚、完整，能够将本发明的范围全部传导给本领域的技术人员。由于本发明重在解释原理，因此，未按比例制图。

实施例一

图4是本发明的实施例一的非易失性存储器中的存储结构的形成方法的流程示意图。图5至图19为本发明实施例一的非易失性存储器中的存储结构的形成方法的结构示意图。

请参考图4、图5和图6，首先执行步骤S41，提供具有凹槽21的衬底20。本实施例中，具有凹槽21的衬底20的形成方法如下：

首先请参考图5，提供衬底20，本发明具体实施例中，衬底20的材料为单晶硅、单晶锗或者单晶锗硅、III-V族元素化合物、单晶碳化硅或绝缘体上硅(SOI)结构。

接着，请参考图6，在所述衬底20上形成凹槽21。形成凹槽21的方法包括：在所述衬底20上形成具有凹槽图形的掩膜层，例如该掩膜层为光刻胶(图未示)，定义出衬底20上凹槽的区域，以所述掩膜层为掩膜，刻蚀所述半导体衬底，形成凹槽21，然后去除所述掩膜层，例如用灰化的方法将光刻胶去除。

凹槽21的作用是为了在后续的电荷捕获条的形成过程中，凹槽可以对电荷捕获条的形成起支撑和保护作用。所述凹槽21的深度是20nm～200nm。凹槽21的深度若小于20nm，则凹槽内后续工艺中形成的电荷捕获颗粒层的层数较少，存储电荷的数量较少，非易失性存储器的性能会下降；凹槽21的深度若大于200nm，则衬底与后续形成的控制栅极的距离增加，增加控制栅极对电荷捕获颗粒层的控制难度。

本实施例中是先提供衬底20，然后在衬底20内形成凹槽21，在其它实施例中，可以直接提供具有凹槽21的衬底20。

提供具有凹槽21的衬底20之后，请参考图4、图7至图10，执行步骤S42，在所述凹槽21内形成多条平行排列的电荷捕获条23’，多条电荷捕获条23’至少分为一层，所述电荷捕获条23’的两端与凹槽21的侧壁接触，最底层的电荷捕获条23’与所述凹槽21的底部之间具有空隙。在该实施例中电荷捕获条23’的形成方法包括：

请参考图7，在所述凹槽21的底部由下至上依次循环形成牺牲介电层22和电荷捕获层23，循环的次数至少为一次。所述电荷捕获层23的层数可以为1层～5层。如果电荷捕获层23的层数小于1层，则能够存储的电荷太少，影响非易失性存储器的存储性能；如果电荷捕获层23的层数大于5层，衬底与后续形成的控制栅极的距离增加，增加控制栅极对电荷捕获颗粒层的控制难度。本实施例中重复形成牺牲介电层22和电荷捕获层23的次数较佳为3次。

牺牲介电层22的作用是为了定义衬底凹槽21中电荷捕获层23与衬底20之间的间距、电荷捕获层23之间的间距。牺牲介电层22的厚度为2nm～50nm。上述两种间距若小于2nm，则相同的单位存储面积内，牺牲介电层22的层数增加，一方面会增加刻蚀工艺的难度，另一方面会出现量子阱效应；如果上述两种间距若大于50nm，则相同单位存储面积内，电荷捕获层23的数量会减少，从而影响非易失性存储器的存储性能。

本实施例中，所述牺牲介电层22的材料为锗硅合金，可以采用外延生长的方法形成牺牲介电层22，生长出的牺牲介电层22为单晶，成份简单，工艺容易控制。

工艺条件对非易失性存储结构的电学性能、成品率和可靠性有影响，发明人经过不断研究与试验得出，较佳地，所述外延生长形成牺牲介电层22工艺条件包括：反应气体是硅烷和锗烷的混合气体，混合气体的流量为5sccm～100sccm，反应气压为5Torr～500Torr。其中，混合气体的硅烷和锗烷配比是根据牺牲介电层22的硅和锗的含量比例设定的。本实施例中，牺牲介电层22的硅和锗的含量比例为10∶1～6∶4。若牺牲介电层22的硅和锗的含量比例大于10∶1，硅的含量太高，在后续刻蚀去除牺牲介电层22的步骤中容易对电荷捕获层23造成损伤；若牺牲介电层22的硅和锗的含量比例小于6∶4，硅的含量太低，则在后续刻蚀去除牺牲介电层22的步骤中，牺牲介电层22不容易被刻蚀，增加刻蚀工艺的难度。

反应温度为600℃～1100℃。若反应温度大于1100℃，牺牲介电层22容易发生熔化现象；若反应温度低于600℃，牺牲介电层22生长的速度太慢，影响工艺效率，而且形成的牺牲介电层22不是晶体。反应气体的气压太大或太小，都会影响牺牲介电层22的质量。

反应时间与牺牲介电层22的厚度有关，可以根据工艺需要进行设置，本实施例中牺牲介电层22的厚度为2nm～50nm，所以反应时间较佳为10s～600s。

本实施例中，所述电荷捕获层23的材料为硅。因为硅的捕获电荷能力强，所以不容易使存储在电荷捕获层23中的电荷流失，从而增加非易失性存储器的存储性能。电荷捕获层23的厚度为2nm～20nm。若电荷捕获层23的厚度小于2nm，后续形成的电荷捕获颗粒的密度增加，存储时会遇到量子阱效应，从而影响了非易失性存储器的工作窗口；若电荷捕获层23的厚度大于20nm，在控制栅极与衬底20之间有限的距离内，电荷捕获层23的数量会减小从而影响非易失性存储器的存储电荷的数量。

本实施例中，可以采用外延生长的方法形成电荷捕获层23，生长出的电荷捕获层23为单晶，成份简单，工艺容易控制。较佳地，外延生长形成电荷捕获层23工艺条件包括：

反应气体为硅烷，反应气体的流量为5sccm～100sccm，反应气体的气压为5Torr～500Torr，反应温度为600℃～1100℃，其中，反应温度如果大于1100℃，电荷捕获层23容易发生熔化现象；反应温度如果低于600℃，电荷捕获层23生长的速度太慢，影响工艺效率，而且形成的电荷捕获层23不是晶体。反应气体的流量和反应气体的气压太大或太小，都会影响电荷捕获层23的质量。

反应时间与电荷捕获层23的厚度有关，可以根据工艺需要进行设置，本实施例中电荷捕获层23的厚度为2nm～20nm，所以反应时间较佳为10s～600s。

其它实施例中，可以先采用沉积的方法在所述牺牲介电层22上生长非晶硅层，然后用激光晶化或热退火的方法形成单晶硅的电荷捕获层23。沉积的方法和热退火的方法为本领域技术人员熟知技术，在此不再赘述。发明人经过不断研究与试验得出，较佳地，采用激光晶化方法的工艺条件包括：腔室内通入的气体为氮气或氩气，气体流量为10slm～20slm，气压为5Torr～500Torr。所述氮气或氩气为惰性保护气体，防止电荷捕获层23被氧化，气体的流量、气压太大或太小，都会影响电荷捕获层23的质量。晶化温度为1100℃～1400℃，晶化温度如果大于1400℃，容易发生电荷捕获层23熔化现象；晶化温度如果低于600℃，电荷捕获层23生长的速度太慢，影响效率，而且形成的电荷捕获层23不是晶体。晶化时间与电荷捕获层23的厚度有关，可以根据工艺需要进行设置，本实施例中电荷捕获层23厚度为2nm～20nm，晶化时间为10ns～10ms。

请参考图8，在顶层的电荷捕获层23上形成具有第一图形的掩膜层24，定义出电荷捕获条，该掩膜层24为光刻胶。在其它实施例中，掩膜层24不限于光刻胶。请参考图9，以所述掩膜层24为掩膜，采用第一刻蚀工艺，从最顶层的电荷捕获层23开始刻蚀至所述半导体衬底凹槽21的底部，形成电荷捕获条23’和牺牲介电条22’。相邻的电荷捕获条23’之间为第一沟槽25，相邻的牺牲介电条22’之间也为第一沟槽25。

所述第一刻蚀工艺可以为等离子体干法刻蚀。具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括氩气Ar以及四氟甲烷CF₄、六氟乙烷C₂F₆和三氟甲烷CHF₃等含氟气体。在反应室内同时通入上述气体，其中氩气Ar起到稀释刻蚀气体的作用，其流量为50sccm～500sccm。起刻蚀作用的气体中，四氟甲烷CF₄的流量为50sccm～500sccm；六氟乙烷C₂F₆的流量为50sccm～500sccm；三氟甲烷CHF₃的流量为50sccm～500sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为50W～1000W；射频偏置功率源的输出功率为50W～250W。反应室内的压力设置为50mTorr～200mTorr，半导体基底温度控制在20℃和90℃之间。上述等离子刻蚀的过程是一种各向异性的刻蚀，刻蚀气体和稀释气体的共同作用刻蚀后形成第一沟槽。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。

电荷捕获条23’的两端与衬底凹槽21的侧壁接触，因此凹槽21对所述电荷捕获条23’起支撑和保护作用，否则电荷捕获条23’会掉入凹槽21的底部造成断裂。电荷捕获条23’可以均匀分布，也可以非均匀分布，优选均匀分布。

图10为去除牺牲介电条22’后的部分立体示意图，图11是图10沿X方向的示意图，接着，请结合参考图10和图11，去除掩膜层24和牺牲介电条22’。先利用灰化工艺去除光刻胶材料的掩膜层24，然后利用各向同性干法刻蚀工艺去除牺牲介电条22’。本实施例采用HCl或CF₄，或HCl与CF₄的混合气体对牺牲介电条22’进行刻蚀，即当刻蚀气体为HCl气体时，此时的刻蚀气体流量为50sccm～50slm；当刻蚀气体为CF₄气体时，此时的刻蚀气体流量为50sccm～50slm；当刻蚀气体为HCl与CF₄的混合气体时，此时的混合刻蚀气体的总流量为50sccm～50slm。刻蚀时间为1min～60min，刻蚀气压5torr～500torr。

接着，请结合参考图4、图12至图16，执行步骤S43，将每条电荷捕获条23’刻蚀成多个电荷捕获颗粒35且在凹槽内填充介电层26，且所述介电层26覆盖顶层的电荷捕获颗粒35，其中，将位于同一层的电荷捕获颗粒35称为电荷捕获颗粒层23”。本实施例中，具体的形成工艺为：

图12是图10的Y方向示意图，请结合参考图10和图12，形成第一介电层261，第一介电层261填充的电荷捕获条23’之间的空隙、电荷捕获条23’和凹槽21底部之间的空隙，并覆盖顶层的电荷捕获条23’。第一介电层261的材料为二氧化硅或氮化硅，较佳为二氧化硅。第一介电层261的形成方法可以为原子层沉积或化学气相沉积。本实施例中较佳采用原子层沉积的方法，使第一介电层261以单原子膜形式一层一层的镀在上述空隙处，使各电荷捕获条23’之间的空隙、电荷捕获条23’和凹槽21底部之间的空隙尤其是边角处都能沉积到，增加了第一介电层261的致密性和均匀性，从而提高了第一介电层261的质量，进一步提高了所述非易失性存储器的性能。然后采用平坦化工艺使第一介电层261表面与衬底20的表面齐平。

请参考图13，在所述第一介电层261上形成具有第二图形的掩膜层27，定义电荷捕获颗粒；本实施例中，所述掩膜层27的材料为光刻胶，在其它实施例中掩膜层27的材料不限于光刻胶。请参考图14，以所述第二图形化的掩膜层27为掩膜，采用第二刻蚀工艺，刻蚀顶层第一介电层261至半导体衬底凹槽21的底部，形成第二沟槽，同时，将每一条电荷捕获条23’刻蚀成多个电荷捕获颗粒35。所述电荷捕获颗粒35可以大小相同也可以大小不同，本实施例中，电荷捕获颗粒35大小相同，都为正方体，边长为2nm～20nm，则使后续的存储结构更加均匀，有利于读写效率的提高。本实施例中，将一层的电荷捕获颗粒35称为电荷捕获颗粒层23”。本实施例中，所述第二刻蚀工艺可以为等离子干法刻蚀，与第一刻蚀工艺的刻蚀条件相同。第二刻蚀工艺完成后，请结合参考图14和图15，利用灰化工艺去除光刻胶材料的掩膜层27。

请继续参考图15，对所述电荷捕获颗粒35可以进行湿法刻蚀工艺，例如选择含磷酸的试剂，使正方体形状的电荷捕获颗粒35的棱角去掉，成为球体形状的电荷捕获颗粒35’，所述球体形状的电荷捕获颗粒35’的直径为2nm～20nm。因为球体形状的电荷捕获颗粒35’没有棱角，电荷不容易形成在棱角处，产生局部电荷集中，防止电压被击穿和漏电流的形成，而且控制栅极对球体形状的电荷捕获颗粒35’更容易进行控制，从而提高了非易失性存储器的性能。

本发明中，电荷不容易形成在棱角处产生局部电荷集中，也可以对正方体形状的电荷捕获颗粒35不进行湿法刻蚀工艺。

请参考图16，在第二沟槽内填充满第二介电层262。第二介电层262的材料与第一介电层261的材料相同，都为二氧化硅或氮化硅，本实施例较佳为二氧化硅，填充方法为原子层沉积或化学气相沉积。本实施例较佳采用原子层沉积，形成第二介电层262，然后采用化学机械平坦化的方法，使第二介电层262与最顶层的第一介电层261表面齐平。本实施例中，将第一介电层261和第二介电层262统称为介电层26。

接着，请参考图17，执行步骤S44，在所述介电层26上形成导电层29。

所述介电层26包括第一介电层261和第二介电层262，在所述第一介电层261和第二介电层262的表面形成导电层29，所述导电层的材料为多晶硅，形成导电层的方法为化学气相沉积或原子层沉积。然后采用化学机械抛光或刻蚀的方法平坦化所述导电层29。

接着，请结合参考图17和图18，执行步骤S45，图形化所述导电层29、介电层26和电荷捕获颗粒层23”，形成呈阵列排列的存储结构，图形化后的导电层29作为存储结构的控制栅极，每一存储结构中的每层电荷捕获颗粒层23”具有多个电荷捕获颗粒35’。

图形化所述导电层29、介电层26和电荷捕获颗粒层23”，在凹槽21内形成呈阵列排列的多个存储结构(图18仅示意出一个存储结构)，图形化后的导电层29作为多个存储结构的控制栅极(图18仅示意出一个控制栅极)，每一存储结构中的每层电荷捕获颗粒层23”具有多个电荷捕获颗粒。所述电荷捕获颗粒颗粒可以为球体形状或是正方体形状，本实施例中，电荷捕获颗粒为球体形状的电荷捕获颗粒35’。图形化所述导电层29、介电层26和电荷捕获颗粒层23”的方法为光刻、刻蚀工艺。

请参考图19，之后，在衬底20中形成源极30和漏极31。在其他实施例中，也可以在形成存储结构之前形成源极30和漏极31，即在形成凹槽步骤后，形成牺牲介电层的步骤之前形成源极30和漏极31。

实施例二

请参考图7至图10，本实施例中，所述电荷捕获层23的材料还可以为氮化硅，所述牺牲介电层22的材料为二氧化硅，可以采用沉积等方法形成电荷捕获层23和牺牲介电层22。所述第一介电层261的材料为二氧化硅。刻蚀第一沟槽25后，可以对材料为二氧化硅的牺牲介电层22不进行选择性去除，直接在第一沟槽内形成第一介电层261，并覆盖顶层的条状电荷捕获层23。由第一介电层261和牺牲介电层22共同充当介电层26。后续具体步骤请参考实施例一。

基于以上非易失性存储器的形成方法，本发明还提供了一种非易失性存储器。包括多个存储结构，所述多个存储结构呈阵列排布。关于该非易失性存储器的其他方面，例如字线、位线的排列方式，多个存储结构的连接方式、排列方式均为本领域技术人员的公知技术，在此不做赘述。

下面介绍上述非易失性存储器。请参考图19，在本实施例中，非易失性存储器包括：具有凹槽21的衬底，凹槽21内具有多个存储结构，图19只图示出一个存储结构32，每一存储结构具体包括：

至少一层平行排列的电荷捕获颗粒层23”；

填充在所述电荷捕获颗粒层23”之间、电荷捕获颗粒层23”与凹槽21之间、且覆盖电荷捕获颗粒层23”顶部的介电层26；

位于所述介电层26上的控制栅极即图形化后的导电层29。

非易失性存储器还包括源极30和漏极31。

所述电荷捕获颗粒层23”的层数为1层～5层。每一层电荷捕获颗粒层23”包括多个电荷捕获颗粒，所述电荷捕获颗粒为正方体或球体。本实施例中，所述电荷捕获颗粒35’为球体。所述存储结构32中的电荷捕获颗粒35’的材料为硅。

形成非易失性存储器的方法中关于结构和材料的内容可以援引于此，在此不做赘述。

存储结构32的工作原理为：在写过程时，控制栅极29和衬底20之间施加正电压，源极30和漏极31上施加相同的低电压(通常为0V)，沟道中的电子在偏压的作用下根据电子能量的不同发生隧穿，并且隧穿至电荷捕获颗粒层23”的多个电荷捕获颗粒35’中。在擦除过程时，控制栅极29和衬底20之间施加负电压，源极30和漏极31上施加相同的电压(通常为0V)，即可完成电荷捕获颗粒层23”中的多个电荷捕获颗粒35’捕获的电子隧穿穿过各层介电层26进入衬底200的擦除操作过程。

由于，本发明利用在介电层中26的电荷捕获颗粒35’作为电荷存储介质，每一电荷捕获颗粒与周围的电荷捕获颗粒绝缘，从而实现了分立电荷存储，降低了由于介电层上的缺陷而形成放电通道的危害性，即降低了局部的多段电荷捕获颗粒层上的电荷泄漏，从而保证了电荷存储的稳定性。而且，本发明的存储结构中任何局部的介电层的缺陷不会导致明显的器件性能的漂移，从而有利于非易失性存储器尺寸的进一步缩小。当在控制栅极和衬底之间为垂直沟道时，上述存储结构中的沟道垂直于电荷捕获层，沟道中热电子运行方向与电荷捕获层正交，从而能够在较低控制栅极电压下实现器件的存储与擦除，而且存储和擦除过程中可控性更强，提高器件的读写能力，从而提高非易失性存储器的性能。

具体的，本发明形成的电荷捕获颗粒层为2层～5层，一方面电荷捕获颗粒层结构具有明显的层状结构，相对于无序的存储颗粒结构可以更好的控制电荷捕获颗粒层的相对位置；另一方面，会使非易失性存储结构具有更强的存储能力，提高数据的持久性。在合适的外加电压下，当电子从第一层电荷捕获颗粒层隧穿进入第二层电荷捕获颗粒层，并存储到那里，隧穿电子将很难再隧穿回衬底；仅隧穿到第一电荷捕获颗粒层中的电子，是较容易穿回衬底，即，第二层电荷捕获颗粒层将显示比第一层电荷捕获颗粒层更强的存储能力和更长的存储时间。同理，第三层电荷捕获颗粒层的电子比第二层电荷捕获颗粒层更强的存储能力和更长的存储时间。如果电荷捕获颗粒层为5层，每层电荷捕获颗粒层的电子的存储能力和存储时间从第五层依次减小。如果电荷捕获颗粒层的层数大于5层，则控制栅极与衬底距离增加，增加控制栅极对存储电荷的难度。如果电荷捕获颗粒层的层数小于2层，则能够存储的电荷太少。两种情况都容易使非易失性存储器件的存储性能不佳。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种非易失性存储器的形成方法，其特征在于，包括：

提供具有凹槽的衬底；

在所述介电层上形成导电层；

2.如权利要求1所述的非易失性存储器的形成方法，其特征在于，在所述凹槽内形成多条平行排列的电荷捕获条的方法包括：

去除所述牺牲介电条。

3.如权利要求2所述的非易失性存储器的形成方法，其特征在于，去除所述牺牲介电条的方法为干法刻蚀，刻蚀气体为HCl或CF₄，或HCl与CF₄的混合气体。

4.如权利要求1所述的非易失性存储器的形成方法，其特征在于，所述将每条电荷捕获条刻蚀成多个电荷捕获颗粒且在凹槽内填充介电层，且所述介电层覆盖顶层的电荷捕获颗粒层的方法包括：

刻蚀所述第一介电层和所述电荷捕获条，将每一电荷捕获条分割成电荷捕获颗粒；

5.如权利要求2所述的非易失性存储器的形成方法，其特征在于，所述电荷捕获层的材料为硅。

6.如权利要求1所述的非易失性存储器的形成方法，其特征在于，所述电荷捕获颗粒为正方体，边长为2nm～50nm。

7.如权利要求5所述的非易失性存储器的形成方法，其特征在于，形成所述电荷捕获层的方法为外延生长、激光晶化、原子层沉积或化学气相沉积。

8.如权利要求2所述的非易失性存储器的形成方法，其特征在于，所述牺牲介电层的材料为锗硅。

9.如权利要求8所述的非易失性存储器的形成方法，其特征在于，形成所述牺牲介电层的方法为外延生长、激光晶化、原子层沉积或化学气相沉积。

10.如权利要求4所述的非易失性存储器的形成方法，其特征在于，所述第一介电层和第二介电层的材料为二氧化硅。

11.如权利要求1所述的非易失性存储器的形成方法，其特征在于，所述导电层的材料为多晶硅。

12.如权利要求1所述的非易失性存储器的形成方法，其特征在于，还包括，将每条电荷捕获条刻蚀成多个电荷捕获颗粒后还包括步骤：对电荷捕获颗粒进行湿法刻蚀，使电荷捕获颗粒为球体。

13.如权利要求1所述的非易失性存储器的形成方法，其特征在于，具有凹槽的衬底的形成方法包括：

提供衬底；

在所述衬底上形成具有凹槽图形的掩膜层；

以所述掩膜层为掩膜，刻蚀所述衬底形成凹槽。

14.一种非易失性存储器，其特征在于，包括：

具有凹槽的衬底；

所述凹槽内具有多个存储结构；

每一存储结构包括：

位于所述介电层上的控制栅极。

15.如权利要求14所述的非易失性存储器，其特征在于，所述电荷捕获颗粒为正方体或球体。

16.如权利要求15所述的非易失性存储器，其特征在于，所述正方体的边长为2nm～20nm，所述球体的直径为2nm～20nm。

17.如权利要求14所述的非易失性存储器，其特征在于，所述电荷捕获颗粒的材料为硅。

18.如权利要求14所述的非易失性存储器，其特征在于，所述介电层的材料为二氧化硅。

19.如权利要求14所述的非易失性存储器，其特征在于，所述控制栅极的材料为多晶硅。