JP2008283164A - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法 Download PDF

Info

Publication number
JP2008283164A
JP2008283164A JP2007338440A JP2007338440A JP2008283164A JP 2008283164 A JP2008283164 A JP 2008283164A JP 2007338440 A JP2007338440 A JP 2007338440A JP 2007338440 A JP2007338440 A JP 2007338440A JP 2008283164 A JP2008283164 A JP 2008283164A
Authority
JP
Japan
Prior art keywords
hard mask
film
forming
spacer
flash memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007338440A
Other languages
English (en)
Inventor
Woo Yung Jung
宇 榮 鄭
Choi Dong Kim
最 東 金
Sang Min Kim
相 民 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2008283164A publication Critical patent/JP2008283164A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】本発明は、露光装備の解像力以下のピッチを有するハードマスクパターンを用いてゲートパターンを形成することができるフラッシュメモリ素子の製造方法を提供することを目的とする。
【解決手段】本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板上に第１のハードマスク膜を形成する段階と、前記第１のハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、前記スペーサの上部が露出されるようにエッチング工程を実施し、前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、前記スペーサを除去する段階と、を含むことを特徴とする。
【選択図】図６

Description

本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、微細なゲートパターンを形成するためのフラッシュメモリ素子の製造方法に関するものである。
一般に、フラッシュメモリ素子のゲートは、半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、金属ゲート層を積層して形成した後、これをハードマスクパターンを用いたエッチング工程で順次エッチングして多数のメモリセルゲートパターンと選択トランジスタゲートパターンを同時に形成する。
半導体装置が高集積化されるにつれて一定のセル(Cell)の面積上に高密度で半導体素子を形成しなければならず、これにより、メモリセルゲートのサイズも、次第に小さくなりつつある。これにより、セルゲートパターンをエッチングするためのハードマスク形成工程が次第に難しくなっている。
60nm以下の線幅を有するフラッシュメモリ素子において193nmの波長を有するArF(フッ化アルゴン)露光を用いてフォトリソグラフィ工程を適用する場合、既存のエッチング工程概念(正確なパターン形成と垂直なエッチングプロファイル等)にエッチング途中に発生するフォトレジストの変形(Deformation)の抑制という追加の要求条件が必要になる。これにより、60nm以下のフラッシュメモリ素子製造時には、エッチングの観点で既存の要求条件とパターン変形の防止という新たな要求条件を同時に満たすための工程条件の開発が主要な課題となった。
本発明は、第１のエッチング工程により第１のハードマスクパターンを形成し、第１のハードマスクの側壁にスペーサを形成した後、スペーサの間に第２のハードマスクパターンを形成することにより、露光装備の解像力以下のピッチを有するハードマスクパターンを用いてゲートパターンを形成することができるフラッシュメモリ素子の製造方法を提供することを目的とする。
本発明の一実施例によるフラッシュメモリ素子の製造方法は、半導体基板上に第１のハードマスク膜を形成する段階と、前記第１のハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、前記スペーサの上部が露出されるようにエッチング工程を実施し、前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、前記スペーサを除去する段階と、を含むことを特徴とする。
前記第１のハードマスク膜は非晶質カーボン膜とSiON膜が順次積層された構造で形成し、前記スペーサは非晶質カーボン膜で形成することを特徴とする。
前記第２のハードマスク膜はSOG膜で形成し、前記スペーサを除去する段階は乾式エッチング工程を用いて行うことが望ましい。
本発明の一実施例による第１のエッチング工程において第１のハードマスクパターンを形成し、第１のハードマスクの側壁にスペーサを形成した後、スペーサの間に第２のハードマスクパターンを形成することにより、露光装備の解像力以下のピッチを有するハードマスクパターンを用いてゲートパターンを形成することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲は次に詳述する実施例により限定されるものではない。
図1〜図6は、本発明の一実施例によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
図1を参照すれば、メモリセル領域と選択トランジスタ領域に区分される半導体基板(100)上にトンネル絶縁膜(101)、フローティングゲート用導電膜(102)、誘電体膜(103)、コントロールゲート用導電膜(104)、及び金属ゲート層（金属層）(105)を順次積層して形成する。
その後、金属ゲート層(105)を含む全体構造上にハードマスク用の第１の絶縁膜（第１のハードマスク膜）(106)、及びハードマスク用の第２の絶縁膜（第１のハードマスク膜）(107)を順次積層して形成する。ハードマスク用の第１の絶縁膜(106)は非晶質カーボン膜で形成し、ハードマスク用の第２の絶縁膜(107)はSiON膜で形成することが望ましい。非晶質カーボン膜とSiON膜は透明な膜であり、整列のための別途のキーオープン工程をスキップすることができる。その後、第２の絶縁膜(107)上にフォトレジスト物質を塗布した後、露光及び現像工程を実施してフォトレジストパターン(108)を形成する。この時、形成するフォトレジストパターン(108)の間隔は、最終的に形成するセルゲート間の間隔の2倍に設定して形成することが望ましい。
図2を参照すれば、フォトレジストパターン(108)を用いたエッチング工程を実施して第２の絶縁膜(107)、及び第１の絶縁膜(106)をエッチングして第１のハードマスクパターン(107, 106)を形成する。
図3を参照すれば、第１のハードマスクパターン(107, 106)の側壁及び上部にスペーサ(109)を形成する。スペーサ(109)は非晶質カーボン膜で形成することが望ましい。非晶質カーボン膜(109)はチャンバ内で蒸着とエッチング工程を反復して形成する蒸着方式(Cycle of Deposition and Etch)で形成する。上述した蒸着方式で形成する場合、非晶質カーボン膜(109)は、第１のハードマスクパターン(107, 106)の側壁と上部にのみ形成されるだけでなく、一定の厚さで形成される。従って、非晶質カーボン膜(109)の側壁は半導体基板(100)を基準として垂直に形成される。
その後、スペーサ(109)を含む金属ゲート層(105)の全体構造上に第3の絶縁膜（第２のハードマスク膜）(110)を形成する。第3の絶縁膜(110)はスペーサ(109)の間の空間を埋め込むように形成することが望ましい。第3の絶縁膜(110)はSOG膜で形成することが望ましい。
図4を参照すれば、エッチングマスクを用いたエッチング工程により選択トランジスタゲートパターンを形成するための第１のハードマスクパターン(107, 106)の間の空間に形成された第3の絶縁膜(110)を除去する。この時、追加でパターンを形成しない領域上に形成された第3の絶縁膜(110)を除去することができる。
その後、エッチバック工程を実施してスペーサ(109)の上部面が露出されるように第3の絶縁膜(110)をエッチングする。望ましくは、スペーサ(109)の間の空間に第3の絶縁膜(110)が残留するようにエッチバック工程を行う。これによりスペーサ(109)の間の空間に第２のハードマスクパターン(110)が形成される。
図5を参照すれば、エッチング工程を実施してスペーサ(109)を除去する。これにより、第１のハードマスクパターン(107, 106)と第２のハードマスクパターン(110)が互いに順次交差して配列される。スペーサ(109)は、乾式エッチング工程を用いて除去することが望ましい。
図6を参照すれば、第１のハードマスクパターン(107, 106)と第２のハードマスクパターン(110)をエッチングマスクとして用いたエッチング工程を実施して金属ゲート層(105)、コントロールゲート用導電膜(104)、誘電体膜(103)、フローティングゲート用導電膜(102)、及びトンネル絶縁膜(101)を順次エッチングし、多数のメモリセルゲートパターン及び選択トランジスタゲートパターンを形成する。
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能である。
本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。 本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
符号の説明
100 :半導体基板
101 :トンネル絶縁膜
102 :フローティングゲート用導電膜
103 :誘電体膜
104 :コントロールゲート用導電膜
105 :金属ゲート層
106 :第１の絶縁膜
107 :第２の絶縁膜
108 :フォトレジストパターン
109 :スペーサ
110 :第3の絶縁膜

Claims (6)

  1. 半導体基板上に第１のハードマスク膜を形成する段階と、
    前記第１のハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、
    前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、
    前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、
    前記スペーサの上部が露出されるようにエッチング工程を実施して前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、
    前記スペーサを除去する段階と、を有することを特徴とするフラッシュメモリ素子の製造方法。
  2. メモリセル領域と選択トランジスタ領域に区分される半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、金属層、及びハードマスク膜を順次積層する段階と、
    前記ハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、
    前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、
    前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、
    前記選択トランジスタ領域上に形成された前記第２のハードマスク膜を除去する段階と、
    前記スペーサの上部が露出されるようにエッチング工程を実施し、前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、
    前記スペーサを除去する段階と、
    前記第１及び第２のハードマスクパターンを用いたエッチング工程を実施し、前記金属層、コントロールゲート用導電膜、誘電体膜、フローティングゲート用導電膜、及びトンネル絶縁膜を順次エッチングしてメモリセルゲートパターン及び選択トランジスタゲートパターンを形成する段階と、を有することを特徴とするフラッシュメモリ素子の製造方法。
  3. 前記第１のハードマスク膜は、非晶質カーボン膜とSiON膜が順次積層された構造で形成することを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
  4. 前記スペーサは、非晶質カーボン膜で形成することを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
  5. 前記第２のハードマスク膜は、SOG膜で形成することを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
  6. 前記スペーサを除去する段階は、乾式エッチング工程を用いて行うことを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
JP2007338440A 2007-05-11 2007-12-28 フラッシュメモリ素子の製造方法 Pending JP2008283164A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070045993A KR100880323B1 (ko) 2007-05-11 2007-05-11 플래시 메모리 소자의 제조 방법

Publications (1)

Publication Number Publication Date
JP2008283164A true JP2008283164A (ja) 2008-11-20

Family

ID=39969917

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007338440A Pending JP2008283164A (ja) 2007-05-11 2007-12-28 フラッシュメモリ素子の製造方法

Country Status (4)

Country Link
US (1) US7696076B2 (ja)
JP (1) JP2008283164A (ja)
KR (1) KR100880323B1 (ja)
CN (1) CN101304007B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014170912A (ja) * 2013-03-01 2014-09-18 Huabang Electronic Co Ltd パターニング方法およびメモリ素子の形成方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7790360B2 (en) * 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US7794614B2 (en) * 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR101131890B1 (ko) * 2009-10-09 2012-04-03 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 제조방법
US8304840B2 (en) 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
US8455341B2 (en) * 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8535993B2 (en) * 2010-09-17 2013-09-17 Infineon Technologies Ag Semiconductor device and method using a sacrificial layer
US8962493B2 (en) * 2010-12-13 2015-02-24 Crocus Technology Inc. Magnetic random access memory cells having improved size and shape characteristics
US9054038B2 (en) 2011-01-25 2015-06-09 Applied Materials, Inc. Floating gates and methods of formation
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR20130044699A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조 방법
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR20160091164A (ko) 2015-01-23 2016-08-02 삼성전자주식회사 미세 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
CN110690117B (zh) * 2018-07-05 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110828466B (zh) * 2019-11-11 2022-03-29 上海华力微电子有限公司 字线制作方法
TWI724815B (zh) * 2020-03-10 2021-04-11 華邦電子股份有限公司 半導體結構之形成方法
US11335568B2 (en) 2020-05-12 2022-05-17 Winbond Electronics Corp. Method for forming semiconductor structure

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
US6197639B1 (en) * 1998-07-13 2001-03-06 Samsung Electronics Co., Ltd. Method for manufacturing NOR-type flash memory device
US6194271B1 (en) * 1999-01-25 2001-02-27 United Semiconductor Corp. Method for fabricating flash memory
US6184554B1 (en) * 1999-08-09 2001-02-06 Actrans System Inc. Memory cell with self-aligned floating gate and separate select gate, and fabrication process
US6294480B1 (en) * 1999-11-19 2001-09-25 Chartered Semiconductor Manufacturing Ltd. Method for forming an L-shaped spacer with a disposable organic top coating
US6245614B1 (en) * 2000-06-19 2001-06-12 United Microelectronics Corp. Method of manufacturing a split-gate flash memory cell with polysilicon spacers
CN1153281C (zh) * 2001-03-30 2004-06-09 华邦电子股份有限公司 具有自行对准金属硅化物组成单元的掩模式只读存储器的制造方法
US6911370B2 (en) * 2002-05-24 2005-06-28 Hynix Semiconductor, Inc. Flash memory device having poly spacers
US6559017B1 (en) * 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
US6605509B1 (en) * 2002-09-23 2003-08-12 Winbond Electronics Corporation Method for forming smooth floating gate structure for flash memory
US7042044B2 (en) * 2004-02-18 2006-05-09 Koucheng Wu Nor-type channel-program channel-erase contactless flash memory on SOI
US7034408B1 (en) 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
KR100674958B1 (ko) * 2005-02-23 2007-01-26 삼성전자주식회사 자기 정렬된 콘트롤 게이트를 갖는 스플릿 타입 플래쉬 메모리 소자 및 그 제조방법
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
KR100684888B1 (ko) * 2005-11-11 2007-02-20 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조방법
KR20070059324A (ko) * 2005-12-06 2007-06-12 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
US8158333B2 (en) * 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
JP4866652B2 (ja) * 2006-05-10 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
TWI317850B (en) * 2006-05-19 2009-12-01 Toppan Chunghwa Electronic Co Ltd Structure and fabricating method of compound phase-shift mask
US7384874B2 (en) * 2006-09-29 2008-06-10 Hynix Semiconductor Method of forming hardmask pattern of semiconductor device
KR20080087520A (ko) * 2007-03-27 2008-10-01 주식회사 하이닉스반도체 불휘발성 메모리소자의 제조방법
US7794614B2 (en) * 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014170912A (ja) * 2013-03-01 2014-09-18 Huabang Electronic Co Ltd パターニング方法およびメモリ素子の形成方法

Also Published As

Publication number Publication date
CN101304007A (zh) 2008-11-12
US20080280431A1 (en) 2008-11-13
US7696076B2 (en) 2010-04-13
KR100880323B1 (ko) 2009-01-28
CN101304007B (zh) 2013-03-20
KR20080099995A (ko) 2008-11-14

Similar Documents

Publication Publication Date Title
JP2008283164A (ja) フラッシュメモリ素子の製造方法
KR100874433B1 (ko) 반도체 소자의 패턴 형성 방법
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
KR100784062B1 (ko) 반도체 소자의 미세 패턴 형성방법
TWI556066B (zh) 執行自對準微影蝕刻製程的方法
JP2008066689A (ja) 半導体素子の製造方法
KR100948464B1 (ko) 반도체 소자의 패턴 형성 방법
US7384874B2 (en) Method of forming hardmask pattern of semiconductor device
KR101093241B1 (ko) 반도체 소자의 패턴 형성방법
KR20090029521A (ko) 반도체 소자의 미세 패턴 형성 방법
JP2008258565A (ja) 半導体素子の微細パターン形成方法
KR100905827B1 (ko) 반도체 소자의 하드 마스크 패턴 형성방법
CN101246845B (zh) 形成半导体器件的接触孔的方法
JP5014276B2 (ja) 半導体素子の微細パターン形成方法
KR100919349B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2010087300A (ja) 半導体装置の製造方法
KR20090049524A (ko) 스페이서를 이용한 반도체소자의 미세 패턴 형성 방법
US8999852B2 (en) Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate
CN107403719B (zh) 在半导体器件中形成图形的方法
JP2007027681A (ja) 半導体素子の製造方法
JP2010199519A (ja) パターン形成方法
KR100989481B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2008283165A (ja) 半導体素子のハードマスクパターン形成方法
KR20090000882A (ko) 반도체소자의 미세 패턴 형성방법
KR20080095602A (ko) 반도체 소자의 콘택홀 형성 방법