JP2008283165A - 半導体素子のハードマスクパターン形成方法 - Google Patents

半導体素子のハードマスクパターン形成方法 Download PDF

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Abstract

【課題】半導体素子のハードマスクパターン形成方法に関するものであり、露光装備の解像力以下のピッチを有するマスクを形成し得る半導体素子のハードマスクパターン形成方法を提供する。
【解決手段】半導体素子のハードマスクパターン形成工程時に露光工程を用いたフォトレジストパターンを用いて第1のハードマスクパターン１０３を形成し、第1のハードマスクパターンを含む全体構造上に分離膜１０４を形成した後、第1のハードマスクパターンの間の空間に第2のハードマスクパターンを形成して露出される分離膜をエッチング除去することにより、露光装備の解像力以下のピッチを有するマスクを形成する。
【選択図】図７Ａ

Description

本発明は、半導体素子製造方法に関するものであり、特に、露光装備の解像能力以下のピッチ(pitch)を有するハードマスクパターンを形成するための半導体素子のハードマスクパターン形成方法に関するものである。
半導体素子の製造工程中、光を用いる写真工程で形成されるパターンの最小ピッチ(pitch)は、露光装置に用いられる露光光の波長により決定される。従って、半導体装置の高集積化が加速化する現状において、より小さいピッチのパターンを形成するためには、現在用いられる光より波長が短い光を用いなければならない。このために、エックス線(X-ray)や電子ビーム(E-beam)を用いることが望ましいが、技術的な問題と生産性などによりまだ実験室の水準にとどまっている実情である。これに、二重露光エッチング技術(Double Exposure and Etch Technology : DEET)が提案された。
図１Ａ〜図１Ｃは、二重露光エッチング技術を説明するための断面図であり、図１Ａに示すように、エッチング対象層(11)を有する半導体基板(10)上に第1のフォトレジスト(PR1)を塗布し、露光及び現像工程で第1のフォトレジスト(PR1)をパターニングした後、パターニングされた第1のフォトレジスト(PR1)をマスクとしてエッチング対象層(11)をエッチングする。エッチングされたエッチング対象層(11)のライン幅は150nmであり、スペース幅は50nmである。
次いで、第1のフォトレジスト(PR1)を除去し、全体構造物上に第2のフォトレジスト(PR2)を塗布した後、図１Ｂに示すように、エッチング対象層(11)の一部分が露出されるように露光及び現像工程で上記第2のフォトレジスト(PR2)をパターニングする。
その後、図１Ｃに示すように、パターニングされた第2のフォトレジスト(PR2)をマスクとしてエッチング対象層(11)を再エッチングし、ライン及びスペース幅が50nmである最終パターンを形成した後、上記第2のフォトレジスト(PR2)を除去する。
前述した二重露光エッチング技術において第2のフォトレジスト(PR2)露光工程時の重ね合せ精度(overlay accuracy)は、最終のパターンのCD(Critical Dimension)変異(variation)に直結する。実際に、露光装備の重ね合せ精度は、10nm以下に制御するのが困難で、最終のパターンのCD変異を減らし難い実情であり、二重露光による回路分離によりOPC(Optical Proximity Correction)の制御にも困難がある。
本発明がなそうとする技術的課題は、半導体素子のハードマスクパターン形成工程時、露光工程を用いたフォトレジストパターンを用いて第1のハードマスクパターンを形成し、第1のハードマスクパターンを含む全体構造上に分離膜を形成した後、第1のハードマスクパターンの間の空間に第2のハードマスクパターンを形成し、露出される分離膜をエッチング除去することにより、露光装備の解像力以下のピッチを有するマスクを形成し得る半導体素子のハードマスクパターン形成方法を提供することにある。
本発明の一実施例による半導体素子のハードマスクパターン形成方法は、半導体基板上にエッチング対象層を形成する段階と、上記エッチング対象層上に第1のハードマスクパターンを形成する段階と、上記第1のハードマスクパターンを含む上記エッチング対象層上に分離膜を形成する段階と、上記第1のハードマスクパターンの間の空間上に形成された上記分離膜上にハードマスク膜を形成する段階と、上記第1のハードマスクパターンの上部と側壁に形成された上記分離膜を除去し、上記分離膜と上記ハードマスク膜が積層された第2のハードマスクパターンを形成する段階を含む。
上記エッチング対象層は、非晶質カーボン膜とSiON膜を順次積層して形成し、上記第1のハードマスクパターンは、ポリシリコン膜、または酸化膜、または窒化膜で形成する。
上記第1のハードマスクパターンは、パターンの臨界寸法とパターンの間の空間比が1:3で形成することが望ましい。
上記分離膜はカーボン系列のポリマーで形成し、上記ハードマスク膜はSi成分を含有したマルチファンクションハードマスク膜で形成し、上記Si成分を15％〜50％含有することが望ましい。
上記ハードマスク膜を形成する段階は、上記分離膜を含む全体構造上に上記ハードマスク膜を蒸着する段階、及びエッチバック工程を実施して上記第1のハードマスクパターンの上部に形成された上記ハードマスク膜を除去する段階を含む。
本発明の一実施例によれば、半導体素子のハードマスクパターン形成工程時、露光工程を用いたフォトレジストパターンを用いて第1のハードマスクパターンを形成し、第1のハードマスクパターンを含む全体構造上に分離膜を形成した後、第1のハードマスクパターンの間の空間に第2のハードマスクパターンを形成して露出される分離膜をエッチング除去することにより、露光装備の解像力以下のピッチを有するマスクを形成することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
図２〜図７Ｂは、本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面図及びSEM写真である。
図２を参照すれば、半導体基板(100)上に第1のエッチング対象層(101)、及び第2のエッチング対象層(102)を順次積層して形成する。第1のエッチング対象層(101)は非晶質カーボン膜で形成することが望ましい。第2のエッチング対象層(102)はSiON膜で形成することが望ましい。
その後、第2のエッチング対象層(102)を含む全体構造上に、第1のハードマスク膜(103)を形成する。第1のハードマスク膜(103)は、ポリシリコン膜で形成することが望ましい。第1のハードマスク膜(103)は、ポリシリコン膜の代わりに窒化膜または酸化膜で形成可能である。第1のハードマスク膜(103)は、400〜2000Åの厚さで形成することが望ましい。
図３Ａ及び図３Ｂを参照すれば、第1のハードマスク膜(103)上にフォトレジストパターンを形成した後、フォトレジストパターンを用いたエッチング工程を実施して第1のハードマスクパターン(103)を形成する。この時に形成される第1のハードマスクパターン(103)は、パターンの臨界寸法とパターンの間の距離比、即ち、ライン(Line)とスペース(Space)の比が1:3になるように形成することが望ましい。
図４Ａ及び図４Ｂを参照すれば、第1のハードマスクパターン(103)を含む第2のエッチング対象層(102)上に分離膜(separation; 104)を形成する。分離膜(104)は、第1のハードマスクパターン(103)の上部と側壁、及び第1のハードマスクパターン(103)の間の空間に均一の厚さに形成する。分離膜(104)は、第1のハードマスクパターン(103)の臨界寸法と同一の厚さで形成することが望ましい。分離膜(104)は、カーボン系列のポリマーで形成することが望ましい。
図５Ａ及び図５Ｂを参照すれば、分離膜(104)を含む全体構造上に第2のハードマスク膜(105)を形成する。第2のハードマスク膜(105)は、Si成分を含有したマルチファンクションハードマスク膜を用いて形成することが望ましい。第2のハードマスク膜(105)は、500〜2000Åの厚さで形成することが望ましい。第2のハードマスク膜(105)は、Si成分を15％〜50％含有したマルチファンクションハードマスク膜を用いて形成することが望ましい。第2のハードマスク膜(105)がSi成分を含有することにより、後続の分離膜の除去工程時に他の膜とのエッチング選択比を増加させることができる。
図６を参照すれば、第1のハードマスクパターン(103)の上部に形成された第2のハードマスク膜(105)を除去するためのエッチバック工程を行う。望ましくは、第2のハードマスク膜(105)が第1のハードマスクパターン(103)の間の空間にのみ残留するように形成する。
図７Ａ及び図７Ｂを参照すれば、エッチング工程を実施して第1のハードマスクパターン(103)の上部及び側壁に形成された分離膜を除去する。この時、エッチング工程は、乾式エッチング工程を用いて行うことが望ましい。分離膜の除去工程は、第1のハードマスクパターン(103)と分離膜のエッチング比の差及び第2のハードマスク膜(105)と分離膜のエッチング比の差を用いて行うことが望ましい。これにより、第1のハードマスクパターン(103)の間の空間に第2のハードマスクパターン(105, 104)が形成される。
その後、図面には示されていないが、第1のハードマスクパターン(103)と第2のハードマスクパターン(105, 104)を用いたエッチング工程を実施して第2のエッチング対象層(102)、及び第1のエッチング対象層(101)を順次エッチングする。
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
従来技術による二重露光エッチング技術を説明するための図面である。 従来技術による二重露光エッチング技術を説明するための図面である。 従来技術による二重露光エッチング技術を説明するための図面である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面SEM写真である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面SEM写真である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面SEM写真である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。 本発明の一実施例による半導体素子のハードマスクパターン形成方法を説明するための素子の断面SEM写真である。
符号の説明
100 :半導体基板
101 :第1のエッチング対象層
102 :第2のエッチング対象層
103 :第1のハードマスクパターン
104 :分離膜
105 :ハードマスク用絶縁膜

Claims (10)

  1. 半導体基板上にエッチング対象層を形成する段階;
    上記エッチング対象層上に第1のハードマスクパターンを形成する段階;
    上記第1のハードマスクパターンを含む上記エッチング対象層上に分離膜を形成する段階;
    上記第1のハードマスクパターンの間の空間にハードマスク膜を形成する段階;
    上記第1のハードマスクパターンの上部と側壁に形成された上記分離膜を除去し、上記分離膜と上記ハードマスク膜が積層された第2のハードマスクパターンを形成する段階を含む半導体素子のハードマスクパターン形成方法。
  2. 上記エッチング対象層は、非晶質カーボン膜とSiON膜を順次積層して形成する請求項１に記載の半導体素子のハードマスクパターン形成方法。
  3. 上記第1のハードマスクパターンは、ポリシリコン膜、または酸化膜、または窒化膜で形成する請求項１に記載の半導体素子のハードマスクパターン形成方法。
  4. 上記第1のハードマスクパターンは、パターンの臨界寸法とパターンの間の空間比が1:3で形成する請求項１に記載の半導体素子のハードマスクパターン形成方法。
  5. 上記分離膜は、カーボン系列のポリマーで形成する請求項１に記載の半導体素子のハードマスクパターン形成方法。
  6. 上記ハードマスク膜は、Si成分を含有したマルチファンクションハードマスク膜で形成する請求項１に記載の半導体素子のハードマスクパターン形成方法。
  7. 上記ハードマスク膜は、上記Si成分を15％〜50％含有した請求項６に記載の半導体素子のハードマスクパターン形成方法。
  8. 上記ハードマスク膜を形成する段階は、
    上記分離膜を含む全体構造上に上記ハードマスク膜を蒸着する段階;
    及び
    エッチバック工程を実施して上記分離膜の上部を露出させる段階を含む請求項１に記載の半導体素子のハードマスクパターン形成方法。
  9. 半導体基板上に第1のハードマスクパターンを形成する段階;
    上記第1のハードマスクパターンを含む全体構造上部に分離膜を形成するが、上記第1のハードマスクパターンの間の空間が完全に埋め込まれないように上記分離膜の膜厚を制御する段階;
    上記第1のハードマスクパターンの間の空間に第2のハードマスクパターンを形成する段階;
    及び
    露出された上記分離膜を除去し、上記半導体基板を露出させる段階を含む半導体素子のハードマスクパターン形成方法。
  10. 上記第1のハードマスクパターンの臨界寸法は、上記分離膜の膜厚と同一に形成する請求項９に記載の半導体素子のハードマスクパターン形成方法。
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