KR20100003062A - 패턴 형성방법 - Google Patents

패턴 형성방법 Download PDF

Info

Publication number
KR20100003062A
KR20100003062A KR1020080063162A KR20080063162A KR20100003062A KR 20100003062 A KR20100003062 A KR 20100003062A KR 1020080063162 A KR1020080063162 A KR 1020080063162A KR 20080063162 A KR20080063162 A KR 20080063162A KR 20100003062 A KR20100003062 A KR 20100003062A
Authority
KR
South Korea
Prior art keywords
pattern
etching
spacer
hard mask
layer
Prior art date
Application number
KR1020080063162A
Other languages
English (en)
Inventor
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080063162A priority Critical patent/KR20100003062A/ko
Publication of KR20100003062A publication Critical patent/KR20100003062A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Abstract

본 발명은 SPT공정을 적용시 식각마진을 확보할 수 있는 패턴 형성방법을 제공하기 위한 것으로, 식각대상층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴의 측벽에 실리콘, 산소 및 질소를 함유하는 스페이서패턴을 형성하는 단계; 상기 감광막패턴을 선택적으로 제거하는 단계; 상기 스페이서패턴을 식각장벽으로 하드마스크층을 식각하는 단계; 상기 식각된 하드마스크층을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하여, 감광막패턴의 측벽에 스페이서패턴을 형성함으로써 감광막패턴의 노광마진을 확보하고, 미세패턴을 형성할 수 있으며, 스페이서패턴을 형성하기 위한 희생층으로 감광막패턴을 사용함으로써, 희생패턴을 형성하기 위한 다층의 하드마스크층을 생략하여 공정마진을 확보할 수 있고, 또한, 스페이서패턴을 산화질화막 또는 산화막질화막과 유사한 폴리머로 형성함으로써 감광막패턴과의 선택비를 확보하여 감광막패턴의 제거시 스페이서패턴이 손실되는 것을 방지할 수 있는 효과가 있다.
스페이서, 감광막, SPT

Description

패턴 형성방법{METHOD FOR FORMING PATTERN}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SPT를 이용한 패턴 형성방법에 관한 것이다.
반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광 광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET) 및 SPT(Spacer Patterning Technology) 방법이 제안되었다.
DPT 방법은 패턴을 노광하고 그 사이에 다른 패턴을 노광해야 하므로, 두 패턴 간의 오버레이(OVERLAY) 문제가 발생하게 되며, 이를 극복하기 위해 SPT 방법이 도입되었다.
도 1a 내지 도 1c는 종래 기술에 따른 SPT 방법을 이용한 패턴 형성방법을 설명하기 위한 TEM사진이다.
도 1a에 도시된 바와 같이, CH계 또는 CHF계 기체를 이용한 증착(Deposition) 및 식각(Etch) 공정을 반복하여 감광막패턴 상에 폴리머를 형성한다.
도 1b에 도시된 바와 같이, 폴리머를 식각하여 감광막패턴의 측벽에 스페이서패턴을 형성한다.
도 1c에 도시된 바와 같이, 감광막패턴을 제거하여 스페이서패턴을 잔류시킨다.
위와 같이, 종래기술은 CH계 또는 CHF계 기체를 이용한 증착 및 식각공정을 반복하여 폴리머를 형성하는 공정으로 미국 특허 US6916746에 공시되어 있다.
그러나, 종래 기술은 CH계 또는 CHF계 기체를 이용함으로써 카본(C)이 다량 함유된 폴리머가 형성되며, 이로 인해 유기물질인 감광막과 고선택비를 얻는 것이 불가능하다. 따라서, 도 1c와 같이 감광막패턴보다 스페이서패턴이 더 먼저 식각되어 후속으로 하부층을 식각하기 위한 식각장벽으로서의 역할을 상실하여 패턴 형성이 불가능한 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SPT공정을 적용시 식각마진을 확보할 수 있는 패턴 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 패턴 형성방법은 식각대상층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴의 측벽에 실리콘, 산소 및 질소를 함유하는 스페이서패턴을 형성하는 단계; 상기 감광막패턴을 선택적으로 제거하는 단계; 상기 스페이서패턴을 식각장벽으로 하드마스크층을 식각하는 단계; 상기 식각된 하드마스크층을 식각장벽으로 상기 식각대상층을 식각하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 스페이서패턴을 형성하는 단계는, 상기 감광막패턴을 포함하는 전체구조 상에 단차를 따라 스페이서층을 형성하는 단계; 상기 스페이서층을 식각하여 상기 감광막패턴의 측벽에 잔류시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 스페이서층을 식각하는 단계는, 전면식각으로 진행하는 것을 특징으로 한다.
또한, 상기 스페이서층은 산화질화막 또는 산화질화막과 유사한 성질의 폴리머막을 포함하는 것을 특징으로 한다.
또한, 상기 스페이서층은 증착과 식각을 반복하여 형성된 폴리머막을 포함하는 것을 특징으로 한다.
또한, 상기 스페이서층은 실리콘이 포함된 가스, CHF계 가스 및 N2가스를 사용하여 형성하는 것을 특징으로 한다.
또한, 상기 실리콘이 포함된 가스는 SiH4를 포함하는 것을 특징으로 한다.
또한, 상기 감광막패턴을 제거하는 단계는, 건식식각으로 진행하는 것을 특징으로 한다.
또한, 상기 건식식각은, O2 및 N2의 혼합가스를 이용한 플라즈마를 사용하여 진행하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 패턴 형성방법은 감광막패턴의 측벽에 스페이서패턴을 형성함으로써 감광막패턴의 노광마진을 확보하고, 미세패턴을 형성할 수 있는 효과가 있다.
또한, 스페이서패턴을 형성하기 위한 희생층으로 감광막패턴을 사용함으로써, 희생패턴을 형성하기 위한 다층의 하드마스크층을 생략하여 공정마진을 확보할 수 있는 효과가 있다.
또한, 스페이서패턴을 산화질화막 또는 산화막질화막과 유사한 폴리머로 형성함으로써 감광막패턴과의 선택비를 확보하여 감광막패턴의 제거시 스페이서패턴 이 손실되는 것을 방지할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 SPT(Spacer Patterning Technology) 방법에 관한 것으로, 증착 및 식각공정을 반복하여 카본이 다량 함유된 폴리머막으로 스페이서패턴을 형성할 때, 감광막패턴과의 선택비를 확보하기 어려워 감광막패턴 제거시 손실됨으로써, 후속 패턴 형성시 식각장벽으로서의 역할이 어려운 문제를 해결하기 위해 실리콘, 산소 및 질소를 포함하는 스페이서패턴을 형성함으로써 감광막패턴과의 선택비를 확보할 수 있는 패턴 방법에 관한 것이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 패턴 형성방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 식각대상층(11) 상에 하드마스크층(12)을 형성한다. 식각대상층(11)은 도전층 또는 반도체 기판일 수 있다. 또는, 반도체 기판 상에 도전층이 적층된 구조일 수 있다. 하드마스크층(12)은 식각대상층(11)의 식각을 위한 식각장벽 역할을 하기 위한 것으로, 단층 또는 다층으로 형성할 수 있다.
이어서, 하드마스크층(12) 상에 감광막패턴(13)을 형성한다. 감광막패턴(13)은 하드마스크층(12) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현 상(Development)으로 패터닝하여 형성할 수 있다. 감광막패턴(13)은 후속 스페이서패턴을 형성하기 위한 희생패턴 역할을 하며, 그 사이의 간격이 넓어서 노광공정이 용이하다.
도 2b에 도시된 바와 같이, 감광막패턴(13) 상에 실리콘, 산소 및 질소를 포함하는 스페이서층(14)을 형성한다. 스페이서층(14)은 예컨대, 산화질화막(SiON) 또는 산화질화막과 유사한 성질의 폴리머막을 포함할 수 있다.
산화질화막과 유사한 성질의 폴리머막은 실리콘이 포함된 가스, CHF계 가스 및 N2가스를 사용하여 증착(Deposition) 및 식각(Etch) 공정을 반복함으로써 형성할 수 있으며, 실리콘이 포함된 가스는 예컨대 SiH2를 포함할 수 있다. 산화질화막과 유사한 성질의 폴리머막의 경우 CHF계 가스에 의해 카본(C)이 일부 함유될 수 있으나, 그 양이 매우 미미하여 막의 성질에 영향을 미치지 않으며, 따라서 감광막패턴(13)과의 선택비에도 영향을 미치지 않는다.
도 2c에 도시된 바와 같이, 스페이서층(14, 도 2b 참조)을 식각하여 감광막패턴(13)의 측벽에 스페이서패턴(14A)을 형성한다. 스페이서층(14)의 식각은 전면식각으로 진행할 수 있다. 또한, 스페이서층(14)의 식각은 감광막패턴(13)의 상부 및 감광막패턴(13) 사이의 하드마스크층(12)이 드러나는 타겟으로 진행할 수 있다.
스페이서층(14)은 산화질화막 또는 산화질화막과 유사한 성질의 폴리머막으로 형성되었기 때문에, 감광막패턴(13)과의 선택비를 확보하여, 감광막패턴(13)의 손실없이 식각이 가능하다.
스페이서패턴(14A)의 선폭은 감광막패턴(13)의 선폭과 동일할 수 있으며, 또한, 스페이서패턴(14A) 사이 노출된 하드마스크층(12)의 선폭과 동일할 수 있다.
도 2d에 도시된 바와 같이, 감광막패턴(13)을 제거한다. 감광막패턴(13)은 건식식각으로 제거할 수 있다. 건식식각은 O2 및 N2의 혼합가스를 이용한 플라즈마를 사용하여 진행할 수 있다.
감광막패턴(13)의 제거시 산화질화막 또는 산화질화막과 유사한 성질의 폴리머막으로 형성된 스페이서패턴(14A)은 날라가지 않고, 더욱 안정적인 형태로 잔류하게 되며, 따라서 스페이서패턴(14A)의 손실없이 감광막패턴(13)의 선택적 제거가 가능하다.
따라서, 하드마스크층(12) 상부에는 일정간격으로 이격된 스페이서패턴(14A)이 잔류한다.
도 2e에 도시된 바와 같이, 스페이서패턴(14A)을 식각장벽으로 하드마스크층(12, 도 2d 참조)을 식각한다. 따라서, 스페이서패턴(14A)과 동일한 선폭 및 동일한 간격이 정의된 하드마스크패턴(12A)이 형성된다.
도 2f에 도시된 바와 같이, 하드마스크패턴(12A, 도 2e 참조)을 식각장벽으로 식각대상층(11, 도 2e 참조)을 식각하여 패턴(11A)을 형성한다.
스페이서패턴(14A)은 도 2e에서 하드마스크패턴(12A)을 형성한 후 제거하거나, 패턴(11A) 형성 후 하드마스크패턴(12A)과 함께 제거할 수 있다.
위와 같이, 감광막패턴(13)의 측벽에 스페이서패턴(14A)을 형성하여 패턴(11A)을 정의함으로써 감광막패턴(13)의 노광마진을 확보하고, 미세패턴을 형성 할 수 있다. 또한, 스페이서패턴(14A)을 산화질화막 또는 산화막질화막과 유사한 폴리머로 형성함으로써 감광막패턴(13)과의 선택비를 확보하여 감광막패턴(13)의 제거시 스페이서패턴(14A)이 손실되는 것을 방지할 수 있다. 또한, 스페이서패턴(14A)을 형성하기 위한 희생층으로 감광막패턴(13)을 사용함으로써, 희생패턴을 형성하기 위한 다층의 하드마스크층을 생략하여 공정마진을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 SPT 방법을 이용한 패턴 형성방법을 설명하기 위한 TEM사진,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 패턴 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 식각대상층 12 : 하드마스크층
13 : 감광막패턴 14A : 스페이서패턴

Claims (9)

  1. 식각대상층 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴의 측벽에 실리콘, 산소 및 질소를 함유하는 스페이서패턴을 형성하는 단계;
    상기 감광막패턴을 선택적으로 제거하는 단계;
    상기 스페이서패턴을 식각장벽으로 하드마스크층을 식각하는 단계; 및
    상기 식각된 하드마스크층을 식각장벽으로 상기 식각대상층을 식각하는 단계
    를 포함하는 패턴 형성방법.
  2. 제1항에 있어서,
    상기 스페이서패턴을 형성하는 단계는,
    상기 감광막패턴을 포함하는 전체구조 상에 단차를 따라 스페이서층을 형성하는 단계; 및
    상기 스페이서층을 식각하여 상기 감광막패턴의 측벽에 잔류시키는 단계
    를 포함하는 패턴 형성방법.
  3. 제2항에 있어서,
    상기 스페이서층을 식각하는 단계는,
    전면식각으로 진행하는 패턴 형성방법.
  4. 제2항에 있어서,
    상기 스페이서층은 산화질화막 또는 산화질화막과 유사한 성질의 폴리머막을 포함하는 패턴 형성방법.
  5. 제2항에 있어서,
    상기 스페이서층은 증착과 식각을 반복하여 형성된 폴리머막을 포함하는 패턴 형성방법.
  6. 제5항에 있어서,
    상기 스페이서층은 실리콘이 포함된 가스, CHF계 가스 및 N2가스를 사용하여 형성하는 패턴 형성방법.
  7. 제6항에 있어서,
    상기 실리콘이 포함된 가스는 SiH4를 포함하는 패턴 형성방법.
  8. 제1항에 있어서,
    상기 감광막패턴을 제거하는 단계는,
    건식식각으로 진행하는 패턴 형성방법.
  9. 제8항에 있어서,
    상기 건식식각은,
    O2 및 N2의 혼합가스를 이용한 플라즈마를 사용하여 진행하는 패턴 형성방법.
KR1020080063162A 2008-06-30 2008-06-30 패턴 형성방법 KR20100003062A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080063162A KR20100003062A (ko) 2008-06-30 2008-06-30 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080063162A KR20100003062A (ko) 2008-06-30 2008-06-30 패턴 형성방법

Publications (1)

Publication Number Publication Date
KR20100003062A true KR20100003062A (ko) 2010-01-07

Family

ID=41813022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080063162A KR20100003062A (ko) 2008-06-30 2008-06-30 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR20100003062A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8889560B2 (en) 2011-08-02 2014-11-18 Samsung Electronics Co., Ltd. Methods of forming fine patterns for semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8889560B2 (en) 2011-08-02 2014-11-18 Samsung Electronics Co., Ltd. Methods of forming fine patterns for semiconductor device

Similar Documents

Publication Publication Date Title
US9773676B2 (en) Lithography using high selectivity spacers for pitch reduction
US9653315B2 (en) Methods of fabricating substrates
US8273634B2 (en) Methods of fabricating substrates
US8247302B2 (en) Methods of fabricating substrates
KR20080031694A (ko) 에칭 마스크 스택을 이용하는 다중 마스크 프로세스
US8835324B2 (en) Method for forming contact holes
JP2008283164A (ja) フラッシュメモリ素子の製造方法
JP2008166732A (ja) 半導体素子の製造方法
JP2008091851A (ja) 半導体素子のハードマスクパターン形成方法
JP2009158907A (ja) 半導体素子の微細パターン形成方法
CN107799402A (zh) 二次图形的形成方法
KR100849190B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US8409457B2 (en) Methods of forming a photoresist-comprising pattern on a substrate
JP2009016789A (ja) 半導体素子の微細パターン形成方法
KR20100003062A (ko) 패턴 형성방법
KR20090011933A (ko) 반도체 소자의 제조방법
US9348230B2 (en) Method of manufacturing semiconductor device
KR100972674B1 (ko) 반도체 소자의 패턴 형성 방법
KR20060133642A (ko) 반도체 소자의 하드 마스크 패턴 형성 방법
KR20110091213A (ko) 반도체 소자의 미세 패턴 형성방법
JP2008283165A (ja) 半導体素子のハードマスクパターン形成方法
KR101080908B1 (ko) 반도체 소자의 미세 패턴 형성 방법
KR950014945B1 (ko) 반도체소자의 미세패턴 형성방법
KR20070106277A (ko) 피치 감소 방법
KR20100026191A (ko) 반도체 장치 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination