CN106449642A - 三维与非门存储器元件及其操作方法 - Google Patents

Abstract

本发明公开了一种三维与非门存储器元件及其操作方法，尤其是关于一种三维存储器元件及编程此三维存储器元件的方法，且特别是具有可响应于一指示存储器的控制电路的存储器元件，以施加一第一控制电压至水平结构中的一被选择的水平结构，施加一第二控制电压至未被选择的水平结构之一，以及施加一第三控制电压至水平结构中的一被排除的水平结构。

Description

三维与非门存储器元件及其操作方法

技术领域

本发明是有关于一种高密度存储器元件，特别是有关于具存储单元的多个平面排列而成一三维元件的一种存储器元件及其操作方法。

背景技术

由于集成电路中元件的临界尺寸是朝向存储单元技术的极限缩减，因此设计者往叠层数层存储单元平面的技术发展以达到更大的储存容量，且达到更低的单位比特的成本。举例来说，薄膜晶体管的技术可应用于电荷捕捉存储器的技术，例如2006年12月的IEEE期刊所发表的“一多层可叠层薄膜晶体管与非门型闪存”(Lai，et al.，“A Multi-Layer StackableThin-Film Transistor(TFT)NAND-Type Flash Memory”，IEEE Int′l ElectronDevices Meeting，11-13 Dec.2006)，以及2006年12月的IEEE期刊所发表的”三维叠层与非门闪存使用叠层单晶硅层于内层介电层和超过30nm节点的TANOS(Si-Oxide-SiN-Al₂O₃-TaN)结构“(Jung et al.，“ThreeDimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode”，IEEE Int′l Electron Devices Meeting，11-13 Dec.2006)。

再者，交错式阵列(cross-point array)技术亦应用于反熔丝存储器(anti-fuse memory)，如2003年11月的IEEE期刊所发表的“具三维阵列的二极管/反熔丝存储单元的512-Mb可编程只读存储器”(Johnson et al.，“512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse MemoryCells”IEEE J.of Solid-State Circuits，vol.38，no.11，November 2003)，如Johnson发表的设计内容所述，其提出的多层字线和位线是在交错位置处具有存储元素(memory elements)。此存储元素包括一p+型多晶硅阳极连接至一字线，和一n型多晶硅阴极连接至一位线，且阳极和阴极以反熔丝材料分隔开来。

在Lai，et al.、Jung，et al.和Johnson et al所叙述的工艺中，每一存储单元层有数个关键的黄光步骤。因此制造3D元件需要的关键黄光步骤的总数目还要再乘上存储单元层的总层数。因此，虽然应用3D阵列可以有高密度的好处，但较高的制造成本限制了此技术的使用。

另一种结构提供了垂直与非门存储单元于一电荷捕捉存储器的技术，是叙述于2007年6月发表的“以具冲压和插塞工艺的BiCS技术制作超高密度闪存”(Tanaka et al.，“Bit Cost Scalable(BiCS)Technology with Punchand Plug Process for Ultra High Density Flash Memory，”2007 Symposium onVLSI Technology Digest of Technical Papers；12-14 Jun.2007，pages：14-15)。叙述于Tanaka et al.的结构包括一多栅极场效应晶体管，其具有可如一NAND栅极般操作的一垂直通道，使用硅氧氮氧硅(SONOS)电荷捕捉技术以产生一储存位置于各栅极/垂直通道的界面。存储器结构是以半导体材料制得的一柱体设置成多栅极存储单元的垂直通道，其具有一较低位置的选择栅极邻近于基板，和一较高位置的选择栅极于上方。多个水平控制栅极是由平面电极层和柱体交错而形成。用来形成控制栅极的平面电极层并不需要关键的黄光工艺来制作，因而可降低制作成本。然而，对于各垂直存储单元仍需要许多关键的黄光工艺。再者，以此法可以叠层层置的控制栅极的数目是有限制的，需视垂直通道的导电度、所使用的编程和擦除程序和其他等各项因素而决定。

又一结构中是提供了垂直与非门存储单元于一电荷捕捉存储器的技术，其叙述于2009年发表的“具有16个叠层的管状BiCS闪存和超高密度储存元件的多层存储单元的操作”(Katsumata，et al.，“Pipe-shaped BiCSFlash Memory with 16 Stacked Layers and Multi-Level-Cell Operation forUltra High Density Storage Devices，”2009 Symposium on VLSI TechnologyDigest of Technical Papers，2009)。叙述于Katsumata et al.的结构是包括一类似栅极全环绕(gate-all-around)存储单元结构如BiCS，但是其为一P-BiCS具有一U型的NAND串行，该串行具有背栅极(back gate)，可减少底部的寄生电容。选择栅极更具有非对称的源极和漏极结构可降低关闭电流(off-current)。

当3D叠层存储器结构可以大幅增加存储器密度的同时，它也引入了值得注意的工艺挑战，例如，包括了需要对很多层进行非常深的刻蚀以形成很深的穿孔，和填入导电材料和多层介电层于深的穿孔中以形成柱体。如此的冲压和插塞工艺(“punch and plug”processes)会使要形成一从上到下具有均匀形状或直径的柱体变得困难。再者，介电电荷捕捉结构的厚度会随柱体形状而变化。形状和介电厚度的改变加强了存储单元阈值电压的收尾干扰(tail distribution of threshold voltages)，而造成了开关状况不佳以及存储单元可靠度变差等情况。再者，当通道电压应用于非选择字线，在径宽不均匀的柱体上，位于较窄径宽处的存储单元不仅有电场强度变强的问题，也会受到通道电压干扰。

因此，相关业者无不希望能提出一种三维存储器元件和操作方法，其可以降低元件的不均匀柱体所带来的负面冲击，且在制造程序后仍得以变化元件的密度。

发明内容

有鉴于此，本发明提供了一种存储器元件，包括多个水平结构于一基板上，水平结构包括导电材料、或半导体材料或两者；多个垂直结构与水平结构正交设置，垂直结构包括导电材料、或半导体材料或两者；多个存储单元位于垂直结构和水平结构的交会处(cross-points)；一指示存储器(anindicator memory)，指示水平结构中若有任何水平结构在操作中因为侦测到缺陷会影响到指示层的存储单元的可靠度而待被排除者；和控制电路耦接至水平结构。其中读取或编程存储器元件时，响应于指示存储器的控制电路是施加一第一控制电压至水平结构中的一被选择的水平结构，施加一第二控制电压至未被选择的水平结构，以及施加一第三控制电压至水平结构中的一被排除的水平结构。

以上描述是提出做为本发明一些方面的基本理解。此描述并非用以定义本发明的关键或重要元件、或是用以限定本发明的范围。以上描述仅是为了以一种简化形态来呈现本发明的概念，并对于下文中更详细描述的实施方式做一前序。下文的实施例，包括权利要求项、说明书和图式的内容，是详细说明本发明的上述及其他方面。

附图说明

图1为包括实施例的一集成电路的一简化芯片方块图。

图2为实施例的一行方向上的一存储单元的水平剖面图。

图3为一三维垂直通道存储器元件的立体图。

图4A、图4B为工艺变异下，图3的一部份结构的垂直剖面图。

图5为包括本发明一存储器的一区块的电路示意图。

图6为根据一实施例的一编程操作的一时序图。

【符号说明】

10：共同源极线

11、611：有源层

12、612：串行选择线

13：接地选择线

15：柱体

210：芯部

211孔缝：

212：第一层氧化硅

213：氮化硅层

214：第二层氧化硅

215：绝缘结构

20：位线

22：接触

26A、26B：有源层连接区域

28A、28B：接地选择线连接区域

111、112、113、168：区块

156：地址译码器

158：层译码器

160：三维存储器阵列

161：列译码器

162：串行选择线

163：页缓冲区

164：位线

165：总线

166：行译码器

167：数据输出线

169：状态机

171：数据输入线

174：其他电路

175：集成电路

191：组态缓存器

192：指示存储器

604：存储单元

606：串行选择栅极

608：接地选择栅极

615：串行

T1、T2、T3：阶段

V′pass、Vpass：通道电压

具体实施方式

以下提出的实施例是使技术领域者可制造和使用本发明，并提出一特别应用和其要求的内容为例做相关叙述。关于所揭露的实施例中对于技术领域者明显可知的各种修饰变化，以及此揭露内容中所定义的通用规则，在不脱离本发明的发明精神和范围内，也可以应用至其他实施例和应用中。因此，本发明并不限制于实施例所示的内容，而是包括了与此揭露内容的原则和特征可相符合的最广范围。

图1为包括实施例的一集成电路175的一简化芯片方块图。如下所述，集成电路175包括一三维存储器阵列(3D memory array)160和一指示存储器(an indicator memory)192，指示存储器192在元件操作过程中可指示出三维存储器阵列的层中待被排除(excluded)者。

一地址译码器(address decoder)156包括一列译码器(row decoder)161、行译码器(column decoder)166和层译码器(level decoder)158。列译码器161耦接至多条串行选择线(SSLs)162，串行选择线162是沿存储器阵列160的列方向排列。行译码器166耦接至多条位线164以读取和编程存储器阵列160中的存储单元的数据，位线164是沿存储器阵列160的行方向排列。页缓冲区(page buffers)163通过线171和167分别耦接至数据输入电路(data-in circuits)和数据输出电路(data-out circuits)，页缓冲区163并耦接至沿存储器阵列160的行方向排列的多条位线164，以读取来自存储器阵列160的数据和写入数据至存储器阵列160。地址译码器156经由总线(buslines)165提供地址给页缓冲区163。其他实施例中，页缓冲区可以整合至行译码器166。层译码器158经由字线连接器(word line connectors)159耦接至存储器阵列160的多个层。一指示存储器192耦接至地址译码器156和/或一控制器(controller)，并储存信息以指示出被排除层(excludedlevel(s))。在另外的实施例中，指示存储器192可以包含在地址译码器156中。指示存储器192可以是一屏蔽(mask)的形态，可在3D区块中遮蔽某些层避免用来储存数据，而指示存储器192是经由对这些被遮蔽层的偏压设计来指示出被排除层。

其他电路174可包含于芯片上以支持利用存储器的任务功能。一控制器(controller)，在此实施例中是以一状态机(state machine)169为例，是提供讯号以控制区块168的电源供应所产生或供给电压的偏压配置应用，例如控制读取、擦除、编程、擦除校验和编程校验等的电压以执行前述各种操作。一组态缓存器(configuration register)191耦接至状态机169，以设定应用于编程、擦除和读取操作的电压电平，以及设定应用于被排除层的电压电平。亦可如技术领域者所知的使用一特殊目的的逻辑电路(special-purpose logic circuitry)做为控制器。在其他实施例中，控制器包括一通用处理器(general-purpose processor)，可在相同的集成电路上实行，其执行一计算机程序以控制元件操作。在另外的实施例中，可利用一特殊目的的逻辑电路和一通用处理器的结合而实现控制器。控制器也可能结合了其他电路174功能和状态机169，以改变区块168的电源电压供给的电压。

图2为实施例的一行方向(column)上的一存储单元的水平剖面图。存储单元的结构包括一柱体15具有半导体材料形成的一中央芯部(centercore)210，且芯部210垂直地延伸穿过有源层和绝缘结构215交替形成的一叠层，例如字线层和绝缘层交替形成的叠层。芯部210可透过沉积技术而形成一孔缝(seam)211穿过中间。一介电电荷捕捉结构(dielectric chargetrapping structure)包括如氧化硅形成的第一层212、氮化硅形成的层213和氧化硅形成的第二层214(即ONO)，或是其他多层的介电电荷捕捉结构包围芯部210。串接的存储单元是位于柱体和各有源层的交会处(cross-points)。由于柱体在结构的各层的直径的变异，例如在某些层的存储单元可能具有超出可接受范围的性能特性，而使在该层的存储单元在使用上变得不可靠甚至无法使用。实施例中，这样的层可通过编程指示存储器(an indicatormemory)来指示出，然后将其排除在数据储存操作之外。

图3为一三维垂直通道(vertical channel)存储器元件的立体图。存储器元件包括多个有源层(active levels)11例如字线层且分别平行于基板，以及多个柱体15垂直于基板做延伸，且各柱体15包括多个串接存储单元(series-connected memory cells)位于柱体15和有源层11的交会处。多条串行选择线(string select lines，SSLs)12是平行于基板延伸并位于有源层11上方，各串行选择线与柱体15相交而形成一列。一柱体15与一串行选择线12的各个交会处是定义出柱体的一串行选择栅极(string select gate，SSG)。存储器元件的结构亦包括接地选择线(ground select lines，GSLs)13(有时因为位于一柱体15的低端，亦称为低端选择线)，是平行于基板延伸并位于有源层11下方。一柱体15与一接地选择线13的各个交会处是定义出柱体15的一接地选择栅极(ground select gate，GSG)(有时亦称为柱体15的一低端选择栅极(lower select gate，LSG)of the pillar。一共同源极线(common source line，CSL)10是形成于与基板平行的层并位于接地选择线(GSLs)下方。存储器元件的结构亦包括多条位线20形成于平行于基板的层并位于串行选择线(SSLs)上方。各条位线20是叠置在各对应行的柱体15上方，且各柱体15是在位线20其中之一的下方。柱体15的建构可能是如图2所示及叙述。

图3中，存储器元件包括一阶梯式接触结构(stairstep contact structure)到有源层。对以深度刻蚀穿入该结构而形成接触(contacts)22以链接有源层连接区域(active level connecting regions)26A、26B与上方的金属内连接(metal interconnects)24。各有源层连接区域26A或26B是定义出存储单元的一区块。亦制作各个接地选择线连接区域(GSL connecting regions)28A、28B。因此，为了从存储器的一特定区块读取数据，控制电路(controlcircuitry)是触发一有源层连接区域26A或26B，以选择存储单元的一区块和叠层的一特定层，并且更触发一串行选择线12以选择一特定列(aparticular row)。亦一并触发一接地选择栅极。然后，一列存储单元的数据透过位线20是被平行地读取到一页缓冲区(未显示)(文中所提到的″触发(Activate)″是指施加一特定偏压而产生连接存储单元或开关的效果，偏压值可能高或低，视存储器的设计而定)。根据产品的规格与设计，页缓冲区可能控制两列或更多列的数据，因此一个完整的页读取操作可能包括了两条或更多条串行选择线12的成功触发。

利用冲压穿孔和插塞工艺，柱体是垂直延伸于所有半导体层之间，包括多个有源层11、多条串行选择线12和多条接地选择线13。形成从上到下具有均匀宽度的柱体是很重要的。柱体的宽深比(aspect ratio)越高，柱体宽度的均匀度就越差。柱体宽度的改变会造成阈值电压(threshold voltages)的变异。半导体层的最底层是接地选择线，而一柱体与接地选择线的交会处是一接地选择栅极，其做为一开关可用以选择对应的柱体。在接地选择线上方是有源层，在一柱体与有源层的交会处是存储单元。位于最底层的接地选择线可能具有最小柱体宽度，但由于所有的接地选择栅极都在相同层，接地选择栅极的阈值电压的分布并不会受到柱体宽度变化而被严重影响。但相反的，存储单元位于不同层，其阈值电压会受到柱体宽度、直径或其他特征的变化的影响。

随着柱体变化，阈值电压的分布可能变得更宽而产生收尾位(tail bits)。一般而言，阵列中的存储单元会因工艺变异，而使阈值电压的分布为高斯分布(Gaussian distribution)或常态分布(normal distribution)的形式。没有依循常态分布的存储单元，会造成编程和擦除阈值电压分布的收尾。这些位称为收尾位，他们的存在会影响存储器的可靠度(reliability)。

图4A、图4B为工艺变异下，图3的一部份结构的垂直剖面图。图4A中，柱体15的宽度在对应下层的有源层11处有剧烈下降，特别是在区块111处。由于区块111处的较窄柱体宽度，可能会产生具有较高阈值电压的收尾位。为了避免收尾位影响存储器的可靠度，是指示区块111处的有源层11予以排除。存储器元件中，柱体与有源层中的排除者交会处的宽度，可能小于柱体与被选择(selected)和未被选择(non-selected)的有源层相交会的宽度，在操作特性上可能产生变异而造成收尾位的问题。

另一个实施例，如图4B所示，柱体宽度从上到下可能是逐渐下降。因此，柱体在对应上层有源层和下层有源层的不同宽度(请参照区块112和113)会使阈值电压的分布变宽，而产生具有较高阈值电压的收尾位。相似地，为了避免产生收尾位，其因宽广阈值电压分布而发生在较窄或较宽的柱体宽度，是指示区块112和113处的有源层11予以排除。

图5为包括本发明一存储器的一区块的电路示意图。如图所示，存储器的区块包括串行(string)615的数目为NN×P的串接存储单元604。各串行615具有数目为NM的存储单元604。各存储单元604的结构如图1所示，且电性上包括一源极、一漏极和一控制栅极。由于许多晶体管的源极和漏极在电性上可相互交换，此两终端有时亦共同地被称之为「电流路径终端」(current path terminals)。

各串行615亦包括一串行选择栅极(string select gate)606和一接地选择栅极(ground select gate)608分别串连于该串行的两相对侧的存储单元604。串行选择栅极606是做为串行选择，而接地选择栅极608则避免存储单元电流在一编程操作时穿过串行。再者，各串行选择栅极606和接地选择栅极608是做为的串行的电流路径终端的控制栅极电极。

存储器元件的区块包括NWL个分开的有源层611，各有源层611在一串行615中是对应一个存储单元604。在区块的所有串行615中，各有源层611于对应该层的存储单元604则如同控制栅极电极的作用。有源层被耦接至可响应于指示存储器(indicator memory)的控制器，指示存储器可指示出欲排除的有源层。实施例所述的存储器元件包括一指示存储器，其可编程以指示哪些有源层待被排除。指示存储器可辨识出在存储器元件的所有区块中相同的被排除层，或是辨识出在存储器元件的各区块中不同的被排除层。

存储器元件的区块包括NSSL条分开的串行选择线(string selectlines)612有源层611耦接至一串行选择线译码器(SSL decoder)，串行选择线612对于相应的串行选择栅极606则如同控制栅极电极的作用。

存储器元件的区块包括NBL条分开的位线，且这些位线是分别耦接至对应串行选择栅极606的电流路径终端的其中之一。

存储器元件的区块包括一接地选择线(ground select line，GSL)。接地选择线为区块中所有接地选择栅极608的控制栅极电极。

另一实施例中，存储器元件的区块可包括超过一条的接地选择线，且存储器元件的接地选择栅极608被区分为数目NGSL＞1的可区别的非零子集合(distinct non-null subsets)的接地选择栅极608。例如，当NGSL＝2，接地选择栅极608的各子集合包括串行615中一半的接地选择栅极608。在接地选择栅极608的一相应的子集合中，NGSL条接地选择线分别为所有接地选择栅极的控制栅极电极。

图5中，一页缓冲是由NBL×NSSL个字节成，而一区块是由NBL×NSSL×NWL个字节成。当指示存储器指示出排除WLM，存储器元件的区块辨识出待排除的一有源层WLM，区块的位数则降至NBL×NSSL×(NWL-1)。当指示存储器指示出排除WLM和WLM-1，存储器元件的区块辨识出待排除的两有源层WLM和WLM-1，区块的位数则降至NBL×NSSL×(NWL-2)。区块的密度可通过定义待排除有源层的数目而调整。排除的有源层并不一定必须是位于较下层的有源层，可以是任何位置的有源层。当一存储器元件定义所有区块中有NEX个待排除有源层，存储器元件的密度为NBL×NSSL×(NWL-NEX)×NBLOCK当NEX≥2，待排除有源层可以是串连设置，或是无规地设置。

又一实施例中，指示存储器可以指示出1/2、1/4或1/8的有源层欲予以排除。

指示存储器包括一电编程熔丝(electrically programmed fuse，eFuse)存储器、一闪存、一只读存储器(ROM)、一随机存取存储器(RAM)、或类似物。

控制电路(control circuitry)耦接至有源层。在读取或编程半导体元件的操作中，控制电路，响应于指示存储器，是施加一第一控制电压至有源层其中的一被选择的有源层，施加一第二控制电压至未被选择的有源层，以及施加一第三控制电压至有源层中的一被排除的有源层。

第一、第二和第三控制电压皆不相同。第一控制电压为编程或读取电压施加至选择的有源层。第二控制电压为导通电压(Vpass)施加至未被选择的有源层。第三控制电压为另一导通电压(V′pass)施加至被排除层。

第三控制电压可根据持续时间或圈数而做相应调整，视储存于组态缓存器(configuration register)的操作时间或圈数的信息而定。例如，在操作存储器例如一年或1K圈数后，状态机可接收来自组态缓存器的讯号和改变第三控制电压。

存储器元件包括多个水平结构(horizontal structures)于一基板上，多个垂直结构(vertical structures)与水平结构正交设置，多个存储单元位于垂直结构和水平结构的交会处(cross-points)，一指示存储器(an indicatormemory)，指示这些水平结构中若有任何水平结构待被排除，以及一控制电路(control circuitry)耦接至水平结构，其中读取或编程存储器元件时，响应于指示存储器的控制电路是施加一第一控制电压至这些水平结构其中的一被选择的水平结构，施加一第二控制电压至未被选择的水平结构，以及施加一第三控制电压至水平结构中的一被排除的水平结构。

指示存储器亦可用来擦除存储器元件。

于一示例中，例如是一3D垂直通道结构(3D vertical channel structure)，多个水平结构包括导电材料、半导体材料或两者，这些水平结构可能是有源层，例如字线。多个垂直结构包括导电材料、半导体材料或两者，这些垂直结构可能是柱体。

于一其他示例中，例如是一3D垂直栅极结构(3D vertical gate structure)，多个水平结构包括导电材料、半导体材料或两者，这些水平结构可能是有源层，例如位线。多个垂直结构包括导电材料、半导体材料或两者，这些垂直结构可能是字线。

请参照图5，以下是说明一编程操作。其中一目标存储单元标示为A，而待排除的有源层为WLM。在编程之前，擦除整个区块以降低阈值电压至一擦除状态的阈值电压，在与非门存储器元件(NAND)中可以是低于0的电压值。在一编程脉冲施加于被选择的存储单元A的期间，被选择的位线BL2接收到约0V的一偏压，且未被选择的位线BL1和BL3-BLN接收到抑制偏压的电压。类似地，被选择的串行选择线SSL2接收到约3V的一偏压，而未被选择的串行选择线SSL1和SSL3-SSLP接收到抑制偏压的电压。被选择的有源层WL1接收到编程脉冲，未被选择的有源层WL2-WLM-1接收到通道电压(Vpass)，和待排除的有源层WLM接收到另一与通道电压Vpass不同的通道电压(V’pass)，据此开启NAND串行。

由于通道电压干扰与串行选择线SSL的数目成正比，因此通道电压干扰(pass voltage disturbance)问题在一三维NAND元件中比在一二维NAND元件中来得大。通道电压值应高于阈值电压但小于存储单元编程所需要的电压。由于柱体宽度的改变，于待排除有源层中的存储单元的阈值电压可能高过于未被选择的有源层中的存储单元的阈值电压，以致于通道电压V′pass可高于通道电压Vpass。然而，通道电压越高将造成更大的干扰，而具有较窄柱体宽度的存储单元会更受到通道电压干扰的影响。如果此干扰足以改变被干扰存储单元的阈值电压，使其从低阈值电压改变至高阈值电压，则擦除位于待排除有源层中的存储单元至具有负的阈值电压，造成通道电压V′pass低于通道电压Vpass。

在通道电压干扰和决定应用至未被选择的有源层与待排除的有源层的通道电压(Vpass和V′pass)等方面，读取操作与编程操作相似。

图6为编程操作的一时序图，根据此实施例编程操作是于三个区间(intervals)中执行。

于阶段T1一开始，控制电路是施加足以开启未被选择的串行选择线(SSLs)开关的电压(例如4.5V)，以及施加一低电压(例如0V)以关闭被选择的串行选择线开关。被选择的字线、和未被选择的字线和接地选择线(GSL)，则维持约0V。控制电路是施加约3V于选择和未被选择的位线。由于在此阶段之前，存储单元被擦除至具有负的阈值电压，施加至待排除的有源层的通道电压(V′pass)为约3V的电位，其足以开启于待排除的有源层的存储单元。在阶段T1尾声，未被选择的串行选择线和被选择的位线则回到约0V，而施加于被排除的字线的电压则维持通道电压(V′pass)约3V。一实施例中，阶段T1可维持约5微秒(μs)。

于阶段T2中，控制电路是施加约4.5V至串行选择线以开启被选择的串行选择线开关。被选择的位线、被选择与未被选择的字线、接地选择线(GSL)、及未被选择的串行选择线，则维持约0V。未被选择的位线维持在约3V。如此可使电流流动于耦接至被选择位线的串行中，而阻断耦接至未被选择位线的串行中的电流流动。在阶段T2尾声，施加于被选择的串行选择线的电压降至约3V。一实施例中，阶段T2可维持约5微秒(μs)。

于阶段T3一开始，施加于被选择的字线层的电压提升至约20V(编程脉冲)的编程电位(program potential)。其导通电压低于需编程存储单元A的电压。此示例中，施加于未被选择的字线的通道电压(Vpass)可以是9V，而施加于被排除的字符的通道电压(V′pass)可以是3V。于阶段T3期间，存储单元A被。一实施例中，阶段T3可维持约10微秒(μs)。

如图5所示，一种三维元件包括多个有源层和多个柱体垂直延伸于这些有源层间，而一种读取或编程一三维元件的方法包括：施加一第一控制电压至有源层中被选择的有源层之一，施加一第二控制电压至有源层中的一未被选择的有源层，和施加一第三控制电压至有源层中的一被排除的有源层，且第三控制电压不同于第二控制电压。此方法中，第二控制电压开启位于柱体和未被选择的有源层的交会处的存储单元，第三控制电压开启位于柱体和被排除的有源层的交会处的存储单元。此方法更包括编程一指示存储器(an indicator memory)，指示出被排除的有源层。其中是施加第三控制电压以响应可指出被排除的有源层的一指示存储器。指示存储器亦可用来擦除3D元件。

第一、第二和第三控制电压皆不相同。第一控制电压为编程或读取电压施加至选择的有源层。第二控制电压为导通电压(Vpass)施加至所有未被选择的有源层。第三控制电压为另一导通电压(V’pass)施加至被排除的有源层。

上述实施例是提出做为例示和说明之用，并非意图彻底详述或是限制本发明于所提出的精确形态。明显地，所属技术领域中具有通常知识者可依此揭露内容进行许多更动与润饰。例如，上述实施例中使用垂直通道电荷储存存储单元，具有其他形态存储单元的柱体亦可应用本发明，尽管没有(亦无须)达到上述所有的优点也没关系。特别是，非限制性地，任何和所有上述的变化、建议或是如本申请所提出的背景说明，已随本发明的实施例检附。再者，与任一实施例相关的任何和所有上述变化、建议或是检附的参考文献，也和其他所有实施例相关。揭露如上的实施例是用来做为本发明原理和实际应用的较佳说明，而使本发明所属技术领域中具有通常知识者可了解本发明的各种实施例，而可针对各应用做适当的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种存储器元件，包括：

多个水平结构(horizontal structures)于一基板上，这些水平结构包括导电材料、或半导体材料或两者；

多个垂直结构(vertical structures)与这些水平结构正交设置，这些垂直结构包括导电材料、或半导体材料或两者；

多个存储单元，位于这些垂直结构和这些水平结构的交会处(cross-points)；

一指示存储器(an indicator memory)，指示这些水平结构中若有任何该水平结构待被排除；和

控制电路(control circuitry)耦接至这些水平结构，

其中读取或编程该存储器元件时，响应于该指示存储器的该控制电路是施加一第一控制电压至这些水平结构其中的一被选择的该水平结构，施加一第二控制电压至未被选择的这些水平结构，以及施加一第三控制电压至这些水平结构中的一被排除的水平结构。

2.根据权利要求1所述的存储器元件，其中该第一控制电压、该第二控制电压和该第三控制电压皆不相同。

3.根据权利要求1所述的存储器元件，其中所有未被选择的这些水平结构皆施加该第二控制电压。

4.根据权利要求1所述的存储器元件，其中该第一控制电压包括一编程电压(a program voltage)或一读取电压(a read voltage)。

5.根据权利要求1所述的存储器元件，其中这些垂直结构与排除的该水平结构相交会的宽度，是小于这些垂直结构与被选择和未被选择的这些水平结构相交会的宽度。

6.根据权利要求1所述的存储器元件，其中这些水平结构包括字线。

7.根据权利要求6所述的存储器元件，其中这些垂直结构包括柱体(pillars)。

8.根据权利要求1所述的存储器元件，其中这些水平结构包括位线。

9.根据权利要求8所述的存储器元件，其中这些垂直结构包括字线。

10.一种半导体元件，包括：

多个有源层(active levels)；

多个柱体，垂直延伸于这些有源层间；

多个串接存储单元(series-connected memory cells)，位于这些柱体和这些有源层的交会处(cross-points)；和

控制电路(control circuitry)耦接至这些有源层，

其中读取或编程该半导体元件时，该控制电路是施加一第一控制电压至这些有源层其中的一被选择的该有源层，施加一第二控制电压至未被选择的这些有源层，以及施加一第三控制电压至这些水平结构中的一被排除的有源层。

11.根据权利要求10所述的半导体元件，其中该半导体元件更包括一指示存储器(an indicator memory)指示这些有源层中若有任何该个有源层待被排除。

12.根据权利要求10所述的半导体元件，其中该第一控制电压、该第二控制电压和该第三控制电压皆不相同。

13.根据权利要求10所述的半导体元件，其中该第二控制电压施加于所有未被选择的这些有源层。

14.根据权利要求11所述的半导体元件，其中响应于该指示存储器的该控制电路是施加该第三控制电压至这些有源层中的一被排除的有源层。

15.根据权利要求10所述的半导体元件，其中该被排除的有源层包括至这些有源层中的一最上层(an uppermost layer)或是一最下层(alowermost layer)。

16.根据权利要求10所述的半导体元件，其中该有源层的该柱体的宽度是小于被选择或未被选择的这些有源层的该柱体的宽度。

17.一种读取或编程一三维元件的方法，该三维元件包括多个有源层(active levels)和多个柱体(pillars)垂直延伸于这些有源层间，该方法包括：

施加一第一控制电压至这些有源层中的一被选择的该有源层；

施加一第二控制电压至这些有源层中的未被选择的多个该有源层；和

施加一第三控制电压至这些有源层中的一被排除的有源层，该第三控制电压不同于该第二控制电压；

其中，该第二控制电压开启位于这些柱体和未被选择的这些有源层的交会处的存储单元，该第三控制电压开启位于这些柱体和该被排除的有源层的交会处的存储单元。

18.根据权利要求17所述的方法，其中该第二控制电压施加于所有未被选择的这些有源层。

19.根据权利要求17所述的方法，其中施加该第三控制电压以响应可指示被排除的该有源层的一指示存储器(an indicator memory)。

20.根据权利要求17所述的方法，更包括编程一指示存储器(anindicator memory)以指示被排除的该有源层。