TWI574387B - 記憶體元件 - Google Patents

Description

記憶體元件

本發明是有關於一種高密度記憶體元件(high density memory devices)。特別是有關於一種內含多層記憶胞平面層(multiple planes of memory cells)並且排列而形成三維(Three-Dimension，3D)陣列的記憶體元件。

隨著積體電路元件之臨界尺寸(critical dimensions)縮小至一般記憶胞技術的極限，設計者開始尋求記憶胞的多平面層堆疊技術(techniques for stacking multiple planes of memory cells)，以得到較大儲存容量與較小位元成本(costs per bit)。例如賴二琨等人在2006年12月11~13日於IEEE Int'l Electron Devices Meeting所發表的“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory”，以及Jung等人在2006年12月11~13日於IEEE Int'l Electron Devices Meeting所發表的“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”，內容描述將薄膜電晶體技術(thin film transistor techniques)運用至電荷捕捉式記憶體技術(charge trapping memory technologies)中。而上述內容將通過引用併入的方式，全文收載於本說明書之中。

另外，Katsumata等人在2009年於2009 Symposium on VLSI Technology Digest of Technical Papers所發表的“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,”之內容描述一種在電荷捕捉式記憶體中提供垂直反及閘記憶胞(vertical NAND cells)的另一結構。上述內容亦通過引用併入的方式，全文收載於本說明書之中。Katsumata等人所描述的結構包括垂直反及閘閘極(vertical NAND gate)，使用矽-氧-氮-氧-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電荷捕捉技術，在每一個閘極與垂直通道(vertical channel)相交的位置形成儲存位置(storage site)。此種記憶體結構係建基於排列來作為反及閘閘極之垂直通道的一半導體材料柱，以及靠近於基板的一下選擇閘極與位於頂部的一上選擇閘極。複數個水平字元線係利用與多個半導體材料柱相交的多個平面字元線層來形成，並在每一層中形成所謂的閘極環繞式記憶胞(gate all-around cell)。

第1圖係繪示一管柱狀(pipe-shaped)位元可變成本(bit cost scalable,BiCS)快閃記憶胞(flash cell)柱在字元線層高度的水平剖面圖，例如是Katsumata等人的公開內容所述。 此一結構包含具有半導體材料中軸心110的柱狀體(pillar)15，垂直延伸穿過字元線層的堆疊結構。軸心110可以具有通過中央的接縫(seam)111，接縫111係由沉積技術產生。介電電荷捕捉結構，包括例如第一矽氧化物層112、矽氮化物層113和第二矽氧化物層114(可稱為ONO結構)，或其他圍繞軸心110的多層介電電荷捕捉結構。每一層中的柱狀體之平截頭體(frustum)與該層中的閘極環繞式字元線結合，以形成一記憶胞。

第2圖係繪示一立體半導體元件的透視圖。其包含複數個字元線導電層11的多層堆疊結構，每個字元線導電層11係平行於基板(未繪示)；複數個柱狀體15直交於基板，其中每一個柱狀體包含複數個串連(series-connected)記憶胞，位於柱狀體與導電層的交叉點上；以及複數條串列選擇線(string select lines，SSLs)12，平行於基板並位於導電層11之上，每一條串列選擇線與對應的一行(row)柱狀體相交。在每一個柱狀體與串列選擇線的相交處，定義出一個該柱狀體的串列選擇閘極(string select gate,SSG)。此一結構也包括接地選擇線(ground select lines,GSL)13(有時亦稱作下方選擇線(lower select lines)，特別是在如第2圖中的實施例，其中這些下方選擇線位於柱狀體的下端)，其排列方向平行基板並且於字元線導電層11下方形成一個階層。在每一個柱狀體與接地選擇線13的相交處，定義出一個接地選擇閘極(ground select gate,GSG)(有時亦稱作該柱狀體的下方選擇閘極(lower select gate,LSG))。一共同源極線 (common source line,CSL)10形成於平行基板且位於接地選擇線下方的一個階層中。此一結構亦包括複數條位於一階層中的平行位元線20，此一階層平行基板且位於串列選擇線之上。每一條位元線各自疊置於一行柱狀體上，且每一個柱狀體位於這些位元線之一者的下方。這些柱狀體15可以被建構成如上述第1圖所繪示的結構。

由於字元線導體層11的兩個部分字元線26A和字元線26B之間係橫向斷開(lateral split)，因此第2圖顯示出了兩個橫向的記憶胞區塊。例如，字元線26A定義出一個記憶胞區塊，而字元線26B定義出第二個記憶胞區塊。相似地，此圖顯示了兩個相對應的接地選擇線28A和28B。

第3圖係根據第2圖所繪示的部分結構俯視圖。由此二圖可以看出，一條字元線，例如字元線26A僅與整體結構中的部分柱狀體相交；每一條字元線26A或字元線26B定義出一個記憶胞區塊。因此，要從特定記憶胞區塊中讀取資料(data)，控制電路要先活化(activates)一個字元線26A、26B，以選擇一特定記憶胞區塊以及多層堆疊結構中的一特定階層，並進一步活化一條串列選擇線12選擇一特定行。同時活化接地選擇閘極(未繪示)，接著一行記憶胞通過位元線20被平行(in parallel)讀取至一頁面緩衝器(page buffer)(未繪示)。(此處所使用之「活化」意指施與特定偏壓以影響(to give effect to)被連結的記憶胞或開關。這個偏壓可以是高或低，端視記憶體的設計而定)。依照 產品的規格和設計，頁面緩衝器可以保存一或兩列資料，在此一情況下，整頁讀取操作(full page read operation)可包含後續二條或多條串列選擇線12的活化。

當立體堆疊記憶體結構如預期地大幅增加記憶密度(memory density)同時也衍生了許多製程上的挑戰，因為需要蝕刻非常深的孔以穿過許多層。這些深孔的寬度必須加寬，且每一深孔中心至中心的橫向距離必須增加，以符合製程裕度(process windows)。隨著製作流程的進步，不僅可以藉由增加堆疊結構中的字元線平面(word line planes)來增加儲存容量，更可以藉由減少柱狀體間之間距的方式來增加儲存容量。第4圖係繪示一個縮小關鍵尺寸之結構的俯視圖，其中記憶胞區塊中的位元線20的數目以及記憶胞區塊中串列選擇線12的數目都增加了。這不只降低成本，同時也可達到增進資料讀/寫速率(read/write data rate)的目的。因為，較多數量的位元線20代表平行操作(parallel operation)的增加。但另一方面，較多數量的串列選擇線12代表更多記憶胞會遭受到由字元線選擇所引起的導通電壓干擾(Vpass disturb)。單元胞電容(unit cell capacitance)也隨著串列選擇線12數量的增加而增大，因而導致電力消耗增加並使元件的操作速度變慢。

藉由增加堆疊中字元線導電層11的數量來增加位元線密度(bit density)，除了層數量增加所衍生可預期的製程挑戰之外，還有其缺點。於第2圖中可以看到一個具有階梯狀接觸 結構(stepped contact structure)連接至字元線導電層11的典型排列方式。為了形成觸點(contacts)22，藉以將導電層11連接至上方的金屬內連線(metal interconnects)24，必須製作穿過此結構的深溝渠(deep trench)。這些觸點22同時繪示於第4圖的俯視圖中。在一個典型的設計中，一記憶胞區塊中柱狀體15的的行數至少會和觸點22以及記憶層的數量一樣多。例如，請參見Komori,Y.,et.al.,“Disturbless flash memory due to high boost efficiency on BiCS structure and optimal memory film stack for ultra high density storage device,”Electron Devices Meeting,2008,IEDM 2008,IEEE International,vol.,no.,pp.1-4,15-17(Dec.2008)at 2，上述期刊內容將通過引用併入的方式，全文收載於本說明書之中。由於記憶層的增加也促使串列選擇線12的數量增加，因而也會導致電力消耗增加並使元件的操作速度變慢。

因此，有需要創造出一種可靠的解決方案，在增加立體記憶體結構之位元線密度同時降低其所引發的負面衝擊，以得到較佳的晶片良率、更緊密、效能更強大的電路、元件或系統。

本發明係提供一種記憶體元件，具有橫向劃分為複數個字元線的複數個導電層的多層堆疊結構。垂直方向的柱狀體各包含複數個串連記憶胞，位於柱狀體與導電層的交叉點上。串列選擇線位於導電層上方，並定義出柱狀體的選擇閘極。複數條 位元線位於串列選擇線上方。多個柱狀體排列於具有單位胞面積α的規律網格(regular grid)上，相鄰的串列選擇線於位元線方向具有至少大於等於α/pBL的相對距離。接地選擇線位於導電層的下方，並定義出柱狀體的接地選擇閘極。接地選擇線於位元線方向也具有至少大於等於α/pBL的相對距離。

前述的發明內容僅係針對本發明的各種面向提供基礎的理解。本發明內容並非用以識別本發明之關鍵或必要的元件，也非用以描繪本發明申請專利範圍的輪廓。其目的僅係以簡化的方式展現本發明的概念，以作為後述之詳細實施方式的序幕。本發明的特定實施例將詳述於申請專利範圍、說明書以及圖式之中。

10‧‧‧共同源極線

11‧‧‧字元線導電層

12，512A、512B(統稱為512)，612A、612B(統稱為612)，912‧‧‧串列選擇線

13‧‧‧接地選擇線

15、515、615、915、A~H‧‧‧柱狀體

20、520、620、BL‧‧‧位元線

22‧‧‧觸點

24‧‧‧金屬內連線

26A、26B、926A~926D(統稱為926)‧‧‧字元線

28A、28B、928A~928H(統稱為928)‧‧‧接地選擇線

110‧‧‧軸心

111‧‧‧接縫

112‧‧‧第一矽氧化物層

113‧‧‧矽氮化物層

114‧‧‧第二矽氧化物層

525、625、725A、725B、825A、825B‧‧‧虛線

930‧‧‧區域

區塊1~區塊4‧‧‧區塊

pBL‧‧‧間距

S、Sgsl1、Sgsl2、Sssl1、Sssl2‧‧‧間隔

Wssl‧‧‧寬度

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1圖係繪示管柱狀位元可變成本快閃記憶胞的水平剖面圖；第2圖係繪示一立體半導體元件的透視圖；第3圖係根據第2圖所繪示的部分結構俯視圖；第4圖係根據第2圖所繪示的部分結構俯視圖，由於關鍵尺寸縮小而容納更多的字元線和串列選擇線； 第5圖係繪示美國專利申請案第14/582,963號所揭露之扭轉陣列的一部分，顯示了兩相鄰之串列選擇線。

第6圖係繪示美國專利申請案第14/582,848號所揭露之平行四邊形陣列的一部分，亦顯示了兩相鄰之串列選擇線。

第7圖繪示第5圖之陣列部分中，柱狀體經過拉離(pulled away)後的結果。

第8圖繪示第6圖之陣列部分中，柱狀體經過拉離後的結果。

第9圖繪示使用將相鄰之串列選擇線之柱狀體以及相鄰之接地選擇線之柱狀體均彼此拉離的平行四邊形柱狀體排列。

用於在提升三維記憶體結構之位元線密度時，減低所可能產生的負面影響之問題的其中一個解決方案，係揭露於美國專利申請案第14/582,963號「高速垂直通道之三維反及閘記憶體之扭轉陣列設計」當中，此處透過引用併入的方式，將此專利全文收載於本說明書之中。更詳細描述其中之內容，係揭露一種記憶體裝置，具有排列位向平行於一基板的多個導電層構成之多層堆疊。每個排列位向直交於基板的柱狀體包括串連的記憶胞，記憶胞係位於柱狀體與導電層的交叉點。串列選擇線係配置於導電層之上，柱狀體與串列選擇線的每個交叉點係分別定義出柱狀體的一個選擇閘極。位元線係配置於串列選擇線之上。柱狀體係設置於一規則網格上，其中規則網格係相對於位元線被旋轉。網 格可以具有正方形、矩形或菱形的記憶胞單元，且可以相對於位元線藉由tan(θ)=±X/Y旋轉一角度θ，其中X和Y係為互質的整數。串列選擇線可以被製成足夠寬的以相交記憶胞單元一側的兩個柱狀體或記憶胞單元的所有柱狀體，或足夠寬的以相交兩個或更多非相鄰的記憶胞單元的柱狀體。這樣的旋轉可容許較高密度的位元線，因此可因為平行操作的增加而得到較高的資料讀/寫速率。同時也可以使用較少數量的串列選擇線，藉由降低單元胞電容，來降低干擾和電力消耗，進而增進資料讀/寫速率。

上述問題的另一個解決方案，係揭露於美國專利申請案第14/582,848號「高速垂直通道之三維反及閘記憶體之平行四邊形單元胞設計」當中，此處透過引用併入的方式，將此專利全文收載於本說明書之中。更詳細描述其中之內容，相對於前述專利申請案中之柱狀體係設置於一被旋轉之網格上，在此案中複數個柱狀體中的多個柱狀體排列於一個具有非矩形平行四邊形(non-rectangular parallelogram)單元胞的規律網格上。這些柱狀體可被排列而定義出複數條平行柱狀體排線(parallel pillar lines)。這些平行柱狀體排線與這些位元線係夾一大於0°之銳角(acute angle)θ。每一條平行柱狀體排線具有大於1個的n個柱狀體。所有的柱狀體都和這些串列選擇線中的一條特定的共同串列選擇線相交。如同前述的扭轉陣列一般，這樣的平行四邊形陣列設計可容許較高密度的位元線，因此可因為平行操作的增加而得到較高的資料讀/寫速率。同時也可以使用較少數量的串列選擇線， 藉由降低單元胞電容，來降低干擾和電力消耗，進而增進資料讀/寫速率。

於上述的兩種解決方案中所描述得到的好處，一部分是因為可以製造在位元線方向上明顯寬於傳統陣列的串列選擇線。然而這樣仍然有一些限制，此限制是因為串列選擇線與位元線的交叉點，應該要唯一而且準確地定位柱狀體的其中一個。如果串列選擇線在位元線方向上太寬，那麼就有可能在同一個串列選擇線之下，同於單一的位元線之下時具有多於一個柱狀體，從而造成了定址衝突(addressing conflict)。如果串列選擇線在位元線方向上太窄，那麼就有可能會有些位元線在穿過一整個串列選擇線之時，底下沒有任何的柱狀體。

為了滿足這些限制，就必須要把製程裕度控制在非常窄的範圍內。第5圖係繪示美國專利申請案第14/582,963號所揭露之旋轉陣列的一部分。此圖繪示了一個足夠大的區域，以涵蓋兩相鄰之串列選擇線512A及512B(統稱為串列選擇線512)在位元線方向上的寬度。在此圖當中，將位元線標示為位元線520，而將柱狀體標示為柱狀體515。可以看到，取決於陣列相對於位元線方向所旋轉的角度，可能會造成有些柱狀體非常靠近串列選擇線的邊緣。例如是，請參照第5圖中所示由虛線所圈出的柱狀體。

第6圖係繪示美國專利申請案第14/582,848號所揭露之平行四邊形陣列的一部分，亦顯示了兩相鄰之串列選擇線。 此圖繪示了一個足夠大的區域，以涵蓋兩相鄰之串列選擇線612A及612B(統稱為串列選擇線612)在位元線方向上的寬度。在此圖當中，將位元線標示為位元線620，而將柱狀體標示為柱狀體615。可以看到，在這樣的設計中，可能會造成有些柱狀體非常靠近串列選擇線的邊緣。請參照第6圖中鄰接於介於所示之兩個串列選擇線612之邊界者。

在第5圖及第6圖兩者的排列當中，於位元線方向上介於兩相鄰之串列選擇線之間的間隔(spacing)可以非常小，使得串列選擇線的製程裕度非常窄。此外，在兩個例子當中，鄰接於串列選擇線之邊緣的柱狀體的製程裕度也非常受到限制，並且可能在位元線方向上無法具有足夠的空間來形成環繞此柱狀體的閘極。

在描述問題的解決方案之前，先定義一些特定詞彙的定義是有幫助的。此處所謂「橫向」空間維度(“lateral”dimensions)是指平行於基板的空間維度。例如，於第2圖中標示為X軸和Y軸的空間維度即為此處所說的「橫向」空間維度，而標示為Z軸的空間維度有時稱作「垂直」空間維度(“vertical”dimension)。此外，此處所述的位於其他階層「之上(above)」或「之下(below)」的一特定階層，在不同實施例中，可以藉由一或多層的中間層(intervening layers)而與其他階層分開。如果沒有使用中間層，則此處即使用「正上方(immediately above)」或「正下方(immediately below)」一詞。相同的解釋方式也適用 於描述「疊置(superposing)」於其他階層上、位於其他階層「下方(underlying)」或位於其他階層「之上(over)」的一特定階層。

此處所謂兩個項目彼此「鄰接」，是指如果他們沒有被另一相同型態的項目隔離。例如，如果中間沒有串列選擇線存在於他們之間，即使兩條的串列選擇線並沒有彼此碰觸，兩條串列選擇線也被認為是彼此「鄰接」。除非有明確要求，否則「鄰接」一詞並不需要二者要直接毗連。

在第5圖的扭轉陣列排列方式中，可發現位於柱狀體陣列中的柱狀體515排列成具有X軸和Y軸兩個橫向空間維度的規律網格。其中X軸與位元線平行，Y軸與位元線直交。此處所謂的「規律網格」或「規律陣列(regular array)」，是指可以被區分成相鄰單元胞的網格(陣列)。其中全體記憶胞可填滿此一網格，且全體記憶胞具有相同的形狀和尺寸。於第5圖中，例如所繪示的正方形單元胞ABDC。同時，在特定實施例中，網格本身可以包括多個柱狀體，而網格之邊界，如同此處所使用的「網格」一詞，不需要任何規則限制。

相似的，在第6圖所示的平行四邊形排列中，可發現位於柱狀體陣列中的柱狀體615排列成類似的具有X軸和Y軸兩個橫向空間維度的規律網格。於第6圖中，例如所繪示的平行四邊形單元胞ABDC。

對於扭轉陣列排列與平行四邊形排列兩者而言，此處所使用的位於規律網格中的「單元胞」一詞，被定義為一種平 行四邊形單元胞ABDC，其四個頂點位在網格的四個柱狀體，其中四個柱狀體A、B、C和D是先從柱狀體A開始定義，接著選擇網格中最靠近柱狀體A的柱狀體為柱狀體B，然後選擇在網格中與柱狀體A及柱狀體B不共線(non-collinear)，但在網格中最靠近柱狀體A的柱狀體為柱狀體C，並選擇位於平行四邊形的第四個頂點上的柱狀體D。於第5圖及第6圖之結構兩者之中，每一個單元胞都至少具有一側不與X軸也不與Y軸平行。除非另有說明外，此處所述柱狀體之間的「距離(distance)」是指二柱狀體之中心到中心的歐幾里德距離(Euclidean center-to-center distance)。另外，此處所述兩柱狀體之間「在特定方向的距離(distance in a particular dimension)」，是指兩柱狀體的坐標在該方向的差值，並忽略其他方向的座標。例如，在第5圖中，兩柱狀體A和B之間的距離為d，而兩柱狀體A和C之間的距離亦為d。兩柱狀體B和C之間的「距離」(即歐幾里德距離)為d2，但兩柱狀體B和C之間「在Y軸方向的距離」與位元線的間距相同，均為間距pBL。另外，此處所述「最靠近」一給定柱狀體的柱狀體，是指具有離該給定柱狀體最短距離的柱狀體。假如有一個以上具有離該給定柱狀體相同最短距離的柱狀體，則其中任何一個柱狀體都符合離該給定柱狀體最短距離的條件。

在第5圖所繪示的網格中，單元胞ABDC為正方形。此處所使用的「正方形」，是「矩形」的特殊實施例。因為，正方形是一種四邊等長的矩形。同樣的，「正方形」，也是「菱形 (rhombus)」的特殊實施例。因為，正方形也是一種四個內角皆為直角(right angles)的菱形。再者，「正方形」、「矩形」和「菱形」皆係「平行四邊形」的特殊實施例。矩形是一種四個內角皆為直角的平行四邊形；菱形是一種四邊等長的平行四邊形；而正方形則是一種四個內角皆為直角且四邊等長的平行四邊形。因此第5圖所繪示的正方形單元胞ABDC可同時被稱作菱形、矩形和平行四邊形。

於第5圖中，繪示了另一個平行四邊形單元胞EFHG。平行四邊形單元胞EFHG是先選擇柱狀體E，接著選擇在網格中位於相鄰位元線上最接近柱狀體E的柱狀體為柱狀體F，然後選擇與柱狀體E同一位元線上最接近柱狀體E的柱狀體為柱狀體G，然後選擇位於平行四邊形的第四個頂點上的柱狀體H。這樣一來在相鄰的位元線上就有兩個相對的平行四邊形單元胞EFHG。可以看到的是，單元胞EFHG的面積與單元胞ABDC的面積相等。更可以看到的是，由於線段EG位於位元線之上，且其端點與柱狀體重合，串列選擇線512必須要在位元線方向上夠窄，使得柱狀體E及柱狀體G位於串列選擇線512中不同的串列選擇線上，以避免定址衝突。這樣的情形也發生在線段FH上。因為單元胞的面積等於線段EG(或線段FH)乘以柱狀體E與柱狀體F(或柱狀體G與柱狀體H)在Y軸方向上的距離即間距pBL，所以可以看到在第5圖所示的排列當中，串列選擇線512的在位元線方向的寬度必須要小於α/pBL，以避免定址衝突，其中α為單元胞 的面積。

相似的，於第6圖中，繪示了平行四邊形單元胞EFHG。第6圖中所繪示的平行四邊形單元胞EFHG係相對於第5圖所繪示的平行四邊形單元胞EFHG，採用與上述內容相同的方式來定義。在第5圖中，相鄰的位元線上有兩個相對的平行四邊形單元胞EFHG。同樣的，在第6圖中單元胞EFHG的面積與單元胞ABDC的面積相等。更可以看到的是，由於線段EG位於位元線之上，且其端點與柱狀體重合，串列選擇線612必須要在位元線方向上夠窄，使得柱狀體E及柱狀體G位於串列選擇線612中不同的串列選擇線上，以避免定址衝突。這樣的情形也發生在線段FH上。因為單元胞的面積等於線段EG(或線段FH)乘以柱狀體E與柱狀體F(或柱狀體G與柱狀體H)在Y軸方向上的距離即間距pBL，所以可以看到在第5圖所示的排列當中，串列選擇線612的在位元線方向的寬度必須要小於α/pBL，以避免定址衝突，其中α為單元胞的面積。

基於上述定義，第7圖繪示基於第5圖的扭轉陣列排列的上述製程裕度問題的解決方法。可以看到，位於串列選擇線512中相鄰的串列選擇線之下的柱狀體陣列部分被彼此「拉離」。特別是，給定單元胞之一不平行且不垂直於位元線方向的側邊，若將一線段平行於此側邊延伸，這樣的線段將不再同時與兩相鄰之串列選擇線之下的柱狀體相交。舉例而言，在第5圖中，可以看到虛線525平行於單元胞ABDC之側邊AC。側邊AC與位元 線方向並不平行也不垂直。此虛線525與串列選擇線512A及串列選擇線512B兩者之下的柱狀體均有相交。於第7圖的實施例中，在陣列部分被拉離之後，相同的虛線(第7圖中的虛線725A)與串列選擇線512A之下的柱狀體相交，然而不再與串列選擇線512B之下的柱狀體相交。取而代之的是，相同的柱狀體現在位於不同的虛線725B之下，而虛線725B與虛線725A與位元線具有相同的夾角。換句話說，虛線525在串列選擇線512A及串列選擇線512B之間，可以說是斷掉(broken)了或是移動(shifted)了。再換句話說，虛線525與串列選擇線512B之下的柱狀體相交的部分，「不再對齊(no longer aligns with)」虛線525與串列選擇線512A之下的柱狀體相交的部分。此外，在第7圖之實施例中，可以看到與第5圖的排列不同的是，串列選擇線712在位元線方向上之寬度Wssl大於α/pBL，其中α為單元胞的面積。相較於第5圖之沒有「拉離」的情況下，具有這樣寬度的串列選擇線可造成定址衝突。

相似地，第8圖繪示基於第6圖的平行四邊形陣列排列的上述製程裕度問題的解決方法。可以看到，位於串列選擇線612中相鄰的串列選擇線之下的柱狀體陣列部分被彼此「拉離」。特別是，給定單元胞之一不平行且不垂直於位元線方向的側邊，若將一線段平行於此側邊延伸，這樣的線段將不再同時與兩相鄰之串列選擇線之下的柱狀體相交。舉例而言，在第6圖中，可以看到虛線625平行於單元胞ABDC之側邊AC。側邊AC與位元 線方向並不平行也不垂直。此虛線625與串列選擇線612A及串列選擇線612B兩者之下的柱狀體均有相交。於第8圖的實施例中，在陣列部分被拉離之後，相同的虛線(第8圖中的虛線825A)與串列選擇線612A之下的柱狀體相交，然而不再與串列選擇線612B之下的柱狀體相交。取而代之的是，相同的柱狀體現在位於不同的虛線825B之下，而虛線825B與虛線825A與位元線具有相同的夾角。換句話說，虛線625在串列選擇線612A及串列選擇線612B之間，可以說是斷掉了或是移動了。再換句話說，虛線625與串列選擇線612B之下的柱狀體相交的部分，「不再對齊」虛線625與串列選擇線612A之下的柱狀體相交的部分。此外，在第8圖之實施例中，可以看到與第5圖的排列不同的是，串列選擇線812在位元線方向上之寬度Wssl大於α/pBL，其中α為單元胞的面積。相較於第6圖之沒有「拉離」的情況下，具有這樣寬度的串列選擇線可造成定址衝突。

透過陣列部分的拉伸，可以提高相鄰的串列選擇線在位元線方向上的間隔S，也就放寬了間隔S的製程裕度。較佳的是，間隔S係選自於大約等於柱狀體中心到中心的間隔(center-to-center spacing)的一半。此外，串列選擇線在位元線方向上的寬度Wssl也隨之擴大，也放寬了相鄰於串列選擇線之邊緣之柱狀體周圍之閘極材料的製程裕度。較佳的是串列選擇線在位元線方向從在邊緣的柱狀體中心往外延伸大約柱狀體中心到中心的間隔的一半。應當注意的是，雖然較佳的是所有的串列 選擇線在位元線方向上都具有相同的寬度，然而這並非所有實施例都必須具備。

應當注意的是，對於已「拉離」的例如第7圖及第8圖所示之實施例，「單元胞」僅定義於在同一個串列選擇線之下的柱狀體之間。此定義並不包括跨越兩串列選擇線之間隔的平行四邊形。

於第7圖及第8圖的實施例中，較佳的是串列選擇線在位元線方向上的寬度Wssl相較於位元線間距pBL而言來得大。特別是，由於製程裕度的考量，三維陣列的單元胞必須要大於傳統二維陣列的單元胞。通常在三維陣列中，為了要允許用於所使用的深蝕刻的足夠大的製程裕度，柱狀體間距(inter-pillar pitch)必須要是在二維陣列中的大約5倍。為了要達到相同的位元線密度，所以可以使用扭轉陣列排列或者是平行四邊形排列使位元線密度增加至少5倍(也就是降低間距pBL至少5倍)。位於每一組的5條位元線之上的串列選擇線，從而可以在位元線方向具有5倍於柱狀體間距的寬度，周圍再多加上一個柱狀體間距，已允許邊緣柱狀體的額外製程裕度，造成了在位元線方向6倍於柱狀體間距，或者說是6×5=30倍位元線間距的寬度。亦即，Wssl30×pBL。若是扭轉陣列或平行四邊形陣列設計為可增加位元線密度超過5倍(也就是降低間距pBL超過5倍)的話，寬度Wssl即可相對應地提高。

相似的，在第7圖及第8圖的實施例中，較佳的是 串列選擇線之間的間隔S是窄得合理可行，而仍然允許足夠大的製程裕度。通常間隔S大約等於柱狀體間距的一半，是個很好的折衷方案。如果串列選擇線在位元線方向上的寬度Wssl是柱狀體間距的6倍的話，如上所述，串列選擇線寬度以及間隔S的比值也就會是Wssl/S=6/0.5=12左右。若是扭轉陣列或平行四邊形陣列設計為可增加位元線密度超過5倍(允許串列選擇線在位元線方向上的寬度Wssl大於柱狀體間距的6倍)的話，假設間隔S仍然大約等於柱狀體間距的一半，串列選擇線寬度以及間隔S的比值也就會是Wssl/S12。綜上所述，所以較佳的是Wssl12×S。

接地選擇線寬度及間隔的考量

於第2圖的傳統排列中，接地選擇線13在位元線方向(bit line direction)具有與字元線導電層11近乎相同的寬度。換言之，每個區塊只有一個接地選擇線。因此，當活化下方選擇閘極以活化一行記憶胞，此一相同的動作也會活化區塊中下方選擇閘極的其他記憶胞。因此，共用被活化的下方選擇線的未被選擇的柱狀體會連接至源極，如此更進一步加劇了通過電壓干擾的問題。

此一問題的解決方案係描述於美國專利申請案第14/640,869號「三維反及閘結構中之分離下方選擇線」中，此處透過引用併入的方式，將此專利全文收載於本說明書之中。大致而言，此專利申請案提供了類似於第2圖所示的記憶體元件，除 了其接地選擇線斷開得較多，使得接地選擇線位於每一條字元線下方的數量大於1，但少於串列選擇線位於每一條字元線上的數量。此技術允許設計者藉由在不同實施例中改變每一區塊中彼此分離的接地選擇線的數量，來權衡在位元線方向的密度以利於降低通過電壓干擾。

如同於串列選擇線，接地選擇線也可以獲益於將相鄰的接地選擇線之上的柱狀體陣列部分「拉離」。對於串列選擇線的拉離之上述所有相同的考慮及變化，都可以應用於分離的接地選擇線。此外，此技術也可在單一實施例中同時用於串列選擇線及接地選擇線。

第9圖繪示第6圖之平行四邊形柱狀體排列的應用，以增加位元線的密度並減少串列選擇線的密度，但也可以採用第5圖的扭轉陣列排列。第9圖的左手邊為一記憶體陣列的俯視圖。此處繪示了四個記憶胞的區塊：區塊1由字元線926A定義，區塊2由字元線926B定義，區塊3由字元線926C定義，以及區塊4由字元線926D定義(統稱為字元線926)。每一個區塊包括N_GSL=2個接地選擇線位於每個字元線之下，並在位元線方向上彼此隔開。特別是區塊1包括接地選擇線928A、928B，區塊2包括接地選擇線928C、928D，區塊3包括接地選擇線928E、928F，區塊4包括接地選擇線928G、928H(統稱為接地選擇線928)。每一個接地選擇線928位於N_SSLG=3條串列選擇線912之下。第9圖的右手邊繪示區域930的放大圖，繪示了區塊1及區塊2中， 位於位元線方向上的一條狀區域。在平行四邊形排列中個別的柱狀體915係放大繪示。應當注意的是，在一般情況下，於各個實施例當中，N_GSL可為任意大於0的整數，而N_SSLG可為任意大於0的整數。

可以看到，如同上述關於第7圖及第8圖的部分，位於同一個接地選擇線928之上相鄰的串列選擇線912之下的柱狀體係彼此被拉離。此外，位於接地選擇線928中相鄰的接地選擇線之上的柱狀體也以相同的狀況被拉離。於第9圖中，位於同一個接地選擇線928之上的相鄰之串列選擇線912之間的間隔係指定為間隔Sssl1，共用同一個區塊的相鄰之接地選擇線928之間的間隔係指定為間隔Sgsl1。共用同一個區塊而跨越相鄰之接地選擇線928之間的相鄰之串列選擇線912之間的間隔係指定為Sssl2，跨越相鄰之區塊之間的相鄰之接地選擇線928之間的間隔係指定為間隔Sgsl2。可以看到，間隔Sgsl1可大致上與間隔Sssl1相等，以及間隔Sssl2係大於間隔Sssl1。

特別是有關於共用同一個區塊的相鄰之接地選擇線928，在陣列區域被拉離之後，類似於第8圖中虛線825A，並與接地選擇線928A之上的柱狀體相交的線(第9圖中未繪示)不會與接地選擇線928B之上的柱狀體相交，然而若是不拉離的話就會相交。反之，相同的柱狀體於拉離之後係位於不同的線之下，此線類似於第8圖中虛線825B的線(第9圖中未繪示)，與位元線具有相同的夾角。換句話說，與位於接地選擇線928A及928B 兩者之上的柱狀體相交的線，在接地選擇線928A及接地選擇線928B之間，可以說是斷掉了或是移動了。再換句話說，此線與接地選擇線928B之下的柱狀體相交的部分，「不再對齊」此線與接地選擇線928A之下的柱狀體相交的部分。此外，在第9圖之實施例中，接地選擇線928在位元線方向上之寬度Wgsl大於α/pBL，其中α為單元胞的面積。相似於串列選擇線的情況，若是沒有將相鄰之接地選擇線928之上的柱狀體陣列「拉離」，具有這樣寬度的接地選擇線可造成定址衝突。

透過陣列部分的拉伸，可以提高相鄰的接地選擇線在位元線方向上的間隔Sgsl1，也就放寬了間隔Sgsl1的製程裕度。較佳的是，間隔Sgsl1係選自於大約等於柱狀體中心到中心的間隔的一半。此外，接地選擇線在位元線方向上的寬度Wgsl也隨之擴大，也放寬了相鄰於接地選擇線之邊緣之柱狀體周圍之閘極材料的製程裕度。較佳的是接地選擇線在位元線方向從在邊緣的柱狀體中心往外延伸大約柱狀體中心到中心的間隔的一半。

如上所述，較佳的是Wssl/pBL30以及Wssl/S12。對於接地選擇線而言，較大的W_GSL可提高記憶密度。這可以看到是因為，根據第9圖的說明，跨越相鄰之接地選擇線之間的相鄰之串列選擇線之間的間隔Sssl2，係大於未跨越相鄰之接地選擇線之間的間隔Sssl1。所以，若是在接地選擇線之間具有較少的間隔數量，可以增加記憶密度，意味著在每一個接地選擇線之上覆有更多的串列選擇線。另一方面，若是在每一個接地選擇線 之上覆有太多的串列選擇線，就可能造成程式干擾(program disturb)的挑戰。在這些相互競爭的因素之間，較佳的折衷方案係為W_GSL>2×W_SSL。此外，由於較佳的是間隔Sgsl1係大約等於間隔Sssl1，所以較佳的是Wgsl/pBL60以及Wgsl/Sgsl124。

應當注意的是，雖然較佳的是所有的接地選擇線在位元線方向上都具有相同的寬度，以及在位元線方向上位於相同數量的串列選擇線之下，然而這並非所有實施例都必須具備。

本文所用的給定值(given value)係「響應(responsive)」一個先前值(predecessor value)，如果此先前值影響了給定值。如果有中間製程元件、步驟或時段，給定值仍會「響應」先前值。如果此中間製程元件或步驟與一個以上的值結合，中間製程元件或步驟的輸出信號被認為是「響應」每一個輸入值。如果給定值等於先前值，這僅僅是一個退化情況(degenerate case)，其中該給定值仍然被認為是「響應」該先前值。給定值對另一值的「依賴程度(dependency)」也可作類似的定義。

本文所用的某一資訊項目(an item of information)的「識別(identification)」，並不需要該資訊項目的直接說明(direct specification)。資訊可以藉由通過間接的一個或多層(one or more layers of indirection)簡單地參照一實體資訊(actual information)進而在某一個領域中被「識別(identified)」，或者通過識別一或多個不同的資訊項目而被識別。其中，這些不同的資訊項目整體 加總起來足以確定資訊的實體項目(actual item of information)。另外，本文所用的「確定(determine)」一詞的意思和「確認(identify)」相同。

本文揭露了個別獨立的技術特徵或二個或多個該些獨立技術特徵的組合。在某個程度上，該技術領域具有通常知識者可以基於本說明書的整體說明，按照一般知識來實施該些個別獨立的技術特徵與技術特徵的組合。無論該些個別獨立的技術特徵與技術特徵的組合是否解決了本文所述的問題，且不會限制本發明的申請專利範圍。本案所揭露的實施例可以包含該些個別獨立的技術特徵與技術特徵的組合。基於前述理由，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。

本發明前述的較佳實施例已經被提供用於解釋和描述的目的。其並非意指實施例之窮舉或限定本發明公開至精確的形式。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。尤其是，但不限於，各種變化類形、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，都被納入本發明說明書的實施例之中。另外，各種變化類形、建議或本文有關技術背景之段落中任何和所有通過引用併入方式被納入本說明書的內容，也都被認為已被本案的其他實施例所教示。本文所描述的實施例僅係被選擇來對本發明的原理和其實際應用作最好的解釋，進而 使本領域中具有通常知識者，能夠理解本發明的各種實施例以及各種適合於達到預期特定用途的修改與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

612A、612B‧‧‧串列選擇線

615、A~H‧‧‧柱狀體

620‧‧‧位元線

825A、825B‧‧‧虛線

pBL‧‧‧間距

S‧‧‧間隔

Wssl‧‧‧寬度

Claims (15)

1. 一種記憶體元件，位於一基板上，該記憶體元件包括：複數個導電層組成之一多層堆疊結構，各該導電層係平行於該基板；複數個柱狀體與該基板直交排列，各該柱狀體包括串連之複數個記憶胞，該些記憶胞係位於該些柱狀體及該些導電層之複數個交叉點；複數個串列選擇線平行於該基板並位於該些導電層之上，各該串列選擇線係各自與該些柱狀體中各自之一第一特定柱狀體子集交會，複數個各該串列選擇線及各該柱狀體之交會點係各自定義對應之該些柱狀體之一選擇閘極，且所有的該些串列選擇線係覆蓋於該些導電層中的其中一者之上；彼此平行的複數個位元線，位於平行於該基板且在該些串列選擇線之上的一層中，各該位元線係各自疊置於該些柱狀體中各自之一第二特定柱狀體子集之上，該些位元線具有一間距為pBL，各該柱狀體係位於該些位元線的其中一個之下，該些位元線中沒有任何一個與在該些串列選擇線的其中一個之下的該些柱狀體的其中超過一者交會，其中該些柱狀體係排列為具有兩橫向維度的一規則網格，該規則網格具有由該些柱狀體中的一第一柱狀體、一第二柱狀體、一第三柱狀體及一第四柱狀體分別位於一平行四邊形之頂點所形成之一單元胞，該第一柱狀體、該第二柱狀體、該第三柱狀體、 該第四柱狀體係與該些串列選擇線中的同一者交會，該第二柱狀體係為於該規則網格中最靠近該第一柱狀體者，以及該第三柱狀體係為於該規則網格中不與該第一柱狀體及該第二柱狀體共線者中另一最靠近該第一柱狀體者，其中該些串列選擇線中相鄰兩串列選擇線於一位元線方向具有複數個相對距離，該些相對距離係至少大於等於α/pBL，其中α係為該單元胞之面積。
2. 如申請專利範圍第1項所述之記憶體元件，其中該些柱狀體係排列為一具有兩垂直橫向維度的規則網格，且該兩橫向維度中沒有任何一者垂直於或平行於該些位元線。
3. 如申請專利範圍第1項所述之記憶體元件，其中該些串列選擇線中的其中一者於該位元線方向具有一寬度為Wssl，其中Wssl/pBL30。
4. 如申請專利範圍第3項所述之記憶體元件，其中該些串列選擇線中的相鄰兩串列選擇線於該位元線方向之寬度係至少大於等於Wssl，其中該相鄰兩串列選擇線於該位元線方向係以一間隔S進行間隔， 而其中Wssl/S12。
5. 如申請專利範圍第1項所述之記憶體元件，其中該些串列選擇線中的相鄰兩串列選擇線於該位元線方向之寬度係至少大於等於Wssl，其中該相鄰兩串列選擇線於該位元線方向係以一間隔S進行間隔，而其中Wssl/S12。
6. 如申請專利範圍第1項所述之記憶體元件，其中該些導電層中的其中一者係完整包圍其所相交之各該柱狀體之側壁。
7. 如申請專利範圍第1項所述之記憶體元件，其中各該導電層係橫向分為由至少一字元線所組成之一集合；更包括複數個接地選擇線位於該些導電層之下，各該接地選擇線各自與該些柱狀體中各自之一第三特定柱狀體子集交會，複數個各該串列選擇線及各該柱狀體之交會點係各自定義該些柱狀體之一接地選擇閘，該些接地選擇線中位於該些字元線中之一第一字元線之下的一數量N_GSL係大於1，其中該些串列選擇線中位於該些接地選擇線中之一第一接地選擇線之上的串列選擇線具有一數量N_SSL，及其中該些接地選擇線中位於該第一字元線之下的相鄰兩 接地選擇線於該位元線方向具有複數個相對距離，該些相對距離係至少大於等於α/pBL，其中α係為該單元胞之面積。
8. 如申請專利範圍第7項所述之記憶體元件，其中該些接地選擇線中位於該第一字元線之下的該數量N_GSL係介於1與該些串列選擇線中疊置於該第一接地選擇線之上的該數量N_SSL之間，且不包括1與該數量N_SSL。
9. 一種記憶體元件，位於一基板上，該記憶體元件包括：複數個導電層組成之一多層堆疊結構，各該導電層係橫向劃分為由至少一字元線所組成之一集合；複數個柱狀體與該基板直交排列，各該柱狀體包括串連之複數個記憶胞，該些記憶胞係位於該些柱狀體及該些導電層之複數個交叉點；複數個串列選擇線位於該些導電層之上，各該串列選擇線係各自與該些柱狀體中各自之一第一特定柱狀體子集交會，複數個各該串列選擇線及各該柱狀體之交會點係各自定義對應之該些柱狀體之一選擇閘極，該些串列選擇線中疊置於該些接地選擇線中之一第一接地選擇線之上的串列選擇線具有一數量N_SSL；彼此平行的複數個位元線疊置於該些串列選擇線之上，各該位元線係各自位於該些柱狀體中各自之一第二特定柱狀體子集之上，該些位元線具有一間距為pBL，各該柱狀體係位於該些位 元線的其中一個之下，該些位元線中沒有任何一個與在該些串列選擇線的其中一個之下的該些柱狀體的其中超過一者交會；以及複數個接地選擇線位於該些導電層之下，各該接地選擇線各自與該些柱狀體中各自之一第三特定柱狀體子集交會，複數個各該串列選擇線及各該柱狀體之交會點係各自定義該些柱狀體之一接地選擇閘，該些接地選擇線中位於該些字元線中之一第一字元線之下的接地選擇線的具有一數量N_GSL，其中該些柱狀體係排列為具有兩橫向維度的一規則網格，該規則網格具有由該些柱狀體中的一第一柱狀體、一第二柱狀體、一第三柱狀體及一第四柱狀體分別位於一平行四邊形之頂點所形成之一單元胞，該第一柱狀體、該第二柱狀體、該第三柱狀體、該第四柱狀體係與該些串列選擇線中的同一者交會，該第二柱狀體係為於該規則網格中最靠近該第一柱狀體者，以及該第三柱狀體係為於該規則網格中不與該第一柱狀體及該第二柱狀體共線者中另一最靠近該第一柱狀體者，其中該些串列選擇線中相鄰兩串列選擇線於一位元線方向具有複數個相對距離，該些相對距離係至少大於等於α/pBL，其中α係為該單元胞之面積。
10. 如申請專利範圍第9項所述之記憶體元件，其中該些接地選擇線中位於該第一字元線之下的接地選擇線的該數量N_GSL 係介於1與該些串列選擇線中疊置於該第一接地選擇線之上的串列選擇線之該數量N_SSL之間，且不包括1與該數量N_SSL。
11. 如申請專利範圍第9項所述之記憶體元件，其中該些柱狀體係排列為具有一具有兩垂直橫向維度的規則網格，且該兩橫向維度中沒有任何一者垂直於或平行於該些位元線。
12. 如申請專利範圍第9項所述之記憶體元件，其中該些接地選擇線中的其中一者於該位元線方向具有一寬度Wgsl，其中Wgsl/pBL60。
13. 如申請專利範圍第12項所述之記憶體元件，其中該些接地選擇線中的相鄰兩接地選擇線於該位元線方向之寬度係至少大於等於Wgsl，其中該相鄰兩接地選擇線於該位元線方向係以一間隔Sgsl1進行間隔，而其中Wssl/Sgsl124。
14. 如申請專利範圍第9項所述之記憶體元件，其中該些接地選擇線中的相鄰兩接地選擇線於該位元線方向之寬度係至少大於等於Wgsl， 其中該相鄰兩接地選擇線於該位元線方向係以一間隔Sgsl1進行間隔，而其中Wssl/Sgsl124。
15. 如申請專利範圍第9項所述之記憶體元件，其中該些導電層中的其中一者係完整包圍其所相交之各該柱狀體之側壁。