KR102494574B1 - 반도체 메모리 장치 - Google Patents

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Abstract

자기 터널 접합을 포함하는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 반도체 기판 상에 배치된 선택 트랜지스터; 상기 선택 트랜지스터를 덮는 층간 절연막을 관통하며, 상기 선택 트랜지스터의 드레인 영역과 연결되는 하부 콘택 플러그; 및 상기 하부 콘택 플러그와 연결되는 자기 터널 접합 패턴으로서, 상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 하부 및 상부 자성층들, 및 상기 하부 및 상부 자성층들 사이의 터널 배리어층을 포함하되, 상기 하부 콘택 플러그는 금속 패턴 및 상기 금속 패턴의 상면과 접촉하는 캡핑 금속 패턴을 포함하고, 상기 금속 패턴의 상면은 제 1 평탄도(flatness)를 갖고, 상기 캡핑 금속 패턴의 상면은 상기 제 1 평탄도보다 작은 제 2 평탄도를 가질 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게, 자기 터널 접합을 포함하는 반도체 메모리 장치에 관한 것이다.
휴대 가능한 컴퓨팅 장치들 및 무선 통신 장치들이 광범위하게 채용됨에 따라, 고밀도, 저전력 및 비휘발성의 특성들을 갖는 메모리 소자가 요구되고 있다. 자기 메모리 소자는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되고 있기 때문에, 이에 대한 연구가 활발하게 진행되어 왔다.
특히, 자기터널접합(magnetic tunnel junction; MTJ)에서 나타나는 터널자기저항(tunnel magnetoresistance; TMR) 효과는 자기 메모리 소자에서의 데이터 저장 메커니즘으로 주목 받고 있으며, 2000년대 들어, 수백% 내지 수천%의 TMR을 보이는 자기터널접합(magnetic tunnel junction; MTJ)이 보고되면서, 상기 자기터널접합을 구비하는 자기 메모리 소자가 최근 활발하게 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에 배치된 선택 트랜지스터; 상기 선택 트랜지스터를 덮는 층간 절연막을 관통하며, 상기 선택 트랜지스터의 드레인 영역과 연결되는 하부 콘택 플러그; 및 상기 하부 콘택 플러그와 연결되는 자기 터널 접합 패턴으로서, 상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 하부 및 상부 자성층들, 및 상기 하부 및 상부 자성층들 사이의 터널 배리어층을 포함하되, 상기 하부 콘택 플러그는 금속 패턴 및 상기 금속 패턴의 상면과 접촉하는 캡핑 금속 패턴을 포함하고, 상기 금속 패턴의 상면은 제 1 평탄도(flatness)를 갖고, 상기 캡핑 금속 패턴의 상면은 상기 제 1 평탄도보다 작은 제 2 평탄도를 가질 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 반도체 기판 상에 배치된 층간 절연막을 관통하는 하부 콘택 플러그로서, 상기 하부 콘택 플러그는 상기 층간 절연막의 하부 부분을 관통하는 금속 패턴 및 상기 금속 패턴과 접촉하며 상기 층간 절연막의 상부 부분을 관통하는 캡핑 금속 패턴을 포함하는 것; 및 상기 하부 콘택 플러그의 상기 캡핑 금속 패턴의 상면과 접촉하는 하부 전극, 상기 하부 전극 상에 차례로 적층된 하부 자성층, 터널 배리어층, 상부 자성층, 및 상부 전극을 포함하는 자기 터널 접합 패턴을 포함하되, 상기 금속 패턴은 제 1 금속 물질을 포함하고, 상기 캡핑 금속 패턴은 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함하되, 상기 금속 패턴은 아래로 굴곡진 상면을 갖고, 상기 캡핑 금속 패턴은 평탄한 상면을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 메모리 셀 어레이가 형성되는 제 1 영역에 하부 콘택 플러그들을 형성하는 동안, 제 2 영역에 형성된 정렬 트렌치의 바닥면과 상부 절연막의 상면 간의 단차가 감소되는 것을 억제할 수 있다. 이에 따라, 하부 콘택 플러그들을 형성한 후 후속 패터닝 공정들을 수행할 때, 포토리소그래피 공정의 신뢰성을 향상시킬 수 있다.
나아가, 표면 거칠기 및 편평도가 작은 캡핑 금속 패턴 상에 자기 터널 접합 패턴이 배치되므로, 자기 터널 접합 패턴의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4 내지 도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 3의 I-I' 선, II-II' 선, 및 III-III'선을 따라 자른 단면들이다.
도 12a 및 도 12b는 다양한 실시예들에 따른 반도체 메모리 장치의 일부분을 확대한 도면으로서, 도 11의 A 부분을 확대한 도면들이다.
도 13은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 14a 및 도 14b는 도 13의 B 부분을 확대한 도면들이다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 1을 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열되어 메모리 셀 어레이를 이룰 수 있다. 단위 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(MC)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함한다. 선택 소자(SE) 및 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다.
메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 메모리 소자(ME)와 소스 라인(SL) 사이에 배치될 수 있으며, 워드 라인(WL)에 의해 제어될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 예로, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
선택 소자(SE)는 워드 라인들(WL)의 전압에 따라 메모리 소자(ME)로의 전류 공급을 선택적으로 제어하도록 구성될 수 있다. 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 예를 들어, 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 메모리 셀 어레이는 트랜지스터의 소오스 전극과 연결되는 소오스 라인(SL)을 더 포함할 수 있다. 그리고, 소오스 라인(SL)은 인접하는 워드 라인들(WL) 사이에 배치되어, 두 개의 트랜지스터들이 하나의 소오스 라인(SL)을 공유할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 2를 참조하면, 단위 메모리 셀(MC)은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 일 예에서, 선택 소자(SE)는 모스 전계효과트랜지스터일 수 있으며, 메모리 소자(ME)는 자기터널 접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기 터널 접합(MTJ)은 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 자기 터널 접합(MTJ)과 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다.
자기 터널 접합(MTJ)은 복수의 자성층들(FL, RL)과, 자성층들(FL, RL) 사이의 터널 배리어층(TBL)을 포함할 수 있다. 자성층들(FL, RL) 중의 하나(RL)는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field) 혹은 스핀 전달 토크(Spin Transfer Torque)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 자성층들 중 다른 하나(FL)는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
자기 터널 접합(MTJ)은 자성층들(FL, RL)의 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다. 자기 터널 접합(MTJ)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있다. 그리고, 자기 터널 접합(MTJ)의 전기적 저항은 기준층(RL) 및 자유층(FL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4 내지 도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 3의 I-I' 선, II-II' 선, 및 III-III'선을 따라 자른 단면들이다. 도 12a 및 도 12b는 다양한 실시예들에 따른 반도체 메모리 장치의 일부분을 확대한 도면으로서, 도 11의 A 부분을 확대한 도면들이다.
도 3 및 도 4를 참조하면, 반도체 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 포함할 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
반도체 기판(100)의 제 1 영역(R1) 상에 메모리 셀 어레이가 형성될 수 있으며, 반도체 기판(100)의 제 2 영역(R2) 상에 로직 셀들, 정렬 키(alignment key) 또는 포토 키(photo key)와 같은 주변 회로 패턴들이 형성될 수 있다. 즉, 제 1 영역(R1)은 메모리 셀 어레이 영역일 수 있으며, 제 2 영역(R2)은 주변 회로 영역 또는 스크라이브 라인 영역일 수 있다.
제 1 영역(R1)의 반도체 기판(100) 상에 도 2를 참조하여 설명된 선택 소자(SE)로서 선택 트랜지스터들이 형성될 수 있다. 선택 트랜지스터들은 셀 활성 패턴들(CA), 셀 활성 패턴들(CA)을 가로지르는 셀 게이트 전극들(CG), 셀 게이트 전극들(CG) 양측의 셀 활성 패턴들(CA) 내에 형성된 제 1 및 제 2 불순물 영역들(100a, 100b)을 포함할 수 있다.
보다 상세하게, 제 1 영역(R1)의 반도체 기판(100)에 셀 활성 패턴들(CA)을 정의하는 소자 분리 패턴들(102)이 형성될 수 있다. 셀 활성 패턴들(CA) 각각은 서로 인접하는 소자 분리 패턴들(102) 사이에 정의될 수 있다. 일 예에서, 셀 활성 패턴들(CA)은 제 1 방향(D1)으로 장축을 갖는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 셀 활성 패턴들(CA)은 제 1 도전형의 불순물을 포함할 수 있다.
셀 게이트 전극들(CG) 및 더미 게이트 전극들(DG)이 제 1 영역(R1)의 반도체 기판(100) 상에서 셀 활성 패턴들(CA) 및 소자 분리 패턴들(102)을 가로지를 수 있다. 셀 게이트 전극들(CG) 및 더미 게이트 전극들(DG)은 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 게이트 절연막(GI)이 셀 게이트 전극(CG)과 반도체 기판(100) 사이 및 더미 게이트 전극(DG)과 반도체 기판(100) 사이에 배치될 수 있다.
셀 게이트 전극들(CG) 및 더미 게이트 전극들(DG)은, 예를 들어, 도펀트로 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. 게이트 절연막(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물을 포함할 수 있다.
제 1 불순물 영역들(100a)이 각 셀 게이트 전극(CG)의 일 측의 셀 활성 패턴들(CA) 내에 배치될 수 있으며, 제 2 불순물 영역들(100b)이 각 셀 게이트 전극(CG)의 타측의 셀 활성 패턴들(CA) 내에 배치될 수 있다. 제 1 및 제 2 불순물 영역들(100a, 100b)은 셀 활성 패턴들(CA)의 제 1 도전형(예를 들어, p형)과 다른 제 2 도전형(예를 들어, n형)의 도펀트들로 도핑될 수 있다. 실시예들에서, 제 1 및 제 2 불순물 영역들(100a, 100b)은 선택 트랜지스터의 소오스/드레인 불순물 영역들에 해당한다.
계속해서, 제 1 하부 절연막(101)이 제 1 영역(R1) 및 제 2 영역(R2)의 반도체 기판(100) 전면을 덮을 수 있다. 제 1 하부 절연막(101)은 선택 트랜지스터들을 덮을 수 있다.
소오스 라인들(SL)이 제 1 영역(R1)에서 제 1 하부 절연막(101)을 관통하여 제 1 불순물 영역들(100a)과 연결될 수 있다. 소오스 라인들(SL)은 제 2 방향(D2)으로 나란히 연장될 수 있다. 각 소오스 라인(SL)은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 소오스 라인(SL)의 상면은 제 1 하부 절연막(101)의 상면과 실질적으로 공면을 이룰 수 있다. 소오스 라인들(SL)은 제 1 영역(R1)의 제 1 하부 절연막(101)을 패터닝하여 제 1 불순물 영역들(100a)을 노출시키는 소오스 트렌치들을 형성한 후, 소오스 트렌치들 내에 도전 물질을 매립하여 형성될 수 있다.
제 2 하부 절연막(103)이 제 1 하부 절연막(101)의 전면을 덮을 수 있으며, 매립 콘택 플러그들(BCP)이 제 1 영역(R1)에서 제 2 하부 절연막(103) 및 제 1 하부 절연막(101)을 연속적으로 관통할 수 있다. 매립 콘택 플러그들(BCP)은 제 2 불순물 영역들(100b)에 각각 전기적으로 접속될 수 있다.
실시예들에 따르면, 소오스 라인(SL) 및 매립 콘택 플러그들(BCP)은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 다른 예로, 소오스 라인(SL) 및 매립 콘택 플러그들(BCP)은 불순물이 도핑된 반도체 물질을 포함할 수 있다.
캡핑 층간 절연막(105)이 제 2 하부 절연막(103) 상에 형성되며 매립 콘택 플러그들(BCP) 및 주변 콘택 플러그들(PCP)의 상면들을 덮을 수 있다. 캡핑 층간 절연막(105)은 제 2 하부 절연막(103)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
캡핑 층간 절연막(105)의 전면 상에 중간 절연막들(110)이 적층될 수 있으며, 중간 절연막들(110) 사이에 확산 방지막들(111)이 각각 개재될 수 있다. 일 예로, 중간 절연막들(110)은 HDP 산화막, TEOS막, PE-TEOS막, USG막, BSG막, PSG막, BPSG막, SOG막, TOSZ막 또는 일들의 조합으로 이루어질 수 있다. 다른 예로, 중간 절연막들(110)은, 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있으며, 적어도 하나 이상의 막들로 구성될 수 있다. 예를 들어, 중간 절연막들(110)은 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성될 수 있다. 확산 방지막들(111)은, 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
하부 배선들(120)이 제 1 영역(R1)의 중간 절연막들(110) 내에서 수직적으로 적층될 수 있다. 하부 배선들(120)은 비아 부분 및 배선 부분을 포함할 수 있다. 하부 배선들(120)은 매립 콘택 플러그들(BCP) 또는 소오스 라인들(SL)과 전기적으로 연결될 수 있다. 하부 배선들(120) 중 일부는 반도체 기판(100) 상에 형성된 선택 트랜지스터들과 전기적으로 연결될 수 있다. 하부 배선들(120) 중 다른 일부는 반도체 기판(100) 상에 형성된 소오스 라인들(SL)과 전기적으로 연결될 수 있다. 하부 배선들(120)은 예를 들어, 구리 또는 구리 합금을 포함할 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼합된 것을 말한다. 이와 달리, 하부 배선들(120)은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수도 있다.
최상층의 확산 방지막(111) 상에 상부 절연막(130)이 형성될 수 있다. 상부 절연막(130)의 상면은 제 1 영역(R1) 및 제 2 영역(R2)에서 실질적으로 동일한 레벨에 위치할 수 있다. 상부 절연막(130)은 HDP 산화막, TEOS막, PE-TEOS막, USG막, BSG막, PSG막, BPSG막, SOG막, TOSZ막 또는 이들의 조합으로 이루어질 수 있다. 다른 예로, 상부 절연막(130)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있다.
계속해서, 도 4를 참조하면, 제 1 영역(R1)의 상부 절연막(130)에 하부 콘택 홀들(LH)이 형성될 수 있으며, 제 2 영역(R2)의 상부 절연막(130)에 정렬 트렌치(AT)가 형성될 수 있다.
하부 콘택 홀들(LH) 및 정렬 트렌치(AT)는 상부 절연막(130) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 상부 절연막(130)을 이방성 식각함으로써 형성될 수 있다. 하부 콘택 홀들(LH)은 하부 배선들(120)을 노출시킬 수 있으며, 정렬 트렌치(AT)는 최상층의 중간 절연막(110) 또는 최상층의 확산 방지막(111)을 노출시킬 수 있다. 정렬 트렌치(AT)는 콘택 홀들(LH)과 동시에 형성되므로, 하부 콘택 홀들(LH) 및 정렬 트렌치(AT)의 깊이는 실질적으로 동일할 수 있다. 일 예에서, 하부 콘택 홀들(LH) 및 정렬 트렌치(AT)의 깊이는 약 1000Å 내지 2000Å일 수 있다. 다른 예로, 정렬 트렌치(AT)의 깊이가 하부 콘택 홀들(LH)의 깊이보다 클 수도 있다.
실시예들에 따르면, 제 2 영역(R2)의 정렬 트렌치(AT)는 후속 포토리소그래피 공정시 사용되는 포토 마스크와 반도체 기판(100) 상에 형성된 구조체들을 정렬시키는데 이용될 수 있다. 포토리소그래피 공정시 정렬 트렌치(AT)가 형성된 반도체 기판(100)으로 빛을 조사하여 반사되는 빛의 세기를 인식하여 포토마스크와 반도체 기판(100)을 정렬시킬 수 있다. 이 때, 반사되는 빛을 정확하게 인식할 수 있도록 정렬 트렌치(AT)는 소정의 단차를 유지하여야 한다.
도 5를 참조하면, 하부 콘택 홀들(LH) 및 정렬 트렌치(AT)를 갖는 상부 절연막(130) 상에 배리어 금속막(141) 및 금속막(143)이 차례로 증착될 수 있다. 배리어 금속막(141) 및 금속막(143)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다.
배리어 금속막(141)은 상부 절연막(130)의 상면, 하부 콘택 홀들(LH)의 내벽들 및 정렬 트렌치(AT)의 내벽을 컨포말하게 덮을 수 있다. 제 1 영역(R1)에서 금속막(143)은 하부 콘택 홀들(LH)을 완전히 채우도록 증착될 수 있다. 제 2 영역(R2)에서 금속막(143)은 정렬 트렌치(AT)의 내벽을 컨포말하게 덮을 수 있다. 금속막(143)의 두께는 하부 콘택 홀들(LH)의 직경의 1/2보다 클 수 있으며, 정렬 트렌치(AT)의 최대 폭의 1/2보다 작을 수 있다. 또한, 금속막(143)의 두께는 정렬 트렌치(AT)의 깊이의 약 1/2보다 작을 수 있다. 금속막(143)은 예를 들어, 약 300Å 내지 1500Å의 두께로 증착될 수 있다.
배리어 금속막(141)은 제 1 금속 물질, 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 금속막(143)은 제 2 금속 물질, 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 물질을 포함할 수 있다. 일 예로, 배리어 금속막(141)은 티타늄 질화막일 수 있으며, 금속막(143)은 텅스텐막일 수 있다.
도 6을 참조하면, 금속막(143)을 리세스함으로써, 하부 콘택 홀들(LH) 내에 금속 패턴들(144)이 형성될 수 있으며, 정렬 트렌치(AT)의 내측벽들에 잔여 금속 패턴들(144R)이 형성될 수 있다. 금속 패턴들(144) 및 잔여 금속 패턴들(144R)의 상면들은 상부 절연막(130)의 상면보다 아래에 위치할 수 있다.
금속막(143)을 리세스하는 것은, 금속막(143)에 대한 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 전면 이방성 식각 공정에 의해 상부 절연막(130) 상의 배리어 금속막(141)이 노출되거나, 상부 절연막(130)의 상면이 노출될 수 있다. 금속막(143)에 대한 이방성 식각 공정은 ICP (Inductively Coupled Plasma) 소스, CCP (Capacitively Coupled Plasma) 소스, ECR (Electron Cyclotron Resonance) 플라즈마 소스, 헬리콘파 여기 플라즈마 (HWEP: Helicon-Wave Excited Plasma) 소스, 또는 ACP (Adaptively Coupled Plasma) 소스로부터 형성된 플라즈마를 이용하는 식각 공정일 수 있다.
실시예들에서, 금속 패턴들(144)의 상면들(144s)은 플라즈마를 이용한 식각 공정에 의해 도 12a에 도시된 바와 같이, 불균일한 표면을 가질 수 있다. 제 1 영역(R1)에서 금속막(143)을 식각하는 동안, 하부 콘택 홀들(LH)의 측벽과 인접한 부분보다 하부 콘택 홀(LH)의 중심 부분에서 더 식각될 수 있다. 이에 따라, 도 12a에 도시된 바와 같이, 금속 패턴들(144)은 아래로 굴곡진 상면(144s)을 가질 수 있다. 즉, 하부 콘택 홀(LH)의 중심에서 금속 패턴(144)의 높이(H1)가 하부 콘택 홀(LH)의 측벽에서 금속 패턴(144)의 높이(H2)보다 작을 수 있다.
제 1 영역(R1)에서 금속 패턴들(144)을 형성하는 동안, 제 2 영역(R2)에서 정렬 트렌치(AT)의 바닥멱 상에서 금속막이 제거될 수 있으며, 정렬 트렌치(AT)의 내측벽들에 금속막(143)의 일부분이 잔류하여 잔여 금속 패턴들(144R)이 형성될 수 있다. 잔여 금속 패턴들(144R)을 형성시 제 2 영역(R2)의 배리어 금속막(141)의 일부가 함께 식각될 수도 있다.
실시예들에 따르면, 제 1 영역(R1)에서 금속 패턴들(144)을 형성시, 기계적 화학적 연마(CMP) 공정 대신, 이방성 식각 공정을 수행함으로써, 제 2 영역(R2)에서 상부 절연막(130)의 상면과 정렬 트렌치(AT)의 바닥면 간의 높이 차이가 줄어드는 것이 최소화될 수 있다.
도 7을 참조하면, 금속 패턴들(144) 및 잔여 금속 패턴들(144R)을 형성한 후, 상부 절연막(130) 상에 캡핑 금속막(145)이 증착될 수 있다. 캡핑 금속막(145)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다.
캡핑 금속막(145)은 금속 패턴들(144)이 형성된 하부 콘택 홀들(LH)을 완전히 채우도록 형성될 수 있다. 캡핑 금속막(145)은 잔여 금속 패턴들(144R)이 형성된 정렬 트렌치(AT)의 내벽을 컨포말하게 덮을 수 있다. 캡핑 금속막(145)의 두께는 정렬 트렌치(AT)의 깊이의 약 1/2보다 작을 수 있다. 캡핑 금속막(145)은 예를 들어, 약 200Å 내지 1000Å의 두께로 증착될 수 있다.
캡핑 금속막(145)은 금속 패턴(144)과 다른 제 1 금속 물질을 포함할 수 있다. 제 1 금속 물질은, 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 일 예에서, 캡핑 금속막(145)은 배리어 금속막(141)과 동일한 금속 물질, 예를 들어, 티타늄 질화물 또는 탄탈륨 질화물로 이루어질 수 있다.
도 8 및 도 12a를 참조하면, 캡핑 금속막(145)에 대한 평탄화 공정을 수행하여 제 1 영역(R1)에서 캡핑 금속 패턴들(146) 및 배리어 금속 패턴들(142)이 형성될 수 있다. 제 1 영역(R1)의 캡핑 금속 패턴들(146)을 형성함과 동시에 제 2 영역(R2)의 정렬 트렌치(AT) 내에 잔여 캡핑 금속 패턴(146R))이 형성될 수 있다.
캡핑 금속막(145)에 대한 평탄화 공정으로 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 수행될 수 있다. 화학적 기계적 연마 공정시, 캡핑 금속 패턴들(146)의 상면들뿐만 아니라 상부 절연막(130)의 상면이 함께 평탄화될 수 있다. 이에 따라, 캡핑 금속 패턴들(146)의 상면들(146s)은 상부 절연막(130)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다. 또한, 평탄화 공정에 의해 캡핑 금속 패턴(146)의 상면(146s)은 금속 패턴(144)의 상면(144s)보다 균일할 수 있다. 다시 말해, 도 12a에 도시된 바와 같이, 캡핑 금속 패턴 상면(146s)의 평탄도(flatness)가 금속 패턴 상면(144s)의 평탄도보다 작을 수 있다. 또한, 캡핑 금속 패턴 상면(146s)의 표면 거칠기(surface roughness)는 금속 패턴 상면(144s)의 표면 거칠기보다 작을 수 있다. 이러한 캡핑 금속 패턴(146)은 금속 패턴(144)의 결정성 및 표면 거칠기가 후속하여 형성되는 자기 터널 접합 패턴의 결정성에 영향을 미치는 것을 줄일 수 있다.
이와 같이, 캡핑 금속 패턴들(146)을 형성함에 따라, 각각의 하부 콘택 홀들(LH) 내에 하부 콘택 플러그(140)가 형성될 수 있다. 즉, 하부 콘택 플러그(140)는 배리어 금속 패턴(142), 금속 패턴(144), 및 캡핑 금속 패턴(146)을 포함할 수 있다. 도 12a에 도시된 바와 같이, 금속 패턴의 상면(144s)은 캡핑 금속 패턴(146)과 직접 접촉할 수 있다. 캡핑 금속 패턴(146)의 상면(146s)의 편평도는 금속 패턴(144)의 상면(144s)의 편평도보다 작을 수 있다. 캡핑 금속 패턴의 상면(146s)은 약 10Å 이하의 표면 거칠기(roughness)를 가질 수 있으며, 금속 패턴의 상면(144s)은 약 50Å 이하의 표면 거칠기 가질 수 있다. 나아가, 금속 패턴(144)의 상면 상에서 캡핑 금속 패턴(146)의 두께(T2)는 금속 패턴(144)의 측벽 상에 형성된 배리어 금속 패턴(142)의 두께(T1)보다 클 수 있다.
제 1 영역(R1)에서 캡핑 금속 패턴들(146)을 형성시, 캡핑 금속막(145)에 대한 평탄화 공정에 의해 제 2 영역(R2)의 상부 절연막(130) 상면에서 캡핑 금속막(145)이 기계적 및 화학적으로 제거될 수 있으며, 정렬 트렌치(AT)의 상부 모서리 부분이 노출될 수 있다. 또한, 평탄화 공정에 의해 정렬 트렌치(AT)의 상부 모서리 부분이 라운딩(rounding)될 수 있다.
실시예들에 따르면, 금속 패턴(144) 및 캡핑 금속 패턴(146)을 포함하는 하부 콘택 플러그들(140)을 형성하는 동안 한번의 평탄화 공정이 수행되므로, 제 2 영역(R2)에서 상부 절연막(130)이 리세스되는 것을 최소화할 수 있다. 이에 따라, 제 2 영역(R2)에서 정렬 트렌치(AT)의 바닥면과 상부 절연막(130)의 상면 간의 단차가 감소되는 것을 억제할 수 있다. 그러므로, 하부 콘택 플러그들(140)을 형성한 후 후속 패터닝 공정들을 수행할 때, 포토리소그래피 공정의 신뢰성을 향상시킬 수 있다.
계속해서, 도 3 및 도 9를 참조하면, 데이터 저장 패턴들(DSP)이 제 1 영역(R1)의 상부 절연막(130) 상에 형성될 수 있다. 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2) 따라 서로 이격되어 배열될 수 있으며, 하부 콘택 플러그들(140)에 각각 접속될 수 있다. 데이터 저장 패턴들(DSP)은 하부 콘택 플러그들(140), 하부 배선들(120), 및 매립 콘택 플러그들(BCP)을 통해 제 2 불순물 영역들(100b)에 각각 접속될 수 있다. 즉, 데이터 저장 패턴들(DSP)은 선택 트랜지스터들에 각각 전기적으로 연결될 수 있다.
데이터 저장 패턴들(DSP) 각각은 하부 전극(BE), 상부 전극(TE), 및 하부 및 상부 전극들(BE, TE) 사이의 자기 터널 접합 패턴(MTJ)을 포함할 수 있으며, 자기 터널 접합 패턴(MTJ)은 도 12a 및 도 12b에 도시된 바와 같이, 자유 자성층(FL), 기준 자성층(RL), 및 이들 사이의 터널 배리어층(TBL)을 포함할 수 있다. 실시예들에서, 데이터 저장 패턴들(DSP)의 하부 전극들(BE)은 하부 콘택 플러그(140)의 캡핑 금속 패턴(146)과 직접 접촉할 수 있다.
데이터 저장 패턴들(DSP)들 각각은 제 1 방향(D1)에서의 폭과 제 2 방향(D2)에서의 폭이 다를 수 있다. 데이터 저장 패턴(DSP)의 제 1 또는 제 2 방향(D1 또는 D2)의 폭이 하부 콘택 플러그(140)의 폭과 실질적으로 동일할 수 있다. 또한, 데이터 저장 패턴들(DSP)들 각각은 제 1 방향(D1) 및 제 2 방향(D2)에서, 상부 폭보다 하부 폭이 작을 수 있다. 다시 말해, 데이터 저장 패턴들(DSP)들 각각은 경사진 측벽을 가질 수 있다.
데이터 저장 패턴들(DSP)의 하부 전극(BE)은 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 하부 전극(BE)은 질화티타늄(TiN), 질화탄탈륨(TaN), 질화 텅스텐(WN), 또는 질화티타늄알루미늄(TiAlN)에서 선택된 적어도 하나를 포함할 수 있다. 일 예에서, 하부 전극(BE)은 하부 콘택 플러그(140)의 캡핑 금속 패턴(146)과 동일한 물질로 이루어질 수 있다.
데이터 저장 패턴들(DSP)의 상부 전극(TE)은 배리어 금속막 및 금속막을 포함할 수 있다. 여기서, 배리어 금속막은 예를 들어, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 금속막은 구리, 텅스텐, 티타늄, 탄탈륨, 루테늄, 및/또는 백금을 포함할 수 있다.
본 발명의 다양한 실시예들에 따른 데이터 저장 패턴들(DSP)에 대해서는 도 15 내지 도 18을 참조하여 보다 상세히 설명하기로 한다.
데이터 저장 패턴들(DSP)을 형성하는 것은, 상부 절연막(130) 상에 하부 전극층, 하부 자성층, 터널 배리어층, 상부 자성층, 및 상부 전극층을 차례로 적층하는 것, 식각 마스크 패턴(미도시)을 이용하여, 상부 절연막(130)의 일부분들이 노출되도록 상부 전극층, 상부 자성층, 터널 배리어층, 하부 자성층 및 하부 전극층을 차례로 식각하는 것을 포함할 수 있다. 데이터 저장 패턴들(DSP)을 형성하기 위한 패터닝 공정시 제 2 영역(R2)의 정렬 트렌치(AT)가 포토마스크 패턴을 정렬시키는 기준으로 사용될 수 있다.
데이터 저장 패턴들(DSP)을 형성하는 식각 공정 동안, 과식각에 의해 상부 절연막(130)이 리세스될 수 있다. 이에 따라, 데이터 저장 패턴들(DSP) 사이에서 상부 절연막(130)의 상면은 하부 콘택 플러그들(140)의 상면들보다 아래에 위치할 수 있다. 또한, 상부 절연막(130)이 리세스되어 하부 콘택 플러그들(140)의 측벽들 일부분들이 노출될 수도 있다.
보다 상세하게, 도 12a를 참조하면, 금속 패턴(144)의 상면은 리세스된 상부 절연막(130)의 상면보다 아래에 위치할 수 있다. 다시 말해, 금속 패턴(144)과 캡핑 금속 패턴(146)의 계면(interface), 다시 말해, 금속 패턴(144)의 상면(144s)은 리세스된 상부 절연막(130)의 상면보다 아래에 위치할 수 있다. 이와 달리, 도 12b를 참조하면, 금속 패턴(144)의 상면(144s)은 리세스된 상부 절연막(130)의 상면보다 위에 위치할 수도 있다.
데이터 저장 패턴들(DSP) 각각에서, 하부 전극(BE)은 도 12a에 도시된 바와 같이, 하부 콘택 플러그(140)의 상면, 즉, 캡핑 금속 패턴(146)의 상면(146s)과 직접 접촉할 수 있다. 데이터 저장 패턴들(DSP) 각각의 하부 전극(BE)은 불균일한 상면을 갖는 금속 패턴(144)과 이격될 수 있다. 나아가, 도면에는 하부 전극(BE)과 캡핑 금속 패턴(146) 사이의 계면이 존재하는 것으로 도시하였으나, 하부 전극(BE)과 캡핑 금속 패턴(146)이 동일한 물질로 이루어진 경우 사이에 계면이 존재하지 않을 수도 있다.
실시예들에서, 캡핑 금속 패턴(146)은 하부 전극(BE) 상에 위치하는 기준 및 자유 자성층들(RL, FL) 및 터널 배리어층(TBL)이 금속 패턴(144)의 결정성 및 표면 거칠기에 의해 영향을 받아 자기 터널 접합 패턴의 신뢰성이 저하되는 것을 방지할 수 있다.
도 3 및 도 10을 참조하면, 캡핑 절연막(150)이 제 1 영역(R1) 및 제 2 영역(R2)에서 균일한 두께로 형성될 수 있다 캡핑 절연막(150)이 제 1 영역(R1)의 상부 절연막(130) 상에서 데이터 저장 패턴들(DSP)을 컨포말하게 덮을 수 있다. 캡핑 절연막(150)은 데이터 저장 패턴들(DSP)의 측벽들 및 하부 콘택 플러그들(140)의 측벽 일부분들과 직접 접촉할 수 있다. 캡핑 절연막(150)은 제 2 영역(R2)에서 잔여 캡핑 금속 패턴(146R)을 컨포말하게 덮을 수 있다.
캡핑 절연막(150)은 상부 절연막(130)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 캡핑 절연막(150)은 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
캡핑 절연막(150) 상에 데이터 저장 패턴들(DSP) 사이를 채우는 몰드 절연막(160)이 형성될 수 있다. 몰드 절연막(160)은 캡핑 절연막(150) 상에 차례로 적층된 제 1 절연막(161), 식각 정지막(163), 및 제 2 절연막(165)을 포함할 수 있다. 제 1 및 제 2 절연막들(161, 165)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 낮은 유전상수를 갖는 저유전 물질로 형성될 수 있다. 식각 정지막(163)은 제 1 및 제 2 절연막들(161, 165)에 대해 식각 선택성을 갖는 절연 물질, 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
몰드 절연막(160)은 제 1 영역(R1) 및 제 2 영역(R2)에서 균일한 두께로 증착될 수 있다. 정렬 트렌치(AT)의 단차에 의해 몰드 절연막(160)의 상면은 제 2 영역(R2)에서 단차를 가질 수 있다.
도 3 및 도 11을 참조하면, 제 1 영역(R1)의 몰드 절연막(160) 내에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL) 각각은 제 1 방향(D1)을 따라 배열된 데이터 저장 패턴들(DSP)의 상부 전극들(TE)과 접촉할 수 있다.
일 예에 따르면, 비트 라인들(BL)을 형성하는 것은, 몰드 절연막(160) 및 캡핑 절연막(150)을 패터닝하여 데이터 저장 패턴들(DSP)의 상부 전극들을 노출시키는 셀 트렌치들을 형성하는 것, 셀 트렌치들의 내벽들을 컨포말하게 덮는 배리어 금속막을 형성하는 것, 배리어 금속막이 형성된 셀 트렌치들을 채우는 금속막을 형성하는 것, 및 배리어 금속막 및 금속막을 평탄화하여 몰드 절연막(160)의 상면을 노출시키는 것을 포함할 수 있다.
도 13은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 14a 및 도 14b는 도 13의 B 부분을 확대한 도면들이다. 설명의 간략함을 위해 도 4 내지 도 11을 참조하여 설명한 바와 중복되는 내용들은 생략하고 차이점에 대해서 설명한다.
도 13, 도 14a, 및 도 14b를 참조하면, 데이터 저장 패턴들(DSP) 각각은 제 1 방향(D1) 및 제 2 방향(D2)에서 실질적으로 동일한 폭을 가질 수 있다. 하부 콘택 플러그들(140)은 데이터 저장 패턴(DSP)의 하부 폭보다 작은 폭을 가질 수 있다. 다시 말해, 데이터 저장 패턴(DSP)의 하부 전극(BE)의 폭보다 하부 콘택 플러그(140)의 캡핑 금속 패턴(146)의 폭이 작을 수 있다. 나아가, 캡핑 금속 패턴(146)의 두께가 하부 전극(BE)의 두께보다 클 수도 있다.
도 14a를 참조하면, 금속 패턴(144)과 캡핑 금속 패턴(146)의 불균일한 계면, 즉, 금속 패턴(144)의 상면(144s)은 캡핑 절연막(150)의 바닥면보다 아래에 위치할 수 있다. 이와 달리, 도 14b를 참조하면, 금속 패턴(144)과 캡핑 금속 패턴(146)의 불균일한 계면은 캡핑 절연막(150)의 바닥면보다 위에 위치할 수도 있다.
이하, 본 발명의 실시예들에 따른 자기 터널 접합 패턴에 대해서 도 15 내지 도 18을를 참조하여 보다 상세히 설명하기로 한다. 도 15 내지 도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 저장 패턴을 나타내는 도면들이다.
도 15에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 하부 전극(BE), 상부 전극(TE), 상부 및 하부 전극(BE)들 사이의 기준 및 자유 자성층들(RL, FL), 및 기준 자성층(RL)과 자유 자성층(FL) 사이의 터널 배리어층(TBL)을 포함할 수 있다.
일 예에서, 기준 자성층(RL)은 합성 반강자성 구조(synthetic anti-ferromagnetic(SAF) structure)를 가질 수 있다. 상세하게, 기준 자성층(RL)은 제 1 고정 패턴(21; first pinned pattern), 제 2 고정 패턴(25), 및 제 1 및 제 2 고정 패턴(25)들 사이의 교환 결합 패턴(23; exchange coupling pattern)를 포함할 수 있다.
제 1 고정 패턴(21)은 하부 전극(BE)과 교환 결합 패턴(23) 사이에 배치될 수 있다. 즉, 제 1 고정 패턴(21)이 하부 전극(BE)과 인접할 수 있다. 제 1 고정 패턴(21)은 자성 물질을 포함하며, 제 1 고정 패턴(21)의 자화 방향은 제 2 고정 패턴(25)에 의해 고정될 수 있다. 제 1 고정 패턴(21)은 교환 결합 패턴(23)에 의해 제 2 고정 패턴(25)과 반평행하게 결합될 수 있다.
분극 강화 자성 패턴(30)이 기준 자성층(RL)과 터널 배리어층(TBL) 사이에 배치될 수 있다. 분극 강화 자성 패턴(30)은 제 2 고정 패턴(25) 및 터널 배리어층(TBL)과 접촉할 수 있다. 분극 강화 자성 패턴(30)은 터널 배리어층(TBL)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 또한, 분극 강화 자성 패턴(30)은 터널 배리어층(TBL)과 분극 강화 자성 패턴(30) 간의 계면에 계면 수직 자성 이방성을 유도할 수 있는 자성 물질을 포함할 수 있다.
터널 배리어층(TBL)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 터널 배리어층(TBL)은 절연 물질을 포함할 수 있다. 터널 배리어층(TBL)은 자유 자성층(FL)과 접촉할 수 있으며, 자유 자성층(FL)과 유사한 결정 구조를 가질 수 있다. 예를 들어, 자유 자성층(FL)이 체심입방(BCC) 결정 구조를 갖는 경우, 터널 배리어층(TBL)은 염화 나트륨(NaCl) 결정 구조를 갖는 절연 물질을 포함할 수 있다. 이와 같이, 터널 배리어층(TBL)과 자유 자성층(FL)의 계면에서 결정 구조를 정합시킴으로써 자기 터널 접합 패턴의 자기 저항비(TMR)가 향상될 수 있다.
터널 배리어층(TBL)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
자유 자성층(FL)이 터널 배리어층(TBL) 상에 배치될 수 있다. 자유 자성층(FL)은 터널 배리어층(TBL)과 접촉하여 높은 자기 저항비를 얻을 수 있는 자성 물질을 포함할 수 있다. 자유 자성층(FL)은 자화 방향이 변경 가능한 자성물질을 포함할 수 있다. 자유 자성층(FL)의 자화 방향은 터널 배리어층(TBL)과 자유 자성층(FL)의 계면에 대해 평행하거나 수직한 자화 방향을 가질 수 있다.
상부 전극(TE)은 하부 전극(BE)보다 두꺼울 수 있으며, 차례로 적층된 금속-화합물 패턴(51) 및 금속 패턴(53)을 포함할 수 있다. 금속-화합물 패턴(51)은 금속 질화물(ex, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 산화물(ex, 탄탈늄 산화물) 중에서 적어도 하나를 포함할 수 있다. 금속 패턴(53)은 구리, 텅스텐, 티타늄, 탄탈륨, 루테늄, 및/또는 백금을 포함할 수 있다.
도 16에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은, 도 15를 참조하여 설명한 것처럼, 하부 전극(BE)과 상부 전극(TE) 사이의 기준 자성층(RL), 자유 자성층(FL), 그리고, 기준 및 자유 자성층들(RL, FL) 사이의 터널 배리어층(TBL)을 포함할 수 있다. 여기서, 기준 자성층(RL)은 제 1 고정 패턴(21), 제 2 고정 패턴(25), 및 이들 사이의 교환 결합 패턴(23)을 포함하는 합성 반강자성(SAF) 구조를 가질 수 있다. 또한, 데이터 저장 패턴(DSP)은 터널 배리어층(TBL)과 기준 자성층(RL) 사이의 제 1 분극 강화 자성 패턴(30a) 및 터널 배리어층(TBL)과 자유 자성층(FL) 사이의 제 2 분극 강화 자성 패턴(30b)을 포함할 수 있다. 제 1 분극 강화 자성 패턴(30a)은 터널 배리어층(TBL)의 하부면과 접촉할 수 있으며, 제 2 분극 강화 자성 패턴(30b)은 터널 배리어층(TBL)의 상부면과 접촉할 수 있다. 제 1 및 제 2 분극 강화 자성 패턴들(30a, 30b)은 터널 배리어층(TBL)과 유사한 결정 구조를 가질 수 있다. 예를 들어, 제 1 및 제 2 분극 강화 자성 패턴들(30a, 30b)은 체심입방(BCC) 구조를 가진 자성물질 또는 비자성 원소를 포함하는 체심입방구조를 갖는 자성물질을 포함할 수 있다. 예를 들어, 제 1 및 제 2 분극 강화 자성 패턴들(30a, 30b)은 CoFe 또는 NiFe를 포함하되, 붕소(B)를 더 포함할 수 있으며, 일 예로, 코발트-철-보론(CoFeB)를 포함할 수 있다.
도 17에 도시된 실시예에 따르면, 자유 자성층(FL)이 하부 전극(BE)과 터널 배리어층(TBL) 사이에 배치될 수 있으며, 기준 자성층(RL)이 상부 전극(TE)과 터널 배리어층(TBL) 사이에 배치될 수 있다.
도 18에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 하부 전극(BE)과 상부 전극(TE) 사이에 제 1 및 제 2 기준 자성층들(RLa, RLb), 자유 자성층(FL), 및 제 1 및 제 2 터널 배리어층들(TBLa, TBLb)을 포함할 수 있다.
제 1 기준 자성층(RLa)은 하부 전극(BE)과 제 1 터널 배리어층(TBLa) 사이에 배치될 수 있으며, 제 2 기준 자성층(RLb)은 상부 전극(TE)과 제 2 터널 배리어층(TBLb) 사이에 배치될 수 있다. 일 예에서, 제 1 기준 자성층(RLa)은 제 1 고정 패턴(21), 제 2 고정 패턴(25), 및 이들 사이의 교환 결합 패턴(23)을 포함하는 합성 반강자성(SAF) 구조를 가질 수 있다. 제 2 기준 자성층(RLb)은 고정된 자화 방향을 갖는 자성물질로 이루어질 수 있다.
자유 자성층(FL)은 제 1 및 제 2 터널 배리어층들(TBLa, TBLb) 사이에 배치될 수 있다. 여기서, 제 1 및 제 2 터널 배리어층들(TBLa, TBLb)은 서로 다른 두께를 가질 수 있다.
도 18에 도시된 실시예에서, 제 1 기준 자성층(RLa), 제 1 터널 배리어층(TBLa), 및 자유 자성층(FL)은 제 1 자기 터널 접합을 구성할 수 있으며, 제 2 기준 자성층(RLb), 제 2 터널 배리어층(TBLb), 및 자유 자성층(FL)은 제 2 자기 터널 접합을 구성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 제1 영역의 상기 반도체 기판 상에 배치된 선택 트랜지스터;
    상기 제1 및 제2 영역들의 상기 반도체 기판 상에 배치되며, 상기 선택 트랜지스터를 덮는 중간 절연막;
    상기 중간 절연막 상의 층간 절연막으로서, 상기 층간 절연막은 상기 제2 영역에서 정렬 트렌치를 갖는 것;
    상기 제1 영역에서 상기 층간 절연막을 관통하며, 상기 선택 트랜지스터의 드레인 영역과 연결되는 하부 콘택 플러그로서, 상기 하부 콘택 플러그는 금속 패턴 및 상기 금속 패턴의 상면과 접촉하는 캡핑 금속 패턴을 포함하는 것; 및
    상기 하부 콘택 플러그와 연결되는 자기 터널 접합 패턴으로서, 상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 하부 및 상부 자성층들, 및 상기 하부 및 상부 자성층들 사이의 터널 배리어층을 포함하는 것;
    상기 제2 영역에서 상기 정렬 트렌치의 측벽 상에 배치되는 잔여 금속 패턴; 및
    상기 제2 영역에서 상기 잔여 금속 패턴을 덮는 잔여 캡핑 금속 패턴을 포함하되,
    상기 금속 패턴의 상면은 제 1 평탄도(flatness)를 갖고, 상기 캡핑 금속 패턴의 상면은 상기 제 1 평탄도보다 작은 제 2 평탄도를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 캡핑 금속 패턴의 상면은 상기 자기 터널 접합 패턴의 상기 하부 전극과 직접 접촉하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 금속 패턴의 상면은 상기 자기 터널 접합 패턴과 이격되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 금속 패턴은 제 1 금속 물질을 포함하고,
    상기 캡핑 금속 패턴은 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 금속 물질은 텅스텐을 포함하고, 상기 제 2 금속 물질은 티타늄 질화물을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 캡핑 금속 패턴은 상기 하부 전극과 동일한 금속 물질을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 금속 패턴의 측벽에서의 높이보다 상기 금속 패턴의 중심에서의 높이가 작은 반도체 메모리 장치.
  8. 제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되며, 상기 제2 영역에서 정렬 트렌치를 갖는 층간 절연막;
    상기 제1 영역에서 상기 층간 절연막을 관통하는 하부 콘택 플러그로서, 상기 하부 콘택 플러그는 상기 층간 절연막의 하부 부분을 관통하는 금속 패턴 및 상기 금속 패턴과 접촉하며 상기 층간 절연막의 상부 부분을 관통하는 캡핑 금속 패턴을 포함하는 것;
    상기 제2 영역에서 상기 정렬 트렌치의 측벽 상에 배치되는 잔여 금속 패턴;
    상기 제2 영역에서 상기 잔여 금속 패턴을 덮는 잔여 캡핑 금속 패턴; 및
    상기 하부 콘택 플러그의 상기 캡핑 금속 패턴의 상면과 접촉하는 하부 전극, 상기 하부 전극 상에 차례로 적층된 하부 자성층, 터널 배리어층, 상부 자성층, 및 상부 전극을 포함하는 자기 터널 접합 패턴을 포함하되,
    상기 금속 패턴및 상기 잔여 금속 패턴은 제 1 금속 물질을 포함하고, 상기 캡핑 금속 패턴 및 상기 잔여 캡핑 금속 패턴은 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함하되,
    상기 금속 패턴은 아래로 굴곡진 상면을 갖고, 상기 캡핑 금속 패턴은 평탄한 상면을 갖는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 금속 패턴의 상면은 제 1 표면 거칠기를 가지며, 상기 캡핑 금속 패턴의 상면은 상기 제 1 표면 거칠기보다 작은 제 2 표면 거칠기를 갖는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 금속 패턴과 상기 캡핑 금속 패턴의 계면(interface)은 상기 층간 절연막의 상면 아래에 위치하는 반도체 메모리 장치.
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