TWI628817B - 積體電路、磁阻式隨機存取記憶體單元及磁阻式隨機存取記憶體單元之形成方法 - Google Patents

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Abstract

本揭露之實施例係關於包括磁阻式隨機存取記憶體(Magnetoresistive Random-access Memory，簡稱MRAM)單元的積體電路。上述積體電路包括半導體基板及設於其上之互連結構。上述互連結構包括層層交互堆疊之複數個介電層及複數個金屬層。上述複數個金屬層包括下方金屬層及設於其上的上方金屬層。下電極設於下方金屬層上且電性接觸下方金屬層。磁性穿隧接面(Magnetic Tunneling Junction，簡稱MTJ)設於下電極之上表面上。上電極設於上述磁性穿隧接面之上表面上且直接電性接觸上方金屬層之下表面。

Description

積體電路、磁阻式隨機存取記憶體單元及磁阻式隨機存取記憶體單元之形成方法
本揭露係有關於一種積體電路，且特別有關於一種磁阻式隨機存取記憶體與其製造方法。
許多現代電子裝置具有電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。非揮發性記憶體在無電源時也能夠保留所儲存之資料，而揮發性記憶體在電源消失時失去其儲存資料。磁阻式隨機存取記憶體(MRAM)因其優於現今電子記憶體之特性，在下一世代的非揮發性記憶體技術中極具發展潛力而備受期待。相較於現今之非揮發性記憶體如：快閃隨機存取記憶體(flash random access memory)，磁阻式隨機存取記憶體通常較快且具有較佳之耐久性。相較於現今之揮發性記憶體如：動態隨機存取記憶體(Dynamic Random-access Memory，簡稱DRAM)及靜態隨機存取記憶(Static Random-access Memory，簡稱SRAM)，磁阻式隨機存取記憶體通常具有相似之效能及密度，但其功率耗損較低。
本揭露包括一種積體電路，其包括：半導體基板及設於其上之互連結構，上述互連結構包括複數個層層交替堆疊之介電層及金屬層，上述複數個金屬層包括下方金屬層及設於其上之上方金屬層；下電極，設於下方金屬層上且電性接觸下方金屬層；磁性穿隧接面，設於下電極之上表面上；以及上電極，設於磁性穿隧接面之上表面上且直接電性接觸上方金屬層之下表面。
本揭露亦包括一種磁阻式隨機存取記憶體單元，其包括：下電極，設於半導體基板上；磁性穿隧接面，設於下電極上；上電極，設於磁性穿隧接面之上表面上；以及金屬線，設於上電極上並直接物理及電性接觸上電極，且無一介層窗或接觸窗延伸於上述金屬線及上電極之間。
本揭露另包括一種磁阻式隨機存取記憶體單元之形成方法，其包括：於介電層之上表面上形成蝕刻停止層，上述該蝕刻停止層有一開口，上述開口至少露出下方金屬線之上表面之一部分；形成下電極層於蝕刻停止層之上，上述下電極層向下延伸穿過上述開口而物理及電性連接下方金屬線；形成磁性穿隧接面層於下電極層上；形成上電極於磁性穿隧接面層上；以及形成上方金屬層直接電性及物理接觸上電極之上部。
100‧‧‧磁阻式隨機存取記憶體單元
102‧‧‧下電極
104‧‧‧上電極
106‧‧‧磁性穿隧接面
108‧‧‧下方鐵磁電極
110‧‧‧上方鐵磁電極
112‧‧‧穿隧阻障層
114‧‧‧下方金屬層
116‧‧‧上方金屬層
122‧‧‧界面
124‧‧‧金屬間介電層
126‧‧‧側壁間隔物
127‧‧‧側壁間隔物之上部
128‧‧‧側壁間隔物內部上側壁
130‧‧‧側壁間隔物內部下側壁
132‧‧‧側壁間隔物外部下側壁
134‧‧‧側壁間隔物外部上側壁
135‧‧‧側壁間隔物突出
136‧‧‧側壁間隔物上表面
138‧‧‧介電襯層
140‧‧‧介電保護層
142‧‧‧介電襯層垂直突出
200‧‧‧積體電路
202a、202b‧‧‧磁阻式隨機存取記憶體單元
204‧‧‧互連結構
206‧‧‧基板
208‧‧‧淺溝槽隔離區
210、212‧‧‧字元線電晶體
214、216‧‧‧字元線閘極電極
218、220‧‧‧字元線閘極介電質
222‧‧‧字元線側壁間隔物
224‧‧‧源極區、汲極區
226、228、230‧‧‧金屬間介電層
232、234、236‧‧‧金屬化層
238、240、241、242‧‧‧金屬線
244‧‧‧接觸窗
246、248‧‧‧介層窗
250、252‧‧‧介電保護層
254‧‧‧下電極
256‧‧‧上電極
258‧‧‧磁性穿隧接面
258’‧‧‧磁性穿隧接面堆疊
260‧‧‧磁阻式隨機存取記憶體側壁間隔物
260’‧‧‧側壁間隔物層
266‧‧‧下方鐵磁電極
268‧‧‧上方鐵磁電極
270‧‧‧穿隧阻障層
272‧‧‧蓋層
274‧‧‧上鐵磁層
276‧‧‧下鐵磁層
278‧‧‧金屬層
502、1302‧‧‧罩幕
504、1304‧‧‧SiON層
506、1306‧‧‧SiO2層
508‧‧‧Si3N4層
602‧‧‧介電襯層
700、1500‧‧‧第一蝕刻
800、1600‧‧‧第二蝕刻
806‧‧‧頂點
1100‧‧‧溝槽開口
1102‧‧‧介層窗開口
1200、1204‧‧‧金屬線
1202‧‧‧介層窗
1702‧‧‧氧化物層
2100‧‧‧方法
2102、2104、2106、2108‧‧‧步驟
d1、d2‧‧‧距離
配合所附圖式閱讀後續的詳細敘述，本揭露之各層面將被最佳地理解。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特 徵。
第1圖根據本揭露，繪示出包含磁性穿隧接面的磁阻式隨機存取記憶體單元的一些實施例的剖面圖。
第2圖繪示出包含磁阻式隨機存取記憶體單元之積體電路的一些實施例的剖面圖。
第3圖繪示出第2圖之包含磁阻式隨機存取記憶體單元的積體電路的一些實施例的俯視圖。
第4圖繪示出第2圖之積體電路中之磁阻式隨機存取記憶體單元放大之剖面圖。
第5-20圖以一系列剖面圖繪示出一系列遞增的製造步驟。
第21圖以流程圖之形式繪示出一方法，並描繪本揭露概念之一些實施例。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在... 下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
磁阻式隨機存取記憶體(MRAM)單元包括上電極、下電極及磁性穿隧接面(MTJ)設於上述上電極及下電極之間。在一般的磁阻式隨機存取記憶體單元中，上電極藉由接觸窗(contact)或介層窗(via)與其上的金屬層連接(例如：第一金屬、第二金屬、第三金屬...等)。雖然上述用於連接之接觸窗及介層窗被廣泛採用，然而磁阻式隨機存取記憶體單元加上接觸窗或介層窗之總高度，卻大於一般兩相鄰之金屬層之垂直間距(例如：第二金屬層及第三金屬層之間)。為使磁阻式隨機存取記憶體單元加上接觸窗或介層窗之總高度，與一般兩相鄰之金屬層之垂直間距更相近，本揭露提供直接連接上述上電極及其上之金屬線的技術，而不使用其間之接觸窗或介層窗作為連接。
參考第1圖，根據一些實施例，本揭露提供磁阻式隨機存取記憶體單元100之剖面圖。磁阻式隨機存取記憶體單元100包含下電極102及上電極104，兩者被磁性穿隧接面(MTJ)106隔開。下電極102及上電極104設於下方金屬層114及上方金屬層116之間，且被介電材料如層間介電(Interlayer Dielectric，簡稱ILD)層或金屬間介電(Inter Metal Dielectric，簡稱IMD)層124包圍。
磁性穿隧接面106包括下方鐵磁電極108及上方鐵磁電極110，兩者被穿隧阻障層(Tunneling Barrier Layer)112隔開。在一些實施例中，下方鐵磁電極108可具有固定的或”受約束的(pinned)”磁性方向；然而上方鐵磁電極110具有可變的或”自由的”磁性方向，可於兩個或更多之不同的磁極性(magnetic polarity)間切換，上述不同的磁極性各自代表不同之資料狀態，例如不同的二元狀態。然而在其他的實施中，磁性穿隧接面106可垂直地倒裝(flipped)，亦即下方鐵磁電極具有”自由的”磁性方向，而上方鐵磁電極110具有”受約束的”磁性方向。
值得注意地，上電極104係自身直接電性接觸其上之金屬層116，而非由接觸窗或介層窗連接上電極104及其上之金屬層116。在一些實施例中，上電極104及其上金屬層116相接於平坦界面122，其中平坦界面122於相鄰的磁阻式隨機存取記憶體側壁間隔物126間延伸。因為在上電極104及其上之金屬層116間沒有接觸窗或介層窗，磁阻式隨機存取記憶體單元100的總高度更輕易地與後段製程(Back End of Line)相容。
在一些實施例中，磁阻式隨機存取記憶體側壁間隔物126有一上部127，其向上凸出上電極104之上表面，且進入上方金屬層116之下表面區域中的凹部。在靠近上電極104處，磁阻式隨機存取記憶體側壁間隔物126也可具有數個相互被第一距離d1隔開的內部上側壁128。磁阻式隨機存取記憶體側壁間隔物的內部側壁，可朝其下部向外地有一錐度(tapered)，因此在靠近下電極102處，內部下側壁130相互被第二距離d2隔開(d2>d1)。磁阻式隨機存取記憶體側壁間隔物126 之外部下側壁132可為垂直或實質上地垂直，且可與磁阻式隨機存取記憶體側壁間隔物126之外部上側壁134相接於突出(ledge)135或肩部區域(shoulder region)。磁阻式隨機存取記憶體側壁間隔物之外部上側壁134，可向內地有一錐度(tapered)，且舉例來說，磁阻式隨機存取記憶體側壁間隔物126之上表面136，如圖所示，可為弧形的(rounded)或錐形的(tapered)。介電襯層138(如：二氧化矽襯層)可共形地位於磁阻式隨機存取記憶體側壁間隔物之外部下側壁及上側壁上，且可延伸於介電保護層140上。介電襯層138可有垂直突出142，其向上延伸進入位於外部上側壁134及上方金屬層116間之凹部。應注意的是，因上電極104及上方金屬層116間直接接觸，第1圖中之特徵可提供縮小的上方金屬層116及下方金屬層114之間距，也可使生產技術有效率。
第2圖繪示出積體電路200之一些實施例之剖面圖，其中積體電路200包括磁阻式隨機存取記憶體單元202a及202b，上述記憶體單元設於積體電路200之互連結構204中。積體電路200包括基板206，基板206舉例來說，可為塊狀(bulk)基板(例如：塊狀矽基板)或絕緣層上矽基板(silicon-on-insulator)。所繪示之實施例描繪出一個或更多的淺溝槽隔離(STI)區208，其中淺溝槽隔離區208可包括於基板206中填有介電材料的溝槽。
兩個字元線電晶體210、212設於淺溝槽隔離區208之間。字元線電晶體210、212分別包括字元線閘極電極214、216；分別包括字元線閘極介電質218、220；字元線側壁間隔 物222，以及源極/汲極區224。源極/汲極區224設於基板206中並介於字元線閘極電極214、216及淺溝槽隔離區208之間，且被摻雜而具有第一導電形態，該第一導電形態與分別位於閘極介電質218及220下之通道區的第二導電形態相反。字元線閘極電極214及216，舉例來說，可為摻雜多晶矽或金屬(如：鋁、銅或其組合)。字元線閘極介電質218及220，舉例來說，可為氧化物(例如：二氧化矽)或高介電常數材料。字元線側壁間隔物222，舉例來說，可由氮化矽(例如：Si3N4)所形成。
互連結構204置於基板206之上且將多個裝置相互連接(例如，電晶體210及212)。互連結構204包括複數個金屬間介電層226、228、230以及複數個金屬化層232、234、236，上述複數個金屬間介電層及金屬化層，層層交替設置於彼此之上。金屬間介電層226、228及230，舉例來說，可由低介電常數材料(例如：未摻雜矽玻璃)、氧化物(例如：二氧化矽)或極低介電常數介電層所形成。金屬化層232、234、236包括金屬線238、240、241、242，上述金屬線在溝槽中形成且可由金屬(如：銅、鋁)所形成。接觸窗244從底部金屬化層232延伸至源極/汲極區224及/或閘極電極214、216；介層窗246在金屬化層232、234、236間延伸。接觸窗244及介層窗246延伸穿過介電保護層250、252(介電保護層可由介電材料所形成且可於製程中充當蝕刻停止層)。介電保護層250、252舉例來說，可由極低介電常數材料(例如：SiC)所形成。接觸窗244及介層窗246、248可由金屬(如：銅、鎢)所形成。
配置來儲存各別資料狀態的磁阻式隨機存取記憶 體單元202a及202b，置於互連結構204中並介於兩相鄰金屬層之間。磁阻式隨機存取記憶體單元202a包含由導電材料所形成之下電極254及上電極256。在其上下電極254及256之間，磁阻式隨機存取記憶體單元202a包括磁性穿隧接面258。磁阻式隨機存取記憶體單元202a亦包括磁阻式隨機存取記憶體側壁間隔物260。金屬線242有一最下表面與上電極256之上表面共平面且直接電性接觸(例如：歐姆連接)。
第3圖描繪出一些第2圖中積體電路200之俯視圖之的一些實施例，如第2-3圖之切線所示。如圖所示，在一些實施例中，磁阻式隨機存取記憶體單元202a及202b由上方俯視時可為一正方形、矩形或圓形(circular)。然而在一些其他實施例中，例如因為許多蝕刻製程之實際情況，該繪示之方形的角可變為弧形(rounded)，因而造成磁阻式隨機存取記憶體單元202a、202b可為有弧形角之方形或矩形，抑或是圓形或橢圓形。磁阻式隨機存取記憶體單元202a及202b各自置於金屬線240及241之上，且各自有一上電極256直接電性連接金屬線242，而沒有位於其間之介層窗或接觸窗。
第4圖為第2圖之磁阻式隨機存取記憶體單元202a之放大剖面圖。如圖所示，磁阻式隨機存取記憶體單元202a包括下電極254、上電極256以及設於下電極254及上電極256之間的磁性穿隧接面258。下電極254向下延伸穿過位於介電保護層252之開口中，而與其下之金屬線240形成電性接觸。
於所繪示之實施例中，磁性穿隧接面258包括下方鐵磁電極266(可具有受約束的磁性方向)及上方鐵磁電極 268(可具有自由的磁性方向)。穿隧阻障層270設於下方鐵磁電極266及上方鐵磁電極268之間，且蓋層272設於上方鐵磁電極268之上。下方鐵磁電極266可為人工反鐵磁性電極(synthetic anti-ferromagnetic，簡稱SAF)結構，其中上述人工反鐵磁性電極結構包括受約束的上鐵磁層274、下鐵磁層276及金屬層278夾在受約束的上鐵磁層274及下鐵磁層276之間。
在一些實施例中，上方鐵磁電極268包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd或相似之材料。在一些實施例中，蓋層272包括WO2、NiO、MgO、Al2O3、Ta2O5、MoO2、TiO2、GdO、Al、Mg、Ta、Ru或相似之材料。在一些實施例中，穿隧阻障層270提供上方鐵磁電極268及下方鐵磁電極266間之電性隔離，但在適當條件下仍容許電子穿隧過穿隧阻障層270。穿隧阻障層270舉例來說可包括氧化鎂(MgO)、氧化鋁(例如：Al2O3)、NiO、GdO、Ta2O5、MoO2、TiO2、WO2或相似之材料。
於操作中，通常由量測磁性穿隧接面258之電阻值以讀取上方鐵磁電極(例如：自由的磁性方向)268可變的磁極性。因為磁穿隧效應，磁性穿隧接面258之電阻值隨著可變的磁極性而改變。此外，於操作中，通常藉由自旋轉移力矩(spin-transfer torque，簡稱STT)效應而改變或轉換(toggle)可變的磁極性。根據自旋轉移力矩效應，電流經過磁性穿隧接面258而誘發從下方鐵磁電極(例如：受約束的磁性方向)266到上方鐵磁電極268(例如：自由的磁性方向)之電子流動。當電子流過下方鐵磁電極266，電子之自旋(spin)被極化(polarize)。當自旋極 化(spin-polarized)電子抵達上方鐵磁電極268時，自旋極化電子施加一力矩於可變的磁極性且轉換(toggle)自由磁性方向的鐵磁電極(例如：上方鐵磁電極268)的狀態。其他讀取或改變可變的磁極性之方法也是可行的。例如，在一些替代的方法中，受約束磁性方向的鐵磁電極及/或自由磁性方向的鐵磁電極266/268之磁化極性垂直於穿隧阻障層270及受約束磁性方向及/或自由磁性方向的鐵磁電極266/268間之界面，使磁性穿隧接面258為垂直的磁性穿隧接面。
因為上電極256自身直接電性接觸其上之金屬線242，相較於先前之方法，磁阻式隨機存取記憶體單元202a、202b之整體高度可有利地降低。相較於先前之方法，此降低之高度使磁阻式隨機存取記憶體單元202a、202b更容易地與後段製程(BEOL)相容。因此，磁阻式隨機存取記憶體單元202a、202b之形成，提供較佳之磁阻式隨機存取記憶體操作且有較低的生產成本。
參考第5圖至第20圖，提供具有磁阻式隨機存取記憶體單元之半導體結構的一些實施例，於不同生產階段之橫剖面圖。雖然第5圖至第20圖以一系列之步驟描繪，應可理解的是，這些步驟並非限定，而在其他的實施例中步驟的順序可以改變，且所揭露之方法也可應用於其他結構。在其他的實施例中，所繪示及/或描繪之步驟可部分或全部省略。
第5圖繪示出一些實施例的橫剖面圖，描繪出設於基板(未繪示於第5圖，但繪示於前述之第2圖)上之互連結構204之一部分。互連結構204包括金屬間介電層228及金屬線240， 其中金屬線240水平地延伸穿過金屬間介電層228。金屬間介電層228可為氧化物(如：二氧化矽)、低介電常數材料或極低介電常數材料。金屬線240可由金屬(如：鋁、銅或其組合)所形成。在一些實施例中，上述基板可為大塊矽基板，或絕緣層上半導體(SOI)基板(例如：絕緣層上矽基板)。上述基板舉例來說，也可為二元半導體基板(例如：GaAs)、三元半導體基板(例如：AlGaAs)或更高階的(higher order)半導體基板。在許多例子中，上述基板以半導體晶圓呈現，且該半導體晶圓舉例來說，可有1吋(25mm)、2吋(51mm)、3吋(76mm)、4吋(100mm)、5吋(130mm)或125mm(4.9吋)、150mm(5.9吋，通常稱為”6吋”)、200mm(7.9吋，通常稱為8吋)、300nm(11.8吋，通常稱為”12吋”)或450mm(17.7吋，通常稱為”18”吋)之直徑。在製程完成後，例如在磁阻式隨機存取記憶體單元形成後，上述晶圓可視需要與其他晶圓或晶粒堆疊，然後被單離成對應個別積體電路之個別晶粒。
形成介電保護層252於金屬間介電層228及金屬線240之上。介電保護層252由如氧化物或極低介電常數之介電材料所形成，並充當一蝕刻停止層。在一些實施例中，介電保護層252包含厚度約為200埃之碳化矽。下電極層254形成於介電保護層252之上，且向下延伸穿過位於介電保護層252之開口而電性接觸金屬線240之上部。下電極層254可為導電材料(例如：氮化鈦、氮化鉭、鈦、鉭或其一或多個之組合)。此外，舉例來說，在一些實施例中下電極層254可為約10-100奈米厚。
磁性穿隧接面堆疊258’形成於下電極層254之上表 面上，上電極層256形成於磁性穿隧接面堆疊258’之上。上電極層256可為導電材料(例如：氮化鈦、氮化鉭、鈦、鉭或其一或多個之組合)。此外，舉例來說，上電極層256可為約10-100奈米厚。罩幕502設於上電極層256之上表面上。在一些實施例中，罩幕502包括光阻罩幕，但也可為硬罩幕(如：氮化物罩幕)。在所繪示之實施例中，罩幕502為硬罩幕，其包括SiON層504、SiO2層506及Si3N4層508。磁性穿隧接面258及/或上電極256之側壁，相對於穿過下電極254上表面之法線所測量之角度，可為90度以外之角度。
如第6圖所繪示，側壁間隔物層260’形成於下電極254之橫向部分上，並襯於磁性穿隧接面堆疊258’之側壁及上電極256之側壁，且延伸於罩幕502之側壁及上表面上。在一些實施例中，側壁間隔物層260’可由任何適合的沉積技術且通常共形地形成。此外，側壁間隔物層260’舉例來說，可由氮化矽、碳化矽、Si3N4、SiON或其一或多個組合所形成。另外，側壁間隔物層260’舉例來說，可形成有一約500埃的厚度。介電襯層602(如：共形氧化物)則形成於側壁間隔物層260’之上。
於第7圖中，進行第一蝕刻700於側壁間隔物層260’而回蝕刻側壁間隔物層260’，以移除側壁間隔物層260’之橫向範圍，藉此形成側壁間隔物260。在一些實施例中，第一蝕刻700為單向(unidirectional)蝕刻或垂直蝕刻。第一蝕刻700也可移除SiON層504且停止於SiO2層506上。在許多情況下，第一蝕刻700也降低SiO2層506之高度，因而第5圖的SiO2層506原來的厚度是足夠的，以提供適當的餘量進行第一蝕刻700。
於第8圖中，執行第二蝕刻800而從氮化矽層508上選擇性移除剩餘之SiO2間隔物506。第二蝕刻800可有不同於第一蝕刻700之蝕刻化學，且普遍地對SiO2層506之SiO2材料有選擇性。因此，第二蝕刻800保留了氮化矽間隔物260及下方的氮化矽層508實質上地完整，且於一些情況下，可磨圓(round off)氮化矽間隔物260之上表面。因此，磁阻式隨機存取記憶體側壁間隔物之最上表面可為弧形的或錐形的，並從兩邊的頂點806向下延伸於各別的磁阻式隨機存取記憶體間隔物中。
於第9圖中，介電襯層138(如：二氧化矽襯層)可共形地沉積於介電保護層252之橫向部分上、磁阻式隨機存取記憶體側壁間隔物260之側壁及上表面上、剩餘氮化矽層508上。金屬間介電層230(如：極低介電常數介電層)舉例來說，則可以化學汽相沉積法(CVD)、電漿氣相沉積法(Plasma Vapor Deposition，簡稱PVD)、旋塗技術(spin on techniques)或熱氧化法(thermal oxidation)形成於介電襯層138上。
於第10圖中，執行化學機械拋光或化學機械平坦化(CMP)製程以平坦化金屬間介電層230之上表面。
於第11圖中，執行光微影(photolithography)製程以圖案化一個或多個罩幕(未繪示)，且執行一個或多個對應之蝕刻製程以形成溝槽開口1100及介層窗開口1102。在一些實施例中，此些開口可為雙鑲嵌開口。
於第12圖中，使用金屬(如：鋁、銅)填入上述溝槽及開口中。因此，在記憶區中，溝槽被填入金屬線242，其中金屬線242直接接觸上電極256之上部而提供歐姆連接，而金屬 線242與上電極256之間沒有接觸窗或介層窗。在積體電路的其他區域中，如互補式金氧半場效電晶體(CMOS)邏輯裝置形成所在之邏輯區域中，金屬線1200由介層窗1202連接下方的金屬線1204。隨後進行化學機械平坦化製程以平坦化金屬線之上表面及金屬間介電層230之上表面，而形成如第12圖之結構。
第13-16圖繪示出替代的實施例，其中位於上電極上之罩幕包括SiO2間隔物層1306、及SiON蓋層1304。與上述第5-8圖比較，第13-16的實施例省略上述所繪示之上電極256上的氮化矽蝕刻停止層508。此省略在某種程度上可使製程有效率而降低成本。
詳細而言，於第13圖中，形成金屬間介電層228、金屬線240、介電保護層252及下電極層254。磁性穿隧接面堆疊258’形成於下電極層254之上表面上，蓋層形成於磁性穿隧接面堆疊258’之上，而上電極層256形成於蓋層上。一包括SiON蓋層1304及SiO2間隔物層1306之罩幕1302設於上電極256之上表面上。
於第14圖中，側壁間隔物層260’形成於下電極254之橫向部分上，並襯於磁性穿隧接面堆疊258’之側壁、上電極256之側壁，且延伸於罩幕1302之側壁及上表面上。氧化襯層602(如：共形氧化物)則形成於側壁間隔物層260’之上。
於第15圖中，進行第一蝕刻1500於側壁間隔物層260’而回蝕刻側壁間隔物層260’，以移除側壁間隔物層260’之橫向範圍，藉此形成側壁間隔物260。在一些實施例中，第一蝕刻1500為單向蝕刻或垂直蝕刻。第一蝕刻1500也可移除SiON 層504且停止於SiO2間隔物層1306上。在許多情況下，第一蝕刻1500也降低SiO2間隔物層1306之高度，因此第14圖的SiO2間隔物層1306的原來厚度為足夠的，以提供適當的餘量進行第一蝕刻1500。
於第16圖中，執行第二蝕刻1600而從上電極256及氮化矽間隔物260’上選擇性移除剩餘之SiO2間隔物1306。第二蝕刻1600可有不同於第一蝕刻1500之蝕刻化學，且普遍地對SiO2層1306之SiO2材料有選擇性。因此，第二蝕刻1600保留了氮化矽間隔物260且暴露上電極256之上表面，且於一些情況下可磨圓(round off)氮化矽間隔物260之上表面。在第16圖後，儘管如第9圖的介電襯層138直接接觸上電極256之上表面，仍可執行相似於第9-12圖之製程。
第17-20圖繪示出其他替代的實施例。延續上述第9圖，於第17圖中形成氧化物層1702於第9圖之結構上。於第18圖中，執行化學機械平坦化製程以平坦化氧化物層1702。於第19圖中，形成溝槽開口及介層窗開口。於第20圖中，金屬被沉積填入溝槽開口及介層窗開口中，以形成金屬線2002、2004。氧化物層1702於邏輯區域2006上較厚而於記憶區域2008上較薄。因此，第20圖中之最終結構的金屬線之側壁上，低介電常數介電層230及氧化物層1702皆呈現不同的高度。
第21圖根據一些實施例繪示出形成磁阻式隨機存取記憶體單元之方法2100。雖然在此所揭示之製造方法及其他繪示及/或描述之方法以一系列步驟或事件繪示，應可理解的是，本揭露並非限定於該繪示之步驟或次序。因此，在一些實 施例中，步驟可能以不同於在此繪示之次序發生於，及/或同時執行。此外，在一些實施例中，所繪示的步驟或事件可能被切分成多個步驟或事件，且可能與其他步驟或被切分的步驟於分開的時間執行或同時執行。在一些實施例中，一些所繪示的步驟或事件可能被省略，而其他未繪示的步驟或事件可能被加入。
步驟2102至2108舉例來說，可對應上述於第5圖中所繪示之實施例之結構。於2102，形成蝕刻停止層於介電層之上表面。上述蝕刻停止層有一開口，上述開口至少露出下方金屬線之上表面之一部分。於2104，形成下電極層於蝕刻停止層上。下電極層向下延伸穿過上述開口以與下方金屬層形成物理及電性接觸。於2106，形成磁性穿隧接面層於下電極層上。於2108，形成上電極層於磁性穿隧接面層上。於可對應上述繪示之第12圖之例子的2110，形成上方金屬層直接物理及電性接觸上電極。
本揭露提供一些關於包含磁阻式隨機存取記憶體(MRAM)單元之積體電路的實施例。上述積體電路包括半導體基板及設於其上之互連結構。上述互連結構包括複數個層層交替堆疊之介電層及金屬層。上述複數個金屬層包括下方金屬層及設於其上之上方金屬層。下電極設於下方金屬層上且電性接觸下方金屬層。磁性穿隧接面(MTJ)設於下電極之上表面上。上電極設於磁性穿隧接面之上表面上且直接電性接觸上方金屬層之下表面。
應可理解的是，在此說明書之描述以及後面之申 請專利範圍中，”第一”、”第二”及”第三”等用語僅是用於簡化描述及辨認一圖示或一系列圖示之不同元件。這些用語並非意味著這些元件有任何時間的順序或結構鄰近性，且不應被刻意認為是對應不同繪示實施例及/或未繪示之實施例中之元件。舉例來說，第1圖描述之”第一介電層”，可能不必然對應關於其他圖描述之”第一介電層”，也可能不必然對應於一未繪示實施例之”第一介電層”。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本揭露之各層面。任何所屬技術領域中具有通常知識者，可能無困難地以本揭露為基礎，設計或修改其他製程及結構，以達到與本揭露實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本揭露之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本揭露的精神及範圍。

Claims (10)

  1. 一種積體電路，包括：一半導體基板；一互連結構，設於該半導體基板上，且該互連結構包括複數個層層交替堆疊之介電層及金屬層，其中該複數個金屬層包括一下方金屬層及一設於該下方金屬層上之上方金屬層；一下電極，設於該下方金屬層上且電性接觸該下方金屬層；一磁性穿隧接面，設於該下電極之上表面上；一上電極，設於該磁性穿隧接面之上表面上且直接電性接觸該上方金屬層之下表面；以及一磁阻式隨機存取記憶體側壁間隔物，沿著該上電極及磁性穿隧接面之外側壁設置，其中該磁阻式隨機存取記憶體側壁間隔物之上部向上延伸凸出該上電極之上表面。
  2. 如申請專利範圍第1項所述之積體電路，其中該磁阻式隨機存取記憶體側壁間隔物之上部進入該上方金屬層之下表面中的一凹部，其中該磁阻式隨機存取記憶體側壁間隔物之最上表面為弧形(rounded)或錐形(tapered)。
  3. 如申請專利範圍第1項所述之積體電路，更包括：一介電襯層，共形地設於該磁阻式隨機存取記憶體側壁間隔物之外側壁上；其中在靠近該上電極處，該磁阻式隨機存取記憶體側壁間隔物之內部上側壁被一第一距離隔開，該磁阻式隨機存取記憶體側壁間隔物之內部下側壁被一第二距離隔開，且該第二距離大於該第一距離；其中該磁阻式隨機存取記憶體側壁間隔物之外部下側壁為垂直的或實質上垂直的，且與該磁阻式隨機存取記憶體側壁間隔物之外部上側壁相接於一突出(ledge)或肩部區域(shoulder region)。
  4. 一種磁阻式隨機存取記憶體單元，包括：一下電極，設於一半導體基板上；一磁性穿隧接面，設於該下電極上；一上電極，設於該磁性穿隧接面之上表面上；一金屬線，設於該上電極上並直接物理及電性接觸該上電極，且無一介層窗或接觸窗延伸於該金屬線及該上電極之間；以及一磁阻式隨機存取記憶體側壁間隔物，沿著該上電極及磁性穿隧接面之外側壁設置，其中該磁阻式隨機存取記憶體側壁間隔物之上部向上延伸凸出該上電極之上表面。
  5. 如申請專利範圍第4項所述之磁阻式隨機存取記憶體單元，其中該磁阻式隨機存取記憶體側壁間隔物之上部進入該金屬線之下表面區；其中在靠近該上電極處，該磁阻式隨機存取記憶體側壁間隔物之最內部上側壁被一第一距離隔開；其中該磁阻式隨機存取記憶體側壁間隔物之內部最下側壁被一第二距離隔開，且該第二距離大於該第一距離。
  6. 如申請專利範圍第5項所述之磁阻式隨機存取記憶體單元，其中該最下側壁相對於穿過該下電極上表面之法線所測量之角度為90度以外之角度；其中該磁阻式隨機存取記憶體側壁間隔物各自之最上表面為弧形或錐形，且從該磁阻式隨機存取記憶體間隔物之兩邊的頂點向下延伸，其中一介電襯層共形地位於該磁阻式隨機存取記憶體側壁間隔物之外側壁上。
  7. 一種磁阻式隨機存取記憶體單元之形成方法，該方法包括：於一介電層之上表面上形成一蝕刻停止層，其中該蝕刻停止層有一開口，該開口至少露出一下方金屬線之上表面之一部分；形成一下電極層於該蝕刻停止層之上，該下電極層向下延伸穿過該開口而物理及電性連接該下方金屬線；形成一磁性穿隧接面層於該下電極層上；形成一上電極於該磁性穿隧接面層上；以及形成一上方金屬層直接電性及物理接觸該上電極之上部。
  8. 如申請專利範圍第7項所述之磁阻式隨機存取記憶體單元之形成方法，其中該上電極的形成更包括：形成一上電極層於該磁性穿隧接面層上；形成一硬罩幕於該上電極層上，其中該硬罩幕包括一SiO2層及一設於該SiO2層上之SiON層；圖案化該磁性穿隧接面層及該上電極層，以移除該磁性穿隧接面層及該上電極層未被該硬罩幕覆蓋之部分，而形成該上電極及該磁性穿隧接面；以及形成一共形的磁阻式隨機存取記憶體側壁間隔物層，其中該共形的磁阻式隨機存取記憶體側壁間隔物層沿著該上電極及該磁性穿隧接面之外側壁設置，且延伸於該硬罩幕之上表面上。
  9. 如申請專利範圍第8項所述之磁阻式隨機存取記憶體單元之形成方法，更包括：進行一第一蝕刻於該磁阻式隨機存取記憶體側壁間隔物層以移除該磁阻式隨機存取記憶體側壁間隔物層之橫向部分，並留下該上電極上之SiO2層，且留下該磁阻式隨機存取記憶體側壁間隔物層之部分沿著該SiO2層之側壁向上延伸。
  10. 如申請專利範圍第9項所述之磁阻式隨機存取記憶體單元之形成方法，更包括：進行一第二蝕刻以選擇性移除該SiO2層，留下該磁阻式隨機存取記憶體側壁間隔物層之部分，該部分向上延伸穿過該上電極之上表面；形成一介電層於該磁阻式隨機存取記憶體側壁間隔物層之部分及該上電極上；形成複數個溝槽開口及介層窗開口於該介電層中，其中一溝槽開口暴露該上電極之上表面及該磁阻式隨機存取記憶體側壁間隔物層之部分；以及填入一導電材料於該複數個溝槽開口及介層窗開口，其中該導電材料直接抵靠該上電極之上表面。
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