KR101849452B1 - Mtj 상단 전극 연결을 위한 방법 - Google Patents

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Abstract

일부 실시예는 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀을 포함하는 집적회로에 대한 것이다. 집적회로는 반도체 기판과, 이 반도체 기판 위에 배치된 상호연결 구조체를 포함한다. 상호연결 구조체는 층층이 교대로 적층된 복수의 유전층들과 복수의 금속층들을 포함한다. 복수의 금속층들은 하부 금속층과, 이 하부 금속층 위에 배치된 상부 금속층을 포함한다. 하단 전극은 하부 금속층 위에 배치되고 하부 금속층과 전기적으로 접촉한다. 자기 터널링 접합부(magnetic tunneling junction; MTJ)는 하단 전극의 상부 표면 위에 배치된다. 상단 전극은 MTJ의 상부 표면 위에 배치되고, 상부 금속층의 하부 표면과 직접 전기적으로 접촉한다.

Description

MTJ 상단 전극 연결을 위한 방법{TECHNIQUES FOR MRAM MTJ TOP ELECTRODE CONNECTION}
본 출원은 그 내용이 참조로 그 전체가 포함된, 2015년 6월 25일 출원된 미국 특허 가출원 제62/184,653호에 대한 우선권을 주장한다.
많은 현대의 전자 장치는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리가 전력 부재시에 자신의 저장된 데이터를 유지할 수 있는 반면에, 휘발성 메모리는 전력이 끊겼을 때 자신의 저장된 데이터를 잃는다. 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM)는 현재의 전자 메모리 대비 이점 때문에, 차세대 비휘발성 전자 메모리를 위한 하나의 유망한 후보이다. 플래시 랜덤 액세스 메모리와 같은, 현재의 비휘발성 메모리와 비교해서, MRAM은 보통 더 빠르고, 더 양호한 내구성을 갖는다. 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM)와 정적 랜덤 액세스 메모리(static random-access memory; SRAM)와 같은 현재의 휘발성 메모리와 비교해서, MRAM은 유사한 성능 및 밀도를 가지지만 더 낮은 전력 소모를 보인다.
일부 실시예는 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀을 포함하는 집적회로에 대한 것이다. 집적회로는 반도체 기판과, 이 반도체 기판 위에 배치된 상호연결 구조체를 포함한다. 상호연결 구조체는 층층이 교대로 적층된 복수의 유전층들과 복수의 금속층들을 포함한다. 복수의 금속층들은 하부 금속층과, 이 하부 금속층 위에 배치된 상부 금속층을 포함한다. 하단 전극은 하부 금속층 위에 배치되고 하부 금속층과 전기적으로 접촉한다. 자기 터널링 접합부(magnetic tunneling junction; MTJ)는 하단 전극의 상부 표면 위에 배치된다. 상단 전극은 MTJ의 상부 표면 위에 배치되고, 상부 금속층의 하부 표면과 직접 전기적으로 접촉한다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명 개시(disclosure)에 따라, 자기 터널링 접합부(magnetic tunneling junction; MTJ)를 포함하는, MRAM 셀의 일부 실시예의 단면도를 예증한다.
도 2는 MRAM 셀을 포함하는 집적회로의 일부 실시예의 단면도를 예증한다.
도 3은 MRAM 셀을 포함하는 도 2의 집적회로의 일부 실시예의 상면도를 예증한다.
도 4는 도 2의 집적회로의 MRAM 셀의 확대된 단면도를 예증한다.
도 5 내지 20은 일련의 단면도들로서 일련의 증분된(incremental) 제조 단계들을 예증한다.
도 21은 본 발명 개념의 일부 실시예를 예증하는 흐름도 포맷의 방법론을 예증한다.
본 개시물은 본 개시물의 서로 다른 특징부들(features)을 구현하기 위한 많은 서로 다른 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀은 상부 전극과 하부 전극을 포함하고, 상부 전극과 하부 전극 사이에 배치된 자기 터널 접합부(magnetic tunnel junction; MTJ)를 포함한다. 종래의 MRAM 셀에서, 상부 전극은 접촉부 또는 비아에 의해 상부 금속층(예컨대, 금속 1, 금속 2, 금속 3 등)에 연결된다. 비록 이러한 연결 접촉부 또는 비아의 사용이 폭넓게 채용되지만, 이러한 MRAM 셀과 그 위에 있는 이러한 접촉부 또는 비아의 전체 높이는, 인접 금속층들(예컨대, 금속 2층과 금속 3층) 사이의 일반적인 수직 공간에 비해 크다. 이 높이를 인접 금속층들간의 수직 공간과 더 일치시키기 위해, 본 발명 개시는, 상단 전극을 사이에 비아 또는 접촉부가 없이 직접 상부 금속 라인에 연결시키기 위한 기술을 제공한다.
도 1a을 참조하면, 일부 실시예에 따른 MRAM 셀(100)의 단면도가 제공된다. MRAM 셀(100)은 하단 전극(102)과, 자기 터널 접합부(MTJ)(106)에 의해 서로 분리된 상단 전극(104)을 포함한다. 하단 전극(102)과 상단 전극(104)은 하부 금속층(114)과 상부 금속층(116) 사이에 배치되고, 예컨대, 층간 유전체(interlayer dielectric; ILD)층 또는 금속간 유전체(intermetal dielectric; IMD)층(124)과 같은 유전체 물질에 의해 둘러싸여 있다.
MTJ(106)는 터널링 장벽층(112)에 의해 서로 분리된, 하부 강자성 전극(108)과 상부 강자성 전극(110)을 포함한다. 일부 실시예에서, 하부 강자성 전극(108)은 고정(fixed) 또는 "구속(pinned)" 자기 배향을 가질 수 있는 반면에, 상부 강자성 전극(110)은, 다른 이진 상태와 같은, 다른 데이터 상태를 각각 나타내는 두 개 이상의 구별된 자기 극성들간에 스위칭될 수 있는, 가변 또는 "자유" 자기 배향을 가진다. 하지만, 다른 구현에서, MTJ(106)는 수직으로 "플립(flip)"될 수 있어서, 하부 강자성 전극이 "자유" 자기 배향을 가지는 반면에, 상부 강자성 전극(110)은 "구속" 자기 배향을 가진다.
특히, 접촉부 또는 비아가 상단 전극(104)을 상부 금속층(116)에 연결시키기 보다는, 상단 전극(104) 자신이 상부 금속층(116)과 직접 전기적으로 접촉한다. 일부 실시예에서, 상단 전극(104)과 상부 금속층(116)은 이웃하는 MRAM 측벽 스페이서들(126) 사이에서 연장하는 평면 계면(122)에서 만난다. 상단 전극(104)과 상부 금속층(116) 사이에 어떠한 비아 또는 접촉부도 존재하지 않기 때문에, MRAM 셀의 전체 높이는 후공정(back-end-of-line; BEOL) 프로세스 흐름과 보다 쉽게 호환된다.
일부 실시예에서, MRAM 측벽 스페이서(126)는, 상단 전극(104)의 상부 표면을 지나 위쪽으로, 그리고 상부 금속층(116)의 하부 표면 영역 내의 리세스 안으로 돌출하는, 상부 부분(127)을 갖는다. MRAM 측벽 스페이서(126)는, 상단 전극(104) 근처에서 제1 거리 d1 거리만큼 서로 분리된, 내부 상부 측벽(128)을 또는 가질 수 있다. MRAM 측벽 스페이서의 내부 측벽은 자신의 하단 부분을 향해 바깥으로 테이퍼링될 수 있어서, 내부 하단 측벽(130)이 하단 전극(102) 근처에서 제2 거리 d2만큼 서로 이격된다 (d2 > d1). MRAM 측벽 스페이서(126)의 외부 하부 측벽(132)은 수직이거나 실질적으로 수직일 수 있고, 렛지(135) 또는 숄더 영역에서 MRAM 측벽 스페이서(126)의 외부 상부 측벽(134)과 만날 수 있다. MRAM 측벽 스페이서의 외부 상부 측벽(134)은 안으로 테이퍼일될 수 있고, MRAM 측벽 스페이서(126)의 상부 표면(136)은 예를 들면, 도시된 바와 같이 둥글게 되거나 테이퍼링될 수 있다. 실리콘 이산화물 라이너와 같은 유전체 라이너(138)는, MRAM 측벽 스페이서의 하부 외부 측벽과 상부 외부 측벽 위에 컨포멀하게 배치되고, 유전체-보호층(140) 위에 연장될 수 있다. 유전체 라이너(138)는, 외부 상부 측벽(134)과 상부 금속층(116) 사이의 리세스 안으로 위쪽으로 연장하는, 수직 돌출부(142)를 가질 수 있다. 인식되는 바와 같이. 도 1의 특징부들은, 상부 전극(104)과 상부 금속층(116) 사이에 직접 접촉 때문에, 하부 금속층(114)과 상부 금속층(116) 사이에 감소된 간격을 제공할 수 있고, 간소화된(streamlined) 제조 기술로 또한 수정가능할 수 있다.
도 2는 집적회로(200)의 상호연결 구조체(204) 내에 배치된 MRAM 셀(202a, 202b)을 포함하는, 집적회로(200)의 일부 실시예의 단면도를 예증한다. 집적회로(200)는 기판(206)을 포함한다. 기판(206)은 예를 들면, 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 실리콘-온-절연체(silicon-on-insulator; SOI) 기판일 수 있다. 예증된 실시예는, 기판(206) 내에 유전체로 채워진 트렌치를 포함할 수 있는, 하나 이상의 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(208)을 묘사한다.
두 개의 워드 라인 트랜지스터(210, 212)는 STI 영역들(208) 사이에 배치된다. 워드 라인 트랜지스터(210, 212)는 워드 라인 게이트 전극(214, 216), 워드 라인 게이트 유전체(218, 220), 워드 라인 측벽 스페이서(222), 및 소스/드레인 영역(224)을 각각 포함한다. 소스/드레인 영역(224)은 워드 라인 게이트 전극(214, 216)과 STI 영역(208) 사이의 기판(206) 내에 배치되고, 각각 게이트 유전체(218, 220) 아래의 채널 영역의 제2 전도성 타입과는 반대인, 제2 전도성 타입을 갖도록 도핑된다. 워드 라인 게이트 전극(214, 216)은 예를 들면, 도핑된 폴리실리콘, 예컨대 알루미늄, 구리와 같은 금속, 또는 이것들의 조합일 수 있다. 워드 라인 게이트 유전체(218, 220)는 예를 들면, 실리콘 이산화물과 같은 산화물, 또는 하이-k 유전체 물질일 수 있다. 워드 라인 측벽 스페이서(222)는 예를 들면, 실리콘 질화물(예컨대, Si3N4)로 제조될 수 있다.
상호연결 구조체(204)는 기판(206) 위에 배치되고, 장치(예컨대, 트랜지스터(210, 212))를 서로 연결시킨다. 상호연결 구조체(204)는 복수의 IMD층들(226, 228, 230)과, 층층이 교대로 적층된 복수의 금속화층들(232, 234, 236)을 포함한다. IMD층들(226, 228, 230)은 예를 들어, 도핑되지 않은 규산염 유리와 같은 로우-k 유전체, 또는 실리콘 이산화물과 같은 산화물, 또는 초저-k 유전체층으로 제조될 수 있다. 금속화층(232, 234, 236)은 트렌치 내에 형성되고, 구리 또는 알루미늄과 같은 금속으로 제조될 수 있는, 금속 라인(238, 240, 241, 242)을 포함한다. 접촉부(244)는 하단 금속화층(232)으로부터 소스/드레인 영역(224) 및/또는 게이트 전극(214, 216)까지 연장하고, 비아(246)는 금속화층(232, 234, 236) 사이에서 연장된다. 접촉부(244)와 비아(246)는 (유전체 물질로 제조될 수 있고 제조 동안에 에칭 정지층으로서 작용할 수 있는) 유전체-보호층(250, 252)을 관통해 연장된다. 유전체-보호층(250, 252)은 예를 들면, SiC와 같은 초저-k 유전체 물질로 제조될 수 있다. 접촉부(244)와 비아(246, 248)는 예를 들어, 구리나 텅스텐과 같은 금속으로 제조될 수 있다.
각각의 데이터 상태를 저장하도록 구성되는 MRAM 셀(202a, 202b)은, 이웃하는 금속층들 사이에서 상호연결 구조체(204) 내에 배열된다. MRAM 셀(202a)은 하단 전극(254)과, 전도성 물질로 제조되는 상단 전극(256)을 포함한다. MRAM 셀(202a)은, 상단 전극(256)과 하단 전극(254) 사이에 MTJ(258)를 포함한다. MRAM 셀(202a)은 MRAM 측벽 스페이서(260)를 또한 포함한다. 금속 라인(242)은 상단 전극(256)의 상단면과 동일 평면상에 있고, 이 상단면과 직접 전기적으로 접촉하는 (예컨대, 저항으로 연결된) 최저 표면을 가진다.
도 3은 도 2, 3에 도시된 절단 라인(cut-laway line)에서 표시된, 도 2의 집적회로(200)의 평면도의 일부 실시예를 묘사한다. 도시된 바와 같이, 일부 실시예에서, MRAM 셀(202a, 202b)은 위에서 볼 때 정사각형, 직사각형, 또는 원형을 가질 수 있다. 하지만, 다른 실시예에서, 예를 들면, 많은 에칭 프로세스들의 실제적인 측면(practicalities) 때문에, 예증된 정사각형의 모서리들은 원형이 될 수 있어서, MRAM 셀(202a, 202b)이 정사각형, 또는 원형 모서리를 갖는 직사각형, 또는 원형 또는 타원형을 갖게 된다. MRAM 셀(202a, 202b)은 금속 라인(240, 241) 각각 위에 배열되고, 사이에 비아 또는 접촉부가 없이, 금속 라인(242)과 각각 직접 전기적으로 연결되는 상단 전극(256)을 갖는다.
도 4를 참조하면, 도 2의 MRAM 셀(202a)의 확대된 단면도가 제공된다. 도시된 바와 같이, MRAM 셀(202a)은 하단 전극(254)과 상단 전극(256)을 포함하고, 하단 전극(254)과 상단 전극(256) 사이에 MTJ(258)가 배치된다. 하단 전극(254)은, 하부 금속 라인(240)과 전기적으로 접촉하도록 유전체-보호층(252) 내의 개구를 관통해 아래쪽으로 연장된다.
예증된 실시예에서, MTJ(258)는 (구속 자기 배향을 가질 수 있는) 하부 강자성 전극(266)과 (자유 자기 배향을 가질 수 있는) 상부 강자성 전극(268)을 포함한다. 터널링 장벽층(270)은 하부 강자성 전극(266)과 상부 강자성 전극(268) 사이에 배치되고, 캡핑층(272)은 상부 강자성 전극(268) 위에 배치된다. 하부 강자성 전극(266)은 상단 구속 강자성층(274), 하단 구속 강자성층(276), 및 상단 구속 강자성층(274)과 하단 구속 강자성층(276) 사이에 개재되어 있는(sandwiched) 금속층(278)을 포함하는, 합성 반강자성(synthetic anti-ferromagnetic; SAF) 구조체일 수 있다.
일부 실시예에서, 상부 강자성 전극(268)은 Fe, Co, Ni, FeCo, CoNi, CoFeB, FeB, FePt, FePd, 등을 포함한다. 일부 실시예에서, 캐핑층(22)은 WO2, NiO, MgO, Al2O3, Ta2O5, MoO2, TiO2, GdO, Al, Mg, Ta, Ru, 등을 포함한다. 일부 실시예에서, 터널링 장벽층(270)은 상부 강자성 전극(268)과 하부 강자성 전극(266) 사이에 전기적 격리를 제공하는 한편, 전자가 적절한 조건하에서 터널링 장벽층(270)을 여전히 관통해 지나가게 한다. 터널링 장벽층(270)은 예를 들면, 마그네슘 산화물(MgO), 알루미늄 산화물(예컨대, Al2O3), NiO, GdO, Ta2O5, MoO2, TiO2, WO2, 등을 포함할 수 있다.
동작시에, 상부(예를 들면, 자유) 강자성 전극(268)의 가변 자기 극성은 일반적으로 MTJ(258)를 측정함으로써 판독된다. 자기 터널 효과 때문에, MTJ(258)의 저항은 가변 자기 극성에 따라 변한다. 또한, 동작시에, 가변 자기 극성은 일반적으로 스핀 전달 토크(spin-transfer torque; STT) 효과를 사용해서 변경되거나 토글(toggle)된다. STT 효과에 따라, 하부(예컨대, 구속) 강자성 전극(266)으로부터 상부(예컨대, 자유) 강자성 전극(268)까지 전자 흐름을 유도하기 위해, 전류가 MTJ(258)를 가로질러 통과한다. 전자가 하부 강자성 전극(266)을 통과할 때, 전자의 스핀이 극성화된다. 스핀-극성화된 전자가 상부 강자성 전극(268)에 도달할 때, 스핀-극성화된 전자는 토크를 가변 자기 극성에 인가하고, 자유 강자성 전극(예컨대, 상부 전극(268))의 상태를 토글한다. 가변 자기 전극을 판독하거나 변경시키는 대안적인 접근법은 또한 수정가능하다. 예를 들면, 일부 대안적인 접근법에서, 구속 및/또는 자유 강자성 전극(266/268)의 자화 극성은, 터널링 장벽층(270)과 구속 및/또는 자유 강자성 전극(266/268) 사이의 계면에 대해 수직이어서, MTJ(258)가 수직 MTJ가 되게 한다.
이롭게, 상단 전극(256) 자체가 상부 금속 라인(242)과 직접 전기적으로 접촉하기 때문에, MRAM 셀(202a, 202b)의 전체 높이가 이전 접근법에 비해 감소될 수 있다. 이전 접근법과 비교해서, 이러한 감소된 높이는, MRAM 셀(202a, 202b)이 BEOL 프로세스 흐름과 보다 쉽게 호환이 되게 한다. 따라서, MRAM 셀(202a, 202b)의 형성은 감소된 제조 비용으로 더 양호한 MRAM 동작을 제공한다.
도 5 내지 20을 참조하면, 다양한 제조 스테이지에서 MRAM 셀을 구비한 반도체 구조체의 일부 실시예의 단면도가 제공된다. 비록 도 5 내지 20이 일련의 동작으로서 설명되지만, 동작 순서는 다른 실시예에서 변경될 수 있고, 개시된 방법이 또한 다른 구조체에 적용가능하다는 점에서, 이러한 동작이 제한적이지 않다는 것을 인식할 것이다. 다른 실시예에서, 예증되고 그리고/또는 설명되는 일부 동작이 전체 또는 일부가 생략될 수 있다.
도 5는 기판 위에 배치된 상호연결 구조체(204)의 부분(도 5에서는 도시되지 않지만, 이전에 도 2에서 도시됨)을 예증하는 일부 실시예의 단면도를 예증한다. 상호연결 구조체(204)는 IMD층(228)과, IMD층(228)을 관통해 수평으로 연장하는 금속 라인(240)을 포함한다. IMD층(228)은 실리콘 이산화물과 같은 산화물, 로우-k 유전체 물질, 또는 초저-k 유전체 물질일 수 있다. 금속 라인(240)은 알루미늄, 구리와 같은 금속, 또는 이것들의 조합으로 제조될 수 있다. 일부 실시예에서, 기판은 벌크 실리콘 기판 또는 반도체-온-절연체(semiconductor-on-insulator; SOI) 기판(예컨대, 실리콘 온 절연체 기판)일 수 있다. 기판은 또한, 예를 들면 2차 반도체 기판(예컨대, GaAs), 3차 반도체 기판(예컨대, AlGaAs), 또는 더 높은 차수의 반도체 기판일 수 있다.　 많은 예시에서, 기판은 반도체 웨이퍼로서 나타나고, 예를 들면, 1 인치(25　mm); 2 인치(51　mm); 3 인치(76　mm); 4 인치(100　mm); 5 인치(130　mm) 또는 125　mm (4.9　인치); 150　mm (5.9　인치, 통상 "6 인치"라고 지칭됨); 200　mm (7.9　인치, 통상 "8 인치"라고 지칭됨); 300　mm (11.8　인치, 통상 "12 인치"라고 지칭됨); 450 mm　(17.7　인치, 통상 "18 인치"라고 지칭됨)의 직경을 가질 수 있다. 처리가 종료된 후에, 예를 들면, MRAM 셀이 형성된 후에, 이러한 웨이퍼가 다른 웨이퍼 또는 다이와 함께 선택적으로 적층될 수 있고, 그런 다음, 개별 IC에 대응하는 개별 다이 안으로 싱귤레이트(singulate)된다.
유전체 보호층(252)이 IMD층(228) 위에 그리고 금속 라인(240) 위에 형성된다. 유전체 보호층(252)은 산화물 또는 ELK 유전체와 같은 유전체 물질로 제조되고, 에칭 정치층으로서 작용한다. 일부 실시예에서, 유전체 보호층(252)은 대략 20 옹스트롬의 두께를 가진 SiC를 포함한다. 하단 전극층(254)이 유전체 보호층(252) 위에 형성되고, 금속 라인(240)의 상부 부분과 전기적으로 접촉하도록, 유전체 보호층(252) 내에 개구를 관통해 아래쪽으로 연장된다. 하단 전극층(254)은 예를 들면, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 조합과 같은, 전도성 물질일 수 있다. 또한, 일부 실시예에서, 하단 전극층(254)은 예를 들면, 약 10 내지 100 나노미터 두께일 수 있다.
자기 터널 접합부(magnetic tunneling junction; MTJ) 스택(258')이 하단 전극층(254)의 상부 표면 위에 형성되고, 상단 전극층(256)이 MTJ 스택(268') 위에 형성된다. 상단 전극층(256)은 예를 들면, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 조합과 같은, 전도성 물질일 수 있다. 또한, 상단 전극층(256)은 예를 들면, 약 10 내지 100 나노미터 두께일 수 있다. 마스크(502)가 상단 전극층(256)의 상부 표면 위에 배치된다. 일부 실시예에서, 마스크(502)는 포토레지시트 마스크를 포함하지만, 또한 질화물 마스크와 같은 하드마스크일 수 있다. 예증된 실시예에서, 마스크(502)는, SiON 층(504), SiO2 층(506), 및Si3N4 층(508)을 포함하는 하드마스크이다. MTJ(258) 및/또는 상단 전극(256)의 측벽은, 하단 전극(254)의 상부 표면을 관통하는 정상 라인(normal line)에 대해 측정될 때 90도가 아닌 각도로 경사질 수 있다.
도 6에서, 측벽 스페이서층(260')은 하단 전극(254)의 측방향 부분 위에 형성되고, MTJ(258')의 측벽을 라이닝(lining)하고, 상단 전극(256)의 측벽을 라이닝하며, 마스크(502)의 상부 표면과 측벽 위에서 연장한다. 일부 실시예에서, 측벽 스페이서층(260')은 임의의 적절한 퇴적 기술에 의해 형성될 수 있고, 일반적으로 컨포멀하게(conformally) 형성된다. 또한, 측벽 스페이서층(260')은 예를 들면, 실리콘 질화물, 실리콘 탄화물, Si3N, SiON, 또는 이런 물질들의 하나 이상의 조합으로 형성될 수 있다. 더 나아가, 측벽 스페이서층(260')은 예를 들면, 약 500 옹스트롬의 두께를 가지고 형성될 수 있다. 그런 다음, 컨포멀 산화물과 같은 유전체 라이너(602)가 측벽 스페이서층(260') 위에 형성된다.
도 7에서, 측벽 스페이서층(260')의 측방향 연장부(stretch)를 제거하기 위해 측벽 스페이서층(260')을 에칭백하도록, 제1 에칭(700)이 측벽 스페이서층(260') 안으로 수행됨에 따라, 측벽 스페이서(260)를 형성하였다. 일부 실시예에서, 이러한 제1 에칭(700)은 단방향성 또는 수직 에칭이다. 제1 에칭(700)은 또한, SiON층(504)을 제거하고, SiO2층(506) 상에서 정지될 수 있다. 많은 경우에, 제1 에칭(700)은 또한 SiO2층(506)의 높이를 감소키고, 도 5에 SiO2 층(506)의 원래 두께는 제1 에칭(700)을 위한 적절한 마진(margin)을 허용하기에 충분하다.
도 8에서, 제2 에칭(800)은, 실리콘 질화물층(508) 위로부터 잔여 SiO2 스페이서(506)를 선택적으로 제거하기 위해 수행된다. 이러한 제2 에칭(800)은 제1 에칭과는 상이한 에칭 화학물을 가질 수 있고, SiO2 층(506)의 SiO2 물질에 대해 일반적으로 선택적(selective)이다. 따라서, 제2 에칭(800)은 실리콘 질화물 스페이서(260)와 하부 실리콘 질화물층(508)을 실질적으로 온전한 상태로(intact)로 남겨두고, 일부 경우에서 실리콘 질화물 스페이서(260)의 상단 표면을 "둥글게(round off)" 만들수 있다. 따라서, 각각의 MRAM 측벽 스페이서의 최상단 표면은, 각각의 MRAM 스페이서 내의 피크(806)의 양쪽 측면으로부터 아래쪽으로 연장하도록 둥글게 되거나 테이퍼링될 수 있다.
도 9에서, 실리콘 이산화물 라이너와 같은 유전체 라이너(138)는, 유전체 보호층(252)의 측방향 부분 위에, MRAM 측벽 스페이서(260)의 측벽 및 상부 표면 위에, 그리고 잔여 실리콘 질화물층(508) 위에 컨포멀하게 퇴적될 수 있다. 그런 다음, 초저-k 유전체층과 같은 IMD층(230)이, 예를 들면, 화학적 증기 퇴적(chemical vapor deposition; CVD), 플라즈마 증기 퇴적(plasma vapor deposition; PVD), 스핀 온 기술, 또는 열 산화에 의해 유전체 라이너(138) 위에 형성된다.
도 10에서, 화학적 기계적 폴리싱 또는 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스는 IMD층(230)의 상부 표면을 평탄화시키도록 수행된다.
도 11에서, 포토리소그래피가 하나 이상의 마스크(미도시됨)를 패터닝ㅎ도록 수행되고, 하나 이상의 대응 에칭이 트렌치 개구(1100)와 비아 개구(1102)를 형성하도록 수행된다. 일부 실시예에서, 이 개구는 이중-다마신(dual-damascene) 개구일 수 있다.
도 12에서, 알루미늄 또는 구리와 같은 금속이 트렌치와 개구를 채우도록 사용된다. 따라서, 메모리 영역에서, 상단 전극(256)의 상부 영역과 직접 접촉하는 금속 라인으로 트렌치가 채워짐으로써, 금속 라인(242)과 상단 전극(256) 사이에 접촉부 또는 비아 없이 저항 연결(ohmic connection)을 제공하게 된다. CMOS 논리 장치가 형성되는 논리 영역에서와 같은, 집적회로의 다른 영역에서, 금속 라인(1200)이 비아(1202)를 통해 하부 금속 라인(1204)에 연결된다. 그런 다음, CMP 동작이, 금속 라인의 상부 표면과 IMD층(230)의 상부 표면을 평탄화시키도록 수행되어, 도 12의 구조체를 생성하게 된다.
도 13 내지 16은, 상단 전극 위의 마스크가 SiO2 스페이서층(1306)과 SiON 캡핑층(1304)을 포함하는 대안적인 실시예를 예증한다. 이전의 도 5 내지 8과 비교해서, 도 13 내지 16의 실시예는, 상단 전극(256) 위에 이전에 예증된 실리콘 질화물 에칭 정지층(508)을 생략한다. 이 생략은 처리를 어느 정도 간소화시켜서 비용을 줄일 수 있다.
보다 구체적으로, 도 13에서, IMD층(228), 금속 라인(240), 유전체 보호층(252), 및 하단 전극층(254)이 형성된다. 자기 터널 접합부(magnetic tunneling junction; MTJ) 스택(258')이 하단 전극층(254)의 상부 표면 위에 형성되고, 캡핑층이 MTJ 스택(258') 위에 형성되며, 상단 전극층(256)이 캡핑층 위에 형성된다. SiON 캡핑층(1304)과 SiO2 스페이서층(306)을 포함하는 마스크(1302)가, 상단 전극층(256)의 상부 표면 위에 배치된다.
도 14에서, 측벽 스페이서층(260')은 하단 전극(254)의 측방향 부분 위에 형성되고, MTJ(258')의 측벽과 상단 전극(256)의 측벽을 라이닝하며, 마스크(1302)의 상부 표면과 측벽 위에서 연장한다. 그런 다음, 컨포멀 산화물과 같은 산화물 라이너(602)가 측벽 스페이서층(260') 위에 형성된다.
도 15에서, 측벽 스페이서층(260')의 측방향 연장부(stretch)를 제거하기 위해 측벽 스페이서층(260')을 에칭백하도록, 제1 에칭(1500)이 측벽 스페이서층(260') 안으로 수행됨에 따라, 측벽 스페이서(260)를 형성하였다. 일부 실시예에서, 이러한 제1 에칭(1500)은 단방향성 또는 수직 에칭이다. 제1 에칭(1500)은 또한, SiON 캡핑층(504)을 제거하고, SiO2 스페이서층(1306) 상에서 정지할 수 있다. 많은 경우에, 제1 에칭(1500)은 또한 SiO2 스페이서층(1306)의 높이를 감소키고, 따라서 도 6의 SiO2 스페이서층(1306)의 원래 두께는 제1 에칭(1500)을 위한 적절한 마진(margin)을 허용하기에 충분하다.
도 16에서, 제2 에칭(1600)은, 상단 전극(256) 위로부터 그리고 실리콘 질화물 스페이서(260') 위로부터 잔여 SiO2 스페이서(506)를 선택적으로 제거하기 위해 수행된다. 이러한 제2 에칭(1600)은 제1 에칭(1500)과는 상이한 에칭 화학적 성질(chemistry)물을 가질 수 있고, SiO2 층(506)의 SiO2 물질에 대해 일반적으로 선택적이다. 따라서, 제2 에칭(1600)은 실리콘 질화물 스페이서(260)를 남겨두고, 상단 전극(256)의 상부 표면을 노출시키며, 일부 경우에서, 실리콘 질화물 스페이서(260)의 상단 표면을 "둥글게" 만들수 있다. 도 16 이후에, 비록 도 9의 유전체 라이너(138)가 상단 전극(256)의 상부 표면과 직접 접촉하지만, 도 9 내지 12와 유사한 프로세스가 수행될 수 있다.
도 17 내지 20은 다른 대안적인 실시예를 도시한다. 이전에 설명된 도 9에 후속에서, 도 17은 이전의 도 9의 구조체 위에 산화물층(1702)을 형성한다. 도 18에서, 산화물층(1702)을 평탄화하도록 CMP 프로세스가 수행되고, 도 19에서 트렌치 개구 및 비아 개구가 형성된다. 도 20에서, 트렌치 개구와 비아 개구를 채우도록 금속이 퇴적됨으로써, 금속 라인(2002, 2004)을 형성하게 된다. 산화물층(1702)은 논리 영역(2006) 위에서 더 두껍고, 메모리 영역(2008) 위에서 더 얇다. 따라서, 도 20의 최종 구조체는 금속 라인의 측벽상에서 다양한 높이의 로우-k 유전체(230)와 산화물(1702) 모두를 갖는다(exhibit).
도 21은 일부 실시예들에 따라 MRAM 셀을 형성하는 방법론(2100)을 예증한다. 비록 여기서 예증되고 그리고/또는 설명된 이 방법 및 다른 방법이 일련의 동작 또는 이벤트로서 예증되지만, 본 발명 개시가 예증된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 예증된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예증된 동작 또는 이벤트는, 다른 동작 또는 부-동작(sub-act)과 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작 또는 이벤트로 더 나누어질 수 있다. 일부 실시예에서, 일부 예증된 동작 또는 이벤트는 생략될 수 있고, 다른 예증되지 않은 동작 또는 이벤트가 포함될 수 있다.
일부 실시예에서, 동작(2102) 내지 동작(2108)은 예를 들면, 도 5에서 이전에 예증된 구조체에 대응할 수 있다. 동작(2102)에서, 에칭 정지층이 유전체층의 상부 표면 위에 형성된다. 에칭 정지층은, 하부 금속 라인의 상부 표면의 적어도 일부분을 노출된 채로 남겨 두는 개구를 갖는다. 동작(2104)에서, 하단 전극층이 에칭 정지층 위에 형성된다. 하단 전극층은, 하부 금속층과 물리적 및 전기적으로 접촉하도록, 개구를 관통해 아래쪽으로 연장한다. 동작(2106)에서, 자기 터널 접합(MTJ)층은 하단 전극층 위에 형성된다. 동작(2108)에서, 상단 전극층이 자기 터널 접합층 위에 형성된다. 이전에 예증된 도 12의 예시에 대응할 수 있는 동작(2110)에서, 상부 금속층이 상단 전극과 직접 물리적 및 전기적으로 접촉되도록 형성된다.
일부 실시예는 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀을 포함하는 집적회로에 대한 것이다. 집적회로는 반도체 기판과, 이 반도체 기판 위에 배치된 상호연결 구조체를 포함한다. 상호연결 구조체는 층층이 교대로 적층된 복수의 유전층들과 복수의 금속층들을 포함한다. 복수의 금속층들은 하부 금속층과, 이 하부 금속층 위에 배치된 상부 금속층을 포함한다. 하단 전극은 하부 금속층 위에 배치되고 하부 금속층과 전기적으로 접촉한다. 자기 터널링 접합부(magnetic tunneling junction; MTJ)는 하단 전극의 상부 표면 위에 배치된다. 상단 전극은 MTJ의 상부 표면 위에 배치되고, 상부 금속층의 하부 표면과 직접적으로 전기적으로 접촉한다.
이하의 청구항들에서뿐만 아니라 이 기재된 설명에서, 용어 "제1", "제2", "제3" 등은, 하나의 도면 또는 일련의 도면의 상이한 요소들 사이에서 구별하도록 설명의 용이함을 위해 사용된 통칭(generic) 식별자일뿐이다. 자체적으로, 이러한 용어들은 이러한 요소들의 임의의 시간적 순서 또는 구조적 근접함을 암시하지 않으며, 상이한 예증된 실시예 및/또는 예증되지 않은 실시예에서 대응 요소를 설명하는 것으로 의도되지 않는다. 예를 들면, 제 1 도면과 관련하여 설명되는 "제 1 유전체층"은 다른 도면과 관련하여 설명되는 "제 1 유전체층"에 반드시 대응하는 것은 아닐 수 있으며, 예증되지 않은 실시예에서 "제1 유전체층"에 반드시 대응하지는 않을 수 있다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하거나 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 집적회로에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 배치되고, 층층이 교대로 적층된 복수의 유전체층들 및 복수의 금속층들을 포함하는 상호연결 구조체로서, 상기 복수의 금속층들은 하부 금속층 및, 상기 하부 금속층 위에 배치된 상부 금속층을 포함하는 것인, 상기 상호연결 구조체;
    상기 하부 금속층 위에 배치되고 상기 하부 금속층과 전기적으로 접촉하는 하단 전극;
    하단 전극의 상부 표면 위에 배치된 자기 터널링 접합부(magnetic tunneling junction; MTJ);
    상기 MTJ의 상부 표면 위에 배치되고, 상기 상부 금속층의 하부 표면과 직접 전기적으로 접촉하는 상단 전극; 및
    상기 상단 전극 및 MTJ의 외부 측벽을 따라 배치된 MRAM 측벽 스페이서를 포함하고,
    상기 MRAM 측벽 스페이서는, 상기 상단 전극의 상부 표면을 너머 위쪽으로, 그리고 상기 상부 금속층의 하부 표면 내의 리세스 안으로 연장하는 상부 부분을 갖는 것인, 집적회로.
  2. 삭제
  3. 제1항에 있어서, 상기 MRAM 측벽 스페이서의 최상단 표면은 원형이거나 테이퍼형(tapered)인 것인, 집적회로.
  4. 제1항에 있어서,
    상기 집적회로는, 상기 상단 전극 근처에서 제1 거리만큼 분리된 내부 상부 측벽을 가지며, 제2 거리만큼 이격된 내부 하부 측벽을 갖는 MRAM 측벽 스페이서를 더 포함하고, 상기 제2 거리는 상기 제1 거리보다 큰 것인, 집적회로.
  5. 제4항에 있어서, 상기 MRAM 측벽 스페이서의 외부 하부 측벽은 수직이고, 렛지(ledge) 또는 숄더(shoulder) 영역에서 상기 MRAM 측벽 스페이서의 외부 상부 측벽과 만나는 것인, 집적회로.
  6. 제4항에 있어서,
    상기 MRAM 측벽 스페이서의 외부 측벽 위에 컨포멀하게(conformally) 배치된 유전체 라이너를 더 포함하는, 집적회로.
  7. 반도체 기판 상에 배치된 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀에 있어서,
    상기 반도체 기판 위에 배치된 하단 전극;
    상기 하단 전극 위에 배치된 자기 터널링 접합부(magnetic tunneling junction; MTJ);
    상기 MTJ의 상부 표면 위에 배치된 상단 전극;
    상기 상단 전극 위에 배치되고, 금속 라인과 상단 전극 사이에서 연장하는 접촉부 또는 비아 없이 상기 상단 전극과 직접 물리적 및 전기적으로 접촉하는 상기 금속 라인; 및
    상기 상단 전극 및 MTJ의 외부 측벽을 따라 배치된 MRAM 측벽 스페이서를 포함하고,
    상기 MRAM 측벽 스페이서는, 상기 상단 전극의 상부 표면을 너머 위쪽으로, 그리고 상부 금속층의 하부 표면 내의 리세스 안으로 연장하는 상부 부분을 갖는 것인, 집적회로.
  8. 자기저항식 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀을 제조하기 위한 방법에 있어서,
    유전체층의 상부 표면 위에 배치된 에칭 정지층을 형성하는 단계로서, 상기 에칭 정지층은, 하부 금속 라인의 상부 표면의 적어도 일부분을 노출된 채로 남겨 두는 개구를 갖는(exhibit) 것인, 상기 에칭 정지층을 형성하는 단계;
    상기 에칭 정지층 위에 하단 전극층을 형성하는 단계로서, 상기 하단 전극층은 상기 하부 금속 라인에 물리적 및 전기적으로 연결되도록 상기 개구를 관통해 아래쪽으로 연장되는 것인, 상기 하단 전극층을 형성하는 단계;
    상기 하단 전극 위에 자기 터널링 접합(magnetic tunneling junction; MTJ)층을 형성하는 단계;
    상기 자기 터널링 접합층 위에 상단 전극을 형성하는 단계; 및
    상기 상단 전극의 상부 부분과 직접 전기적으로 및 물리적으로 접촉하는 상부 금속층을 형성하는 단계
    를 포함하는, 자기저항식 랜덤 액세스 메모리(MRAM) 셀을 제조하기 위한 방법.
  9. 제8항에 있어서, 상기 상단 전극을 형성하는 단계는,
    상기 MTJ층 위에 상단 전극층을 형성하는 단계;
    상기 상단 전극층 위에 하드마스크를 형성하는 단계;
    상기 상단 전극과 MTJ를 형성하도록, 상기 하드마스크에 의해 덮히지 않는 상기 상단 전극층과 상기 MTJ층 양 층의 부분들을 제거하기 위해 상기 MTJ층과 상기 상단 전극층을 패터닝하는 단계; 및
    상기 상단 전극과 상기 MTJ의 외부 측벽을 따라 배치되고, 상기 하드마스크의 상부 표면 위에서 연장하는 컨포멀 MRAM 측벽 스페이서층을 형성하는 단계
    를 더 포함하는 것인, 자기저항식 랜덤 액세스 메모리(MRAM) 셀을 제조하기 위한 방법.
  10. 제9항에 있어서, 상기 하드마스크는 SiO2층과, 상기 SiO2 층 위에 SiON층을 포함하는 것인, 자기저항식 랜덤 액세스 메모리(MRAM) 셀을 제조하기 위한 방법.
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