CN116940124A - 半导体元件及其制作方法 - Google Patents
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Abstract
本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
Description
本申请是中国发明专利申请(申请号：201811612412.5，申请日：2018年12月27日，发明名称：半导体元件及其制作方法)的分案申请。
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例公开一种制作半导体元件的方法。首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
本发明另一实施例公开一种半导体元件，其包含一第一磁性隧穿结(magnetictunneling junction,MTJ)设于一基底上，一第一超低介电常数介电层设于该第一MTJ上，一受损层设于该第一超低介电常数介电层上以及一第二超低介电常数介电层设于该受损层上。
本发明又一实施例公开一种半导体元件，其包含一第一磁性隧穿结(magnetictunneling junction,MTJ)以及一第二MTJ设于一基底上，一覆盖层设于该第一MTJ以及该第二MTJ上，其中设于该第一MTJ以及该第二MTJ间的该覆盖层上表面低于该第一MTJ正上方的该覆盖层上表面以及一超低介电常数介电层设于该覆盖层上。
本发明再一实施例公开一种半导体元件，其包含一第一磁性隧穿结(magnetictunneling junction,MTJ)以及一第二MTJ设于一基底上，一第一超低介电常数介电层设于该第一MTJ及该第二MTJ上，一第一覆盖层设于该第一第一超低介电常数介电层内并设于该第一MTJ及该第二MTJ之间以及一第二超低介电常数介电层设于该第一超低介电常数介电层上。
附图说明
图1至图7为本发明一实施例制作MRAM单元的方式示意图；
图8至图11为本发明一实施例制作MRAM单元的方法示意图；
图12至图14为本发明一实施例制作MRAM单元的方法示意图。
主要元件符号说明
12 基底 14 MTJ区域
18 层间介电层 20 金属内连线结构
22 金属内连线结构 24 金属间介电层
26 金属内连线 28 停止层
30 金属间介电层 32 金属内连线
34 阻障层 36 金属层
38 MTJ堆叠结构 40 遮盖层
42 遮盖层 44 第一电极层
46 固定层 48 自由层
50 遮盖层 52 第二电极层
54 图案化掩模 56 有机介电层
58 含硅硬掩模与抗反射层 60 图案化光致抗蚀剂
62 MTJ 64 第一倾斜侧壁
66 第二倾斜侧壁 68 衬垫层
70 间隙壁 72 MTJ
74 覆盖层 76 开口
78 上凹曲面 80 下凹曲面
82 超低介电常数介电层 84 金属间介电层
86 超低介电常数介电层 88 第一开口
90 下凹曲面 92 第二开口
94 受损层 96 倒V形
98 第一蚀刻制作工艺 100 第二蚀刻制作工艺
102 第三开口 104 超低介电常数介电层
108 超低介电常数介电层 110 开口
112 覆盖层 114 超低介电常数介电层
116 覆盖层 118 覆盖层
120 覆盖层
具体实施方式
请参照图1至图7，图1至图7为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1至图7所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧穿结(magnetic tunneling junction,MTJ)区域14以及一逻辑区域(图未示)。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于MTJ区域14以及逻辑区域的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于衬垫层40上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一自由层(free layer)48、一遮盖层(capping layer)50以及一第二电极层52。在本实施例中，第一电极层44以及第二电极层52较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。遮盖层50可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。另外遮盖层40以及遮盖层42较佳包含不同材料，例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅，但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中，图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示，随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62、72于MTJ区域14，其中遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是，本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38，然后去除图案化掩模54，再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62、72。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 62、72的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。
然后如图3所示，形成一衬垫层68于MTJ 62、72上并覆盖金属间介电层30表面。在本实施例中，衬垫层68较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。
如图4所示，接着进行一蚀刻制作工艺去除部分衬垫层68以形成一间隙壁70于各MTJ 68旁，其中间隙壁70较佳设于各MTJ 68侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁64以及第二倾斜侧壁66。
之后如图5所示，形成一覆盖层74于金属间介电层30表面并完全覆盖MTJ 62、72。在本实施例中，形成覆盖层74的方式可依据制作工艺需求利用原子沉积制作工艺或高密度等离子体沉积(high-density plasma,HDP)制作工艺来达成，其中所形成的覆盖层74可包含但不局限于例如四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)、氧化硅、氮化硅或其组合。需注意的是，本阶段形成覆盖层74于金属间介电层30上方并覆盖MTJ 62、72时较佳因MTJ 62、72的轮廓于MTJ 62、72之间形成一开口76。
如图6所示，然后进行一蚀刻制作工艺去除部分覆盖层74，特别是MTJ 62、72两侧包括MTJ 62左侧、MTJ 72右侧以及MTJ 62、72之间的部分覆盖层74，其中蚀刻制作工艺较佳暴露出MTJ 62左侧及MTJ 72右侧的金属间介电层30表面并扩大图5所形成位于MTJ 62、72之间的开口76但不暴露出MTJ 62、72之间的金属间介电层30。在本实施例中，待蚀刻制作工艺完成后设于MTJ 62、72之间的覆盖层74上表面较佳呈现一上凹曲面(curve concaveupward)78同时设于各MTJ 62、72正上方的覆盖层74上表面则呈现下凹曲面(curveconcave downward)80。
如图7所示，接着形成一超低介电常数介电层82作为另一金属间介电层84于金属间介电层30上并覆盖于覆盖层74上，其中超低介电常数介电层82较佳环绕MTJ 62、72但不直接接触MTJ 62、72。在本实施例中，超低介电常数介电层82与覆盖层74较佳包含不同材料，其中超低介电常数介电层82以及后续实施例的超低介电常数介电层可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC)。至此即完成本发明一实施例的MRAM单元的制作。
请继续参照图8至图11，图8至图11为本发明一实施例制作MRAM单元的方法示意图。如图8所示，首先进行前述图1至图4的制作工艺于基底12上形成MTJ 62、72，然后形成一超低介电常数介电层86于MTJ 62、72上并同时形成第一开口88于MTJ 62、72之间，其中本阶段设于各MTJ 62、72正上方的超低介电常数介电层86上表面较佳包含一曲面或更具而言一下凹曲面90。
接着如图9所示，进行第一蚀刻制作工艺98以去除部分超低介电常数介电层86并形成一第二开口92于MTJ 62、72之间，其中第一开口88宽度较佳小于第二开口92宽度，且本阶段所述的开口宽度较佳指MTJ 62、72之间的最大开口宽度。值得注意的是，本阶段进行第一蚀刻制作工艺98时在蚀刻的后半阶段较佳包含将氮气轰击至超低介电常数介电层86内，使部分超低介电常数介电层86表面转换或形成一受损层94。由于本阶段的受损层94是将氮气植入超低介电常数介电层86内所形成，因此受损层94可包含但不局限于氮碳氧化硅(silicon oxycarbonitride,SiOCN)。另外又需注意的是，本阶段所进行的第一蚀刻制作工艺98又较佳在形成第二开口92时去除设于各MTJ 62、72正上方的超低介电常数介电层86，使原本呈现下凹曲面90的超低介电常数介电层86上表面转换为V形或更具体而言倒V形96。
如图10所示，随后进行一选择性第二蚀刻制作工艺100再次去除部分超低介电常数介电层86以形成一第三开口102于MTJ 62、72之间，其中第二开口92宽度较佳小于第三开口102宽度。需注意的是，本阶段所进行的第二蚀刻制作工艺100较佳以选择性蚀刻方式去除各MTJ 62、72侧壁的部分受损层94但不去除设于各MTJ 62、72正上方以及同时位于MTJ62、72之间与第二开口92底部的受损层94。换句话说，在完成第二蚀刻制作工艺100后各MTJ62、72正上方仍设有倒V形受损层94且MTJ 62、72之间的第二开口92底部仍设有受损层94，但各MTJ 62、72侧壁或更具体而言MTJ 62、72侧壁的超低介电常数介电层86表面较佳无任何受损层94留下而仅设有超低介电常数介电层86。另外本阶段所进行的第二蚀刻制作工艺100可利用稀释氢氟酸(diluted hydrofluoric acid,dHF)或SiCoNi制作工艺来达成。补充说明的是：SiCoNi制作工艺主要是利用含氟气体和氧化硅反应生成氟硅酸铵((NH4)2SiF6)，来选择性移除原生氧化硅，其中前述含氟气体可包含氟化氢(HF)或三氟化氮(NF3)。
然后如图11所示，再形成另一超低介电常数介电层104于受损层94上并完全覆盖MTJ 62、72，其中超低介电常数介电层104较佳环绕MTJ 62、72但不直接接触MTJ 62、72。在本实施例中，超低介电常数介电层104与受损层94下方的超低介电常数介电86可包含相同或不同材料，其中超低介电常数介电层86、104可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC)。至此即完成本发明一实施例的MRAM单元的制作。
请继续参照图12至图14，图12至图14为本发明一实施例制作MRAM单元的方法示意图。如图12所示，首先进行前述图1至图4的制作工艺于基底12上形成MTJ 62、72，然后形成一超低介电常数介电层108于MTJ 62、72上并同时形成一开口110或孔洞于MTJ 62、72之间，其中本阶段设于各MTJ 62、72正上方的超低介电常数介电层108上表面较佳包含一曲面或更具而言一下凹曲面。
如图13所示，接着形成一覆盖层112于超低介电常数介电层108上并填满开口110。在本实施例中，形成覆盖层112的方式可依据制作工艺需求利用原子沉积制作工艺或高密度等离子体沉积(high-density plasma,HDP)制作工艺来达成，其中所形成的覆盖层112较佳与超低介电常数介电层108包含不同材料，例如可包含但不局限于如四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)、氧化硅、氮化硅或其组合。
随后如图14所示，形成另一超低介电常数介电层114于覆盖层112上，其中超低介电常数介电层114较佳与覆盖层112包含不同材料但可与超低介电常数介电层108包含相同或不同材料。然后进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanicalpolishing,CMP)制作工艺去除部分超低介电常数介电层114、部分覆盖层112以及部分超低介电常数介电层108使超低介电常数介电层114上表面切齐覆盖层112以及超低介电常数介电层108上表面。至此完成本发明一实施例的MRAM单元的制作。
请再参照图14，图14为本发明一实施例一MRAM单元的结构示意图。如图14所示，本实施例的MRAM单元主要包含MTJ 62、72设于基底12上，超低介电常数介电层108设于该MTJ62、72上，另一超低介电常数介电层114设于超低介电常数介电层108上以及覆盖层112设于超低介电常数介电层108、114之间。
从细部来看覆盖层又包含三部分，包括覆盖层116设于超低介电常数介电层108内并设于MTJ 62、72之间，覆盖层118设于超低介电常数介电层108与超低介电常数介电层114之间且MTJ 62是设于覆盖层116与覆盖层118之间，以及覆盖层120设于超低介电常数介电层108与超低介电常数介电层114之间且MTJ 72设于覆盖层116与覆盖层120之间。其中设于两个MTJ 62、72之间的覆盖层116仅接触超低介电常数介电层108但不接触超低介电常数介电层114，而覆盖层118、120则同时接触超低介电常数介电层108、114。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (5)
1.一种制作半导体元件的方法，其特征在于，包含：
形成第一磁性隧穿结于基底上；
形成第一超低介电常数介电层于该第一磁性隧穿结上，其中该第一超低介电常数介电层的上表面包含曲面；
进行第一蚀刻制作工艺去除部分该第一超低介电常数介电层，将该区面转换为V形，并形成受损层于该第一超低介电常数介电层上；以及
形成第二超低介电常数介电层于该受损层上。
2.如权利要求1所述的方法，其中该第一蚀刻制作工艺包含将氮气轰击至该第一超低介电常数介电层内以形成该受损层。
3.如权利要求1所述的方法，另包含：
形成该第一磁性隧穿结以及第二磁性隧穿结于该基底上；
形成该第一超低介电常数介电层于该第一磁性隧穿结以及该第二磁性隧穿结上并形成第一开口于该第一磁性隧穿结及该第二磁性隧穿结之间；
进行该第一蚀刻制作工艺以形成第二开口于该第一磁性隧穿结及该第二磁性隧穿结之间；以及
在形成该第二超低介电常数介电层之前进行第二蚀刻制作工艺去除部分该第一超低介电常数介电层以形成第三开口于该第一磁性隧穿结及该第二磁性隧穿结之间。
4.如权利要求3所述的方法，其中该第一开口宽度小于该第二开口宽度。
5.如权利要求3所述的方法，其中该第二开口宽度小于该第三开口宽度。
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