CN109494236A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件可以包括在半导体衬底上的选择晶体管、覆盖选择晶体管的层间绝缘层、联接到选择晶体管的漏极区域并构造为穿透层间绝缘层的下接触插塞、以及联接到下接触插塞的磁隧道结图案。下接触插塞可以包括金属图案以及与金属图案的顶表面接触的盖金属图案。盖金属图案可以包括具有比金属图案的顶表面的表面粗糙度小的表面粗糙度的顶表面。磁隧道结图案可以包括底电极和顶电极、在顶电极与底电极之间的下磁层和上磁层、以及在下磁层与上磁层之间的隧道势垒层。

Description

半导体存储器件
技术领域
本公开涉及半导体存储器件，具体地，涉及包括磁隧道结的半导体存储器件。
背景技术
随着便携式计算设备和无线通信设备越来越多的使用，便携式计算设备和无线通信设备中所要包括的存储器件会需要更高的密度、更低的功率和/或非易失的性质。磁存储器件能够满足上述技术要求。
用于磁存储器件的示例数据存储机制是磁隧道结(MTJ)的隧道磁阻(TMR)效应。例如，具有MTJ的磁存储器件已被开发为包括具有百分之几百到百分之几千的TMR比率的一个或更多个MTJ。
发明内容
本发明构思的一些示例实施方式包括具有改善的电特性的半导体存储器件。
根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括在半导体衬底上的选择晶体管、覆盖选择晶体管的层间绝缘层、联接到选择晶体管的漏极区域并构造为穿透层间绝缘层的下接触插塞、以及联接到下接触插塞的磁隧道结图案。下接触插塞可以包括金属图案以及与金属图案的顶表面接触的盖金属图案，金属图案的顶表面具有第一表面粗糙度，盖金属图案包括顶表面，盖金属图案的该顶表面具有第二表面粗糙度，第二表面粗糙度小于第一表面粗糙度。磁隧道结图案可以包括底电极、顶电极、在顶电极与底电极之间的下磁层和上磁层、以及在下磁层与上磁层之间的隧道势垒层。
根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括在半导体衬底上的下接触插塞。下接触插塞可以穿透层间绝缘层。下接触插塞可以包括：金属图案，其穿透层间绝缘层的下部，金属图案包括第一金属性材料，金属图案具有向下弯曲的顶表面；以及盖金属图案，其与金属图案直接接触并穿透层间绝缘层的上部。半导体存储器件可以包括磁隧道结图案，磁隧道结图案在半导体衬底上包括底电极、下磁层、隧道势垒层、上磁层和顶电极的顺序堆叠，底电极与下接触插塞的盖金属图案的顶表面直接接触，盖金属图案包括第二金属性材料，第二金属性材料不同于第一金属性材料，盖金属图案具有平坦的顶表面。
附图说明
示例实施方式将由以下结合附图的简明描述被更清楚地理解。附图显示出如这里描述的非限制性的示例实施方式。
图1是示出根据本发明构思的一些示例实施方式的半导体存储器件的存储单元阵列的电路图。
图2是示出根据本发明构思的一些示例实施方式的半导体存储器件的单位存储单元的示意图。
图3是示出根据本发明构思的一些示例实施方式的半导体存储器件的俯视图。
图4、图5、图6、图7、图8、图9、图10和图11是沿图3的线I-I'、II-II'和III-III'截取的剖视图，以示出根据本发明构思的一些示例实施方式的制造半导体存储器件的方法。
图12A和图12B是示出根据本发明构思的一些示例实施方式的半导体存储器件的一部分(例如图11的部分“A”)的放大剖视图。
图13是示出根据本发明构思的一些示例实施方式的半导体存储器件的剖视图。
图14A和图14B是示出图13的部分“B”的放大剖视图。
图15、图16、图17和图18是示意性地示出根据本发明构思的一些示例实施方式的半导体存储器件的数据存储图案的图。
应注意，这些图旨在示出某些示例实施方式中使用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些图并非按比例绘制，并且可能并非精确地反映任何给定实施方式的精确结构或性能特性，并且不应被解释为限定或限制示例实施方式所涵盖的值或性质的范围。例如，为了清楚，分子、层、区域和/或结构元件的相对厚度和定位可能被减小或夸大。各附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
在下文中，将参照附图更详细地描述根据本发明构思的一些示例实施方式的半导体存储器件及制造其的方法。
图1是示出根据本发明构思的一些示例实施方式的半导体存储器件的存储单元阵列的电路图。
参照图1，多个单位存储单元MC可以二维或三维地布置(“构造”)以形成(“至少部分地包括”)存储单元阵列。单位存储单元MC的每个可以在提供(“构造”)为彼此交叉的字线WL和位线BL之间被提供。单位存储单元MC的每个可以包括存储元件ME和选择元件SE。选择元件SE和存储元件ME可以彼此串联电联接。
存储元件ME可以联接在位线BL与选择元件SE之间，选择元件SE可以联接在存储元件ME与源极线SL之间，并且可以由字线WL控制。存储元件ME可以是可变电阻器件，其电阻可通过施加到其的电脉冲切换到至少两个值中的一个。例如，存储元件ME可以形成为具有分层结构，该分层结构的电阻可通过穿过其的电流的自旋转移过程而改变。在一些示例实施方式中，存储元件ME可以具有配置为表现出磁阻性质的分层结构，并且可以包括至少一种铁磁材料和/或至少一种反铁磁材料。
选择元件SE可以配置为取决于(“基于”)施加到字线WL的电压而控制将供应给存储元件ME的电流的流动。例如，选择元件SE可以是二极管、pnp双极晶体管、npn双极晶体管、n沟道金属氧化物半导体场效应晶体管(NMOS-FET)和PMOS-FET中的一种。在选择元件SE是三端器件(例如双极晶体管或MOS FET)的情况下，存储单元阵列还可以包括可联接到晶体管的源电极的源极线SL。此外，源极线SL可以提供在相邻的一对字线WL之间，并且可以由联接到所述字线WL的多个晶体管共同共用。
图2是示出根据本发明构思的一些示例实施方式的半导体存储器件的单位存储单元的示意图。
参照图2，单位存储单元MC可以包括存储元件ME和选择元件SE。在一些示例实施方式中，选择元件SE可以是MOS FET，存储元件ME可以包括磁隧道结MTJ。磁隧道结MTJ可以联接在位线BL与选择元件SE之间，选择元件SE可以联接在磁隧道结MTJ与源极线SL之间，并且可以由字线WL控制。
磁隧道结MTJ可以包括多个磁层FL和RL以及插置在磁层FL与RL之间的隧道势垒层TBL。磁层中的一个可以具有固定的磁化方向而不管通常用户条件下产生的外部磁场的存在，因而其可以用作磁隧道结MTJ的参考层RL。磁层中的另一个可以被配置为具有可通过施加到其的外部磁场而切换的可变的磁化方向，因而其可以用作磁隧道结MTJ的自由层FL。
磁层FL和RL之间在磁化方向上的差异可以导致磁隧道结MTJ的电阻的变化，该变化可以用于在单位存储单元MC中存储数据。这意味着磁隧道结MTJ的电阻可通过改变自由层FL的磁化方向而被控制。例如，磁隧道结MTJ的电阻可以当参考层RL和自由层FL的磁化方向反平行时比当它们平行时高得多。
图3是示出根据本发明构思的一些示例实施方式的半导体存储器件的俯视图。图4、图5、图6、图7、图8、图9、图10和图11是沿图3的线I-I'、II-II'和III-III'截取的剖视图，以示出根据本发明构思的一些示例实施方式的制造半导体存储器件的方法。图12A和图12B是示出根据本发明构思的一些示例实施方式的半导体存储器件的一部分(例如图11的部分“A”)的放大剖视图。
参照图3和4，半导体衬底100可以包括第一区域R1和第二区域R2。半导体衬底100可以是硅衬底、锗衬底或硅锗衬底。
存储单元阵列可以在半导体衬底100的第一区域R1上形成，逻辑单元或外围电路图案(例如对准标记或光刻标记)可以在半导体衬底100的第二区域R2上形成。例如，第一区域R1可以是存储单元阵列区域，第二区域R2可以是外围电路区域或划片槽(scribe line)区域。
可用作参照图2描述的选择元件SE的选择晶体管ST可以在半导体衬底100的第一区域R1上形成。选择晶体管ST可以包括单元有源图案CA、交叉单元有源图案CA的单元栅电极CG、以及形成在单元有源图案CA的位于每个单元栅电极CG两侧的部分中的第一杂质区域100a和第二杂质区域100b。
例如，器件隔离图案102可以在半导体衬底100的第一区域R1中形成，以限定单元有源图案CA。单元有源图案CA的每个可以限定在器件隔离图案102中的相邻器件隔离图案之间。作为示例，单元有源图案CA的每个可以是在第一方向D1上伸长的线形或条形图案。单元有源图案CA可以用杂质掺杂以具有第一导电类型。
单元栅电极CG和虚设栅电极DG可以在半导体衬底100的第一区域R1上形成，以交叉单元有源图案CA和器件隔离图案102。单元栅电极CG和虚设栅电极DG的每个可以是在第二方向D2上延伸的线形图案。栅极绝缘层GI可以提供在单元栅电极CG与半导体衬底100之间以及虚设栅电极DG与半导体衬底100之间。
单元栅电极CG和虚设栅电极DG可以包括例如掺杂半导体材料、金属性材料、导电金属氮化物材料和金属-半导体化合物材料中的至少一种。栅极绝缘层GI可以包括硅氧化物、硅氮化物、硅氮氧化物和高k电介质材料中的至少一种。
第一杂质区域100a的每个可以形成在单元有源图案CA的位于单元栅电极CG一侧的部分中，第二杂质区域100b的每个可以形成在单元有源图案CA的位于单元栅电极CG的相反侧的相反部分中。第一杂质区域100a和第二杂质区域100b可以用掺杂剂掺杂，以具有与单元有源图案CA的第一导电类型(例如p型)不同的第二导电类型(例如n型)。在一些示例实施方式中，第一杂质区域100a和第二杂质区域100b可以用作选择晶体管ST的源极/漏极杂质区域(例如分别为源极区域和漏极区域)。
第一下绝缘层101可以被形成以完全覆盖半导体衬底100的第一区域R1和第二区域R2。第一下绝缘层101可以形成为覆盖选择晶体管ST。
源极线SL可以在第一区域R1上形成以穿透第一下绝缘层101，并且源极线SL的每个可以联接到第一杂质区域100a。源极线SL可以在第二方向D2上延伸并彼此平行。当在俯视图中被观察时，源极线SL的每个可以提供在单元栅电极CG中的相邻单元栅电极之间。源极线SL可以形成为具有与第一下绝缘层101的顶表面基本上共平面的顶表面。源极线SL的形成可以包括图案化第一区域R1上的第一下绝缘层101以形成暴露第一杂质区域100a的源极沟槽、然后用导电材料填充该源极沟槽。
第二下绝缘层103可以被形成以覆盖第一下绝缘层101的整个顶表面，然后，掩埋接触插塞BCP可以在第一区域R1上形成以穿透第二下绝缘层103和第一下绝缘层101。掩埋接触插塞BCP可以分别电联接到第二杂质区域100b。
在一些示例实施方式中，源极线SL和掩埋接触插塞BCP可以由金属性材料(例如钨、钛和钽)和导电金属氮化物材料(例如钛氮化物、钽氮化物和钨氮化物)中的至少一种形成，或者包括金属性材料(例如钨、钛和钽)和导电金属氮化物材料(例如钛氮化物、钽氮化物和钨氮化物)中的至少一种。在一些示例实施方式中，源极线SL和掩埋接触插塞BCP可以由杂质掺杂的半导体材料中的至少一种形成，或者包括杂质掺杂的半导体材料中的至少一种。
盖层间绝缘层105可以在第二下绝缘层103上形成，以覆盖掩埋接触插塞BCP的顶表面。如至少图3和4进一步所示，盖层间绝缘层105覆盖选择晶体管ST。盖层间绝缘层105可以由相对于第二下绝缘层103具有蚀刻选择性的绝缘材料形成(例如至少部分地包括相对于第二下绝缘层103具有蚀刻选择性的绝缘材料)。
居间绝缘层110和扩散阻挡层111可以在盖层间绝缘层105上交替地形成。在一些示例实施方式中，居间绝缘层110可以由HDP氧化物、TEOS、PE-TEOS、USG、BSG、PSG、BPSG、SOG、TOSZ和其组合中的至少一种形成，或者包括HDP氧化物、TEOS、PE-TEOS、USG、BSG、PSG、BPSG、SOG、TOSZ和其组合中的至少一种。在一些示例实施方式中，居间绝缘层110可以由具有比硅氧化物的介电常数低的介电常数的电介质材料形成，并且可以由至少一层组成。例如，居间绝缘层110可以由氟掺杂氧化物(FSG)、碳掺杂氧化物、硅氧化物、氢倍半硅氧烷(HSQ；SiO:H)、甲基倍半硅氧烷(MSQ；SiO:CH3)或a-SiOC(SiOC:H)形成。扩散阻挡层111可以由硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)和其组合中的至少一种形成。
下互连线120可以在第一区域R1上垂直地堆叠，并且可以放置在居间绝缘层110中。下互连线120的每个可以包括通路部分和线部分。下互连线120可以电联接到掩埋接触插塞BCP或源极线SL。下互连线120中的一些可以电联接到形成在半导体衬底100上的选择晶体管。下互连线120中的另一些可以电联接到形成在半导体衬底100上的源极线SL。下互连线120可以由例如铜或铜合金形成，或者包括例如铜或铜合金。这里，铜合金可以是包含C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Mg、Al和Zr中的至少一种的铜化合物。在一些示例实施方式中，下互连线120可以由金属性材料(例如钨、钛和钽)和导电金属氮化物材料(例如钛氮化物、钽氮化物和钨氮化物)中的至少一种形成，或者包括金属性材料(例如钨、钛和钽)和导电金属氮化物材料(例如钛氮化物、钽氮化物和钨氮化物)中的至少一种。
上绝缘层130可以在扩散阻挡层111中最上面的层上形成。如在此描述的上绝缘层130可以在这里被可互换地称为覆盖选择晶体管ST的“层间绝缘层”。上绝缘层130可以形成为使得在第一区域R1和第二区域R2上的两个部分的顶表面位于基本相同的水平处。上绝缘层130可以由HDP氧化物、TEOS、PE-TEOS、USG、BSG、PSG、BPSG、SOG、TOSZ和其组合中的至少一种形成，或者包括HDP氧化物、TEOS、PE-TEOS、USG、BSG、PSG、BPSG、SOG、TOSZ和其组合中的至少一种。在一些示例实施方式中，上绝缘层130可以由具有比硅氧化物的介电常数低的介电常数的电介质材料形成。
参照图4，下接触孔LH可以在第一区域R1的上绝缘层130中形成，对准沟槽AT可以在第二区域R2的上绝缘层130中形成。
下接触孔LH和对准沟槽AT的形成可以包括在上绝缘层130上形成掩模图案(未示出)、以及使用该掩模图案作为蚀刻掩模各向异性地蚀刻上绝缘层130。下接触孔LH可以形成为暴露下互连线120，对准沟槽AT可以形成为暴露居间绝缘层110或扩散阻挡层111中最上面的层。对准沟槽AT和下接触孔LH可以同时(例如并行地)形成，在这种情况下，下接触孔LH和对准沟槽AT可以形成为具有基本相同的深度。在一些示例实施方式中，下接触孔LH和对准沟槽AT可以具有约到的深度。在一些示例实施方式中，对准沟槽AT可以形成为具有比下接触孔LH的深度大的深度。
在一些示例实施方式中，第二区域R2上的对准沟槽AT可以用于使后续光刻工艺中的光掩模与半导体衬底100上的结构对准。在光刻工艺中，对准沟槽AT的存在可以导致将从半导体衬底100反射的光的光学特性(例如强度)的空间变化。因此，对准沟槽AT的存在可以通过测量反射光的光学特性的这种空间变化来识别，并且可以用于使光掩模精确地对准到半导体衬底100。在一些示例实施方式中，对准沟槽AT的特定(或备选地预定的)深度可以在所执行的后续工艺期间以最小的变化一致地保持，这可以在对准步骤中精确地识别反射光。
参照图5，阻挡金属层141和金属层143可以在其中形成下接触孔LH和对准沟槽AT的上绝缘层130上顺序地沉积。阻挡金属层141和金属层143可以使用能够形成具有高台阶覆盖性的层的技术(例如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD))形成。
阻挡金属层141可以形成为共形地覆盖上绝缘层130的顶表面、下接触孔LH的内表面和对准沟槽AT的内表面。金属层143在第一区域R1上可以形成为完全填充下接触孔LH。金属层143在第二区域R2上可以形成为共形地覆盖对准沟槽AT的内表面。金属层143的厚度可以大于下接触孔LH的直径的一半，并且可以小于对准沟槽AT的最大宽度的一半。此外，金属层143的厚度可以小于对准沟槽AT的深度的大约一半。金属层143可以沉积至约的厚度。
阻挡金属层141可以由第二金属性材料形成，或者包括第二金属性材料，第二金属性材料是诸如钛氮化物、钽氮化物和钨氮化物的导电金属氮化物材料中的至少一种。金属层143可以由第一金属性材料形成，或者包括第一金属性材料，第一金属性材料是诸如钨、钛和钽的金属性材料中的至少一种。作为示例，阻挡金属层141可以是钛氮化物层，金属层143可以是钨层。
参照图6，金属层143可以被凹入，以在下接触孔LH中形成金属图案144，并在对准沟槽AT的内部侧表面上形成残余金属图案144R。金属图案144和残余金属图案144R可以形成为具有位于比上绝缘层130的顶表面的水平低的水平处的顶表面。
金属层143的凹入可以包括对金属层143执行各向异性蚀刻工艺。作为各向异性蚀刻工艺的结果，上绝缘层130上的阻挡金属层141可以被暴露，或者上绝缘层130的顶表面可以被暴露。对金属层143的各向异性蚀刻工艺可以使用从电感耦合等离子体(ICP)源、电容耦合等离子体(CCP)源、电子回旋共振(ECR)等离子体源、螺旋波激发等离子体(HWEP)源或自适应耦合等离子体(ACP)源产生的等离子体来执行。
在一些示例实施方式中，在使用等离子体蚀刻工艺来形成金属图案144的情况下，金属图案144可以具有不平的顶表面144S，如图12A所示。当第一区域R1上的金属层143被蚀刻时，金属层143在下接触孔LH的中心区域上的蚀刻量可以比在下接触孔LH的边缘区域上的蚀刻量更大。因此，如图12A所示，金属图案144的顶表面144S可以具有向下弯曲的形状。例如，靠近下接触孔LH的中心的金属图案144的高度H1可以小于靠近下接触孔LH的侧表面的金属图案144的高度H2。重述，金属图案144的中心部分的高度(例如高度H1)可以小于金属图案144的边缘部分的高度(例如高度H2)。
当金属图案144在第一区域R1上形成时，第二区域R2上的金属层143可以被蚀刻以暴露对准沟槽AT的底表面，但是金属层143的一部分可以留在对准沟槽AT的内表面上，从而形成残余金属图案144R。在一些示例实施方式中，第二区域R2上的阻挡金属层141可以在残余金属图案144R的形成期间被部分地蚀刻。
在一些示例实施方式中，当金属图案144在第一区域R1上形成时，可以使用各向异性蚀刻工艺代替化学机械抛光(CMP)工艺，这可以抑制第二区域R2上的上绝缘层130的顶表面与对准沟槽AT的底表面之间的高度差异的减小。
参照图7，在金属图案144和残余金属图案144R的形成之后，盖金属层145可以在上绝缘层130上沉积。盖金属层145可以使用能够形成具有高台阶覆盖性的层的技术(例如CVD、PVD或ALD方法)形成。
盖金属层145可以形成为与金属图案144一起完全填充下接触孔LH。盖金属层145可以形成为与残余金属图案144R一起共形地覆盖对准沟槽AT的内表面。盖金属层145的厚度可以小于对准沟槽AT的深度的约一半。盖金属层145可以沉积至约的厚度。
盖金属层145可以包括与金属图案144不同的第二金属性材料。第二金属性材料可以是或者可以包括诸如钛氮化物、钽氮化物和钨氮化物的导电金属氮化物材料中的至少一种。在一些示例实施方式中，盖金属层145可以由与阻挡金属层141相同的金属性材料(例如钛氮化物或钽氮化物)形成。
参照图8和12A，可以对盖金属层145执行平坦化工艺，以在第一区域R1上形成盖金属图案146和阻挡金属图案142。当盖金属图案146在第一区域R1上形成时，残余盖金属图案146R可以在第二区域R2的对准沟槽AT中形成。
对盖金属层145的平坦化工艺可以使用CMP工艺来执行。在使用CMP工艺的情况下，不仅盖金属图案146的顶表面可以被平坦化而且上绝缘层130的顶表面130S可以被平坦化。因此，盖金属图案146可以形成为具有与上绝缘层130的顶表面130S基本上共平面的顶表面146S。此外，作为平坦化工艺的结果，与金属图案144的顶表面144S相比，盖金属图案146的顶表面146S可以形成为具有更均匀的轮廓。例如，如图12A所示，盖金属图案146的顶表面146S可以具有比金属图案144的顶表面144S的平坦度好的平坦度。而且，盖金属图案146的顶表面146S可以具有比金属图案144的顶表面144S的表面粗糙度小的表面粗糙度。在盖金属图案146形成为具有以上特征的情况下，可以防止或抑制将在后续工艺中形成的磁隧道结图案的结晶度受到金属图案144的结晶度和表面粗糙度影响。
在盖金属图案146形成为具有以上特征的情况下，下接触插塞140可以在每个下接触孔LH中形成。换言之，下接触插塞140可以包括阻挡金属图案142、金属图案144和盖金属图案146。如图12A所示，金属图案144的顶表面144S可以与盖金属图案146直接接触。盖金属图案146的顶表面146S可以具有比金属图案144的顶表面144S的平坦度好的平坦度。盖金属图案146的顶表面146S可以具有约或更小的表面粗糙度，金属图案144的顶表面144S可以具有约或更小的表面粗糙度。此外，在金属图案144的顶表面上的盖金属图案146的厚度T2可以大于在金属图案144的侧表面上的阻挡金属图案142的厚度T1。
重述，并如至少图12A所示，下接触插塞140可以包括阻挡金属图案142，其中阻挡金属图案142覆盖金属图案144的侧表面和金属图案144的底表面，阻挡金属图案142在金属图案144的侧表面上具有第一厚度T1，盖金属图案146在金属图案144的顶表面144S上具有第二厚度(例如T2)，第二厚度(例如T2)大于第一厚度T1。盖金属图案146和阻挡金属图案142可以包括共同的材料。如图12A进一步所示，阻挡金属图案142可以覆盖盖金属图案146的侧表面。
参照图8和12A，下接触插塞140可以包括金属图案144、以及与金属图案144的顶表面144S接触的盖金属图案146，金属图案144的顶表面144S具有第一表面粗糙度(例如约或更小)，盖金属图案146包括顶表面146S，盖金属图案146的顶表面146S具有第二表面粗糙度(例如约或更小)，第二表面粗糙度小于第一表面粗糙度。
在一些示例实施方式中，金属图案144包括第一金属性材料，盖金属图案146包括第二金属性材料。第二金属性材料可以不同于第一金属性材料。第一金属性材料可以包括钨，第二金属性材料可以包括钛氮化物。
如至少图12A所示，盖金属图案146的顶表面146S可以在比上绝缘层130的顶表面130S的水平高的水平处。
当盖金属图案146在第一区域R1上形成时，作为对盖金属层145的平坦化工艺的结果，盖金属层145可以在第二区域R2上从上绝缘层130的顶表面被机械地和化学地去除，因而对准沟槽AT的上拐角部分可以被暴露。此外，对准沟槽AT的上拐角部分可以通过平坦化工艺被圆化。
在一些示例实施方式中，因为在包括金属图案144和盖金属图案146的下接触插塞140的形成期间执行一次平坦化工艺，所以可以抑制第二区域R2上的上绝缘层130被凹入。因此，可以抑制第二区域R2上的对准沟槽AT的底表面与上绝缘层130的顶表面之间的高度差异减小。这可以提高将在下接触插塞140的形成之后执行的后续光刻工艺中的可靠性。
如图8所示，下接触插塞140可以(例如经由一个或更多个下互连线120)联接到选择晶体管ST的漏极区域，并且可以被构造为穿透上绝缘层130。
参照图3和9，数据存储图案DSP可以在第一区域R1的上绝缘层130上形成。如在此描述的数据存储图案DSP可以被可互换地称为“磁隧道结图案”。当在俯视图中被观察时，数据存储图案DSP可以布置为在第一方向D1和第二方向D2上彼此间隔开(例如彼此不直接接触)，并且可以分别联接到下接触插塞140。数据存储图案DSP可以通过下接触插塞140、下互连线120和掩埋接触插塞BCP分别联接到第二杂质区域100b。换言之，数据存储图案DSP可以分别电联接到选择晶体管ST。
数据存储图案DSP的每个可以包括底电极BE、顶电极TE以及插置在底电极BE与顶电极TE之间的磁隧道结MTJ，并且如图12A和12B所示，磁隧道结MTJ可以包括自由磁层FL、参考磁层RL以及插置在自由磁层FL与参考磁层RL之间的隧道势垒层TBL。在一些示例实施方式中，每个数据存储图案DSP的底电极BE可以与下接触插塞140的盖金属图案146直接接触。
重述，如至少图3和9所示，磁隧道结图案可以联接到下接触插塞140。磁隧道结图案可以包括底电极BE、顶电极TE、在顶电极TE与底电极BE之间的下磁层(例如RL)和上磁层(例如FL)、以及在下磁层(例如RL)与上磁层(例如FL)之间的隧道势垒层TBL。
进一步重述，如至少图3和9所示，下接触插塞140可以包括穿透上绝缘层130的下部的金属图案144(金属图案144可以包括第一金属性材料)、以及与金属图案144直接接触并穿透上绝缘层130的上部的盖金属图案146。如图12A和12B所示，金属图案144可以具有向下弯曲的顶表面144S。如至少图9和12A-12B所示，磁隧道结图案可以在半导体衬底100上包括底电极BE、下磁层(例如RL)、隧道势垒层TBL、上磁层(例如FL)和顶电极TE的顺序堆叠。如至少图12A和12B所示，底电极BE可以与下接触插塞140的盖金属图案146的顶表面146S直接接触。盖金属图案146可以包括第二金属性材料，其中第二金属性材料不同于金属图案144的第一金属性材料，并且盖金属图案146可以具有平坦的顶表面146S。
数据存储图案DSP的每个可以在第一方向D1和第二方向D2上具有不同的宽度。当在第一方向D1或第二方向D2上测量时，数据存储图案DSP的宽度可以基本上等于下接触插塞140的宽度。此外，当在第一方向D1或第二方向D2上测量时，数据存储图案DSP在高水平处的宽度可以小于在低水平处的宽度。换言之，数据存储图案DSP的每个可以具有倾斜的侧表面。
数据存储图案DSP的底电极BE可以包括导电金属氮化物材料。例如，底电极BE可以由钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和钛铝氮化物(TiAlN)中的至少一种形成，或者包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)和钛铝氮化物(TiAlN)中的至少一种。在一些示例实施方式中，底电极BE可以由与下接触插塞140的盖金属图案146相同的材料形成。
数据存储图案DSP的顶电极TE可以包括阻挡金属层和金属层。这里，阻挡金属层可以由例如Ta、TaN、TaSiN、Ti、TiN、TiSiN、W和WN中的至少一种形成，或者包括例如Ta、TaN、TaSiN、Ti、TiN、TiSiN、W和WN中的至少一种。金属层可以由铜、钨、钛、钽、钌和铂中的至少一种形成，或者包括铜、钨、钛、钽、钌和铂中的至少一种。
将参照图15至18更详细地描述数据存储图案DSP的一些示例。
数据存储图案DSP的形成可以包括在上绝缘层130上顺序地形成底电极层、下磁层、隧道势垒层、上磁层和顶电极层、以及使用蚀刻掩模图案(未示出)顺序地蚀刻顶电极层、上磁层、隧道势垒层、下磁层和底电极层以部分地暴露上绝缘层130。当执行图案化工艺以形成数据存储图案DSP时，第二区域R2上的对准沟槽AT可以用于光掩模图案的对准。
在用于形成数据存储图案DSP的蚀刻工艺期间，上绝缘层130可以被过蚀刻并凹入。因此，数据存储图案DSP之间的上绝缘层130的顶表面可以位于比下接触插塞140的顶表面低的水平处。此外，上绝缘层130可以被凹入以部分地暴露下接触插塞140的侧表面。
更详细地，如图12A所示，金属图案144的顶表面可以位于比上绝缘层130的凹入的顶表面低的水平处。也就是，金属图案144与盖金属图案146之间的界面147可以位于比上绝缘层130的凹入的顶表面低的水平处。在一些示例实施方式中，如图12B所示，金属图案144的顶表面144S可以位于上绝缘层130的凹入的顶表面之上。
如图12A所示，在数据存储图案DSP的每个中，底电极BE可以与下接触插塞140的顶表面(即盖金属图案146的顶表面146S)直接接触。例如，如至少图9所示，盖金属图案146的顶表面146S可以与磁隧道结图案的底电极BE直接接触。盖金属图案146和底电极BE可以包括共同的金属性材料。如至少图12A所示，盖金属图案146的宽度可以小于磁隧道结图案的底电极BE的宽度。每个数据存储图案DSP的底电极BE可以与具有不平的顶表面的金属图案144间隔开。因此，如至少图9所示，金属图案144的顶表面144S可以不与磁隧道结图案直接接触。虽然界面被示为形成在底电极BE与盖金属图案146之间，但是没有这样的界面。例如，在底电极BE和盖金属图案146由相同材料形成的情况下，底电极BE与盖金属图案146之间可以不形成界面。
在一些示例实施方式中，盖金属图案146可以防止位于底电极BE上的参考磁层RL和自由磁层FL以及隧道势垒层TBL受到金属图案144的结晶度和表面粗糙度影响，这可以防止磁隧道结图案的可靠性劣化。
参照图3和10，盖绝缘层150可以在第一区域R1和第二区域R2上被形成以具有均匀的厚度。盖绝缘层150可以形成在第一区域R1的上绝缘层130上以共形地覆盖数据存储图案DSP。盖绝缘层150可以与数据存储图案DSP的侧表面、以及下接触插塞140的部分侧表面直接接触。重述，并如至少图10所示，盖绝缘层150可以在上绝缘层130上，其中盖绝缘层150覆盖至少一个磁隧道结图案的侧表面。如至少图12A所示，金属图案144与盖金属图案146之间的界面147可以在比盖绝缘层150的底表面的水平低的水平处。在第二区域R2上，盖绝缘层150可以形成为共形地覆盖残余盖金属图案146R。
盖绝缘层150可以由相对于上绝缘层130具有蚀刻选择性的绝缘材料形成(例如至少部分地包括相对于上绝缘层130具有蚀刻选择性的绝缘材料)。盖绝缘层150可以由例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)和其任何组合中的至少一种形成，或者包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)和其任何组合中的至少一种。
模制绝缘层160可以在盖绝缘层150上形成以填充数据存储图案DSP之间的间隙区域。模制绝缘层160可以包括顺序地堆叠在盖绝缘层150上的第一绝缘层161、蚀刻停止层163和第二绝缘层165。第一绝缘层161和第二绝缘层165中的每个或至少一个可以由硅氧化物、或其介电常数低于硅氧化物的介电常数的低k电介质材料形成。蚀刻停止层163可以由绝缘材料(例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)和其任何组合中的至少一种)形成，或者包括绝缘材料(例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)和其任何组合中的至少一种)，该绝缘材料被选择为相对于第一绝缘层161和第二绝缘层165具有蚀刻选择性。
在第一区域R1和第二区域R2上，模制绝缘层160可以沉积为具有均匀的厚度。由于对准沟槽AT所造成的高度差异，模制绝缘层160的顶表面在第二区域R2上可以形成为具有高度差异。
参照图3和11，位线BL可以在模制绝缘层160中和第一区域R1上形成。位线BL的每个可以与布置在第一方向D1上的数据存储图案DSP的顶电极TE接触。
在一些示例实施方式中，位线BL的形成可以包括图案化模制绝缘层160和盖绝缘层150以形成暴露数据存储图案DSP的顶电极的单元沟槽、形成阻挡金属层以共形地覆盖单元沟槽的内表面、形成金属层以与阻挡金属层一起填充单元沟槽、以及平坦化阻挡金属层和金属层以暴露模制绝缘层160的顶表面。
图13是示出根据本发明构思的一些示例实施方式的半导体存储器件的剖视图。图14A和图14B是示出图13的部分“B”的放大剖视图。为了简明的描述，先前参照图4至11描述的元件可以由相似或相同的附图标记标识而不重复其重叠描述。
参照图13、14A和14B，数据存储图案DSP的每个可以在第一方向D1和第二方向D2上具有基本相同的宽度(例如基本上共同的宽度)。当在此使用时，“基本上”共同的宽度意思是在制造公差和/或材料公差内的共同宽度。下接触插塞140的宽度可以小于数据存储图案DSP的下部宽度。例如，下接触插塞140的盖金属图案146的宽度可以小于数据存储图案DSP的底电极BE的宽度。此外，盖金属图案146可以比底电极BE厚。如至少图14A和14B所示，盖金属图案的顶表面146S可以与上绝缘层130的顶表面130S共平面或基本上共平面(例如在制造公差和/或材料公差内共平面)。
参照图14A，金属图案144与盖金属图案146之间不平的界面147(即金属图案144的顶表面144S)可以位于比盖绝缘层150的底表面低的水平处。在一些示例实施方式中，参照图14B，金属图案144与盖金属图案146之间不平的界面可以位于盖绝缘层150的底表面之上(例如，如图14B所示，金属图案144与盖金属图案146之间的界面147可以在盖绝缘层150的底表面之上)。如图14A和14B所示，界面147可以在比上绝缘层130的顶表面130S的水平低的水平处。
将参照图15至18更详细地描述根据本发明构思的一些示例实施方式的磁隧道结图案。图15至18是示意性地示出根据本发明构思的一些示例实施方式的半导体存储器件的数据存储图案的图。
在图15所示的实施方式中，数据存储图案DSP可以包括底电极BE、顶电极TE、在顶电极TE与底电极BE之间的参考磁层RL和自由磁层FL、以及在参考磁层RL与自由磁层FL之间的隧道势垒层TBL。
在一些示例实施方式中，参考磁层RL可以被配置为具有合成反铁磁(SAF)结构。例如，参考磁层RL可以包括第一钉扎图案21、第二钉扎图案25、以及在第一钉扎图案21与第二钉扎图案25之间的交换耦合图案23。
第一钉扎图案21可以提供在底电极BE与交换耦合图案23之间。换言之，第一钉扎图案21可以与底电极BE相邻提供。第一钉扎图案21可以包括磁性材料，并且可以具有由第二钉扎图案25固定的磁化方向。第一钉扎图案21可以通过交换耦合图案23反平行地联接到第二钉扎图案25。
极化增强磁图案30可以提供在参考磁层RL与隧道势垒层TBL之间。极化增强磁图案30可以与第二钉扎图案25和隧道势垒层TBL接触。极化增强磁图案30可以包括与隧道势垒层TBL接触并允许磁隧道结图案具有高TMR比的磁性材料。此外，极化增强磁图案30可以包括在隧道势垒层TBL与极化增强磁图案30之间的界面处引起界面垂直磁各向异性的磁性材料。
隧道势垒层TBL可以具有小于自旋扩散距离的厚度。隧道势垒层TBL可以包括绝缘材料。隧道势垒层TBL可以与自由磁层FL接触，并且可以具有与自由磁层FL的晶体结构类似的晶体结构。在自由磁层FL具有体心立方(BCC)结构的情况下，隧道势垒层TBL可以包括具有NaCl晶体结构的绝缘材料。在隧道势垒层TBL和自由磁层FL在其间的界面处具有晶格匹配的晶体结构的情况下，磁隧道结图案可以具有提高的隧道磁阻(TMR)比。
隧道势垒层TBL可以由镁氧化物、钛氧化物、铝氧化物、镁-锌氧化物和镁-硼氧化物中的至少一种形成，或者包括镁氧化物、钛氧化物、铝氧化物、镁-锌氧化物和镁-硼氧化物中的至少一种。
自由磁层FL可以提供在隧道势垒层TBL上。自由磁层FL可以包括与隧道势垒层TBL接触并允许磁隧道结图案具有高TMR比的磁性材料。自由磁层FL可以包括其磁化方向可改变的磁性材料。自由磁层FL可以具有平行或垂直于隧道势垒层TBL与自由磁层FL之间的界面的磁化方向。
顶电极TE可以比底电极BE厚，并且可以包括顺序堆叠的金属化合物图案51和金属图案53。金属化合物图案51可以由金属氮化物(例如钛氮化物或钽氮化物)和金属氧化物(例如钽氧化物)中的至少一种形成，或者包括金属氮化物(例如钛氮化物或钽氮化物)和金属氧化物(例如钽氧化物)中的至少一种。金属图案53可以由铜、钨、钛、钽、钌和铂中的至少一种形成，或者包括铜、钨、钛、钽、钌和铂中的至少一种。
在一些示例实施方式中，如图16所示，与参照图15所述类似，数据存储图案DSP可以包括底电极BE和顶电极TE、在底电极BE与顶电极TE之间的参考磁层RL和自由磁层FL、以及在参考磁层RL与自由磁层FL之间的隧道势垒层TBL。这里，参考磁层RL可以被提供为具有包括第一钉扎图案21、第二钉扎图案25和其间的交换耦合图案23的SAF结构。数据存储图案DSP可以包括提供在隧道势垒层TBL与参考磁层RL之间的第一极化增强磁图案30a、以及提供在隧道势垒层TBL与自由磁层FL之间的第二极化增强磁图案30b。第一极化增强磁图案30a可以被提供为与隧道势垒层TBL的底表面接触，第二极化增强磁图案30b可以被提供为与隧道势垒层TBL的顶表面接触。第一极化增强磁图案30a和第二极化增强磁图案30b可以具有与隧道势垒层TBL的晶体结构类似的晶体结构。例如，第一极化增强磁图案30a和第二极化增强磁图案30b可以包括体心立方(BCC)磁性材料或包含非磁性元素的BCC磁性材料。例如，第一极化增强磁图案30a和第二极化增强磁图案30b可以包括CoFe或NiFe，在一些示例实施方式中，它们可以包括掺杂以硼(B)的CoFe或NiFe。作为示例，第一极化增强磁图案30a和第二极化增强磁图案30b可以包括钴-铁-硼(CoFeB)。
在一些示例实施方式中，如图17所示，自由磁层FL可以提供在底电极BE与隧道势垒层TBL之间，参考磁层RL可以提供在顶电极TE与隧道势垒层TBL之间。
在一些示例实施方式中，如图18所示，数据存储图案DSP可以包括提供在底电极BE与顶电极TE之间的第一参考磁层RLa和第二参考磁层RLb、自由磁层FL、以及第一隧道势垒层TBLa和第二隧道势垒层TBLb。
第一参考磁层RLa可以提供在底电极BE与第一隧道势垒层TBLa之间，第二参考磁层RLb可以提供在顶电极TE与第二隧道势垒层TBLb之间。在一些示例实施方式中，第一参考磁层RLa可以被提供为具有包括第一钉扎图案21、第二钉扎图案25和其间的交换耦合图案23的SAF结构。第二参考磁层RLb可以由具有固定磁化方向的磁性材料形成。
自由磁层FL可以提供在第一隧道势垒层TBLa与第二隧道势垒层TBLb之间。这里，第一隧道势垒层TBLa和第二隧道势垒层TBLb可以具有不同的厚度。
在图18所示的实施方式中，第一参考磁层RLa、第一隧道势垒层TBLa和自由磁层FL可以构成第一磁隧道结，而第二参考磁层RLb、第二隧道势垒层TBLb和自由磁层FL可以构成第二磁隧道结。
在根据本发明构思的一些示例实施方式的制造半导体存储器件的方法中，当下接触插塞在用于存储单元阵列的第一区域上形成时，可以抑制或防止形成在第二区域上的对准沟槽的底表面与上绝缘层的顶表面之间的高度差异减小。因此，在将于下接触插塞的形成之后执行的后续图案化工艺中，可以执行具有提高的可靠性的光刻工艺。
此外，因为磁隧道结图案提供在具有减小的表面粗糙度和提高的平坦度的盖金属图案上，所以可以改善磁隧道结图案的电特性和可靠性。
虽然已经具体显示和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求享有2017年9月12日在韩国知识产权局提交的韩国专利申请第10-2017-0116776号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体存储器件，包括：
选择晶体管，在半导体衬底上；
层间绝缘层，覆盖所述选择晶体管；
下接触插塞，联接到所述选择晶体管的漏极区域并且构造为穿透所述层间绝缘层，所述下接触插塞包括金属图案和与所述金属图案的顶表面接触的盖金属图案，所述金属图案的所述顶表面具有第一表面粗糙度，所述盖金属图案包括顶表面，所述盖金属图案的所述顶表面具有第二表面粗糙度，所述第二表面粗糙度小于所述第一表面粗糙度；以及
磁隧道结图案，联接到所述下接触插塞，所述磁隧道结图案包括底电极、顶电极、在所述顶电极与所述底电极之间的下磁层和上磁层、以及在所述下磁层与所述上磁层之间的隧道势垒层。
2.根据权利要求1所述的半导体存储器件，其中所述盖金属图案的所述顶表面与所述磁隧道结图案的所述底电极直接接触。
3.根据权利要求1所述的半导体存储器件，其中所述金属图案的所述顶表面不与所述磁隧道结图案直接接触。
4.根据权利要求1所述的半导体存储器件，其中
所述金属图案包括第一金属性材料，以及
所述盖金属图案包括第二金属性材料，所述第二金属性材料不同于所述第一金属性材料。
5.根据权利要求4所述的半导体存储器件，其中
所述第一金属性材料包括钨，以及
所述第二金属性材料包括钛氮化物。
6.根据权利要求1所述的半导体存储器件，其中所述盖金属图案和所述底电极包括共同的金属性材料。
7.根据权利要求1所述的半导体存储器件，其中所述金属图案的中心部分的高度小于所述金属图案的边缘部分的高度。
8.根据权利要求1所述的半导体存储器件，其中所述盖金属图案的宽度小于所述磁隧道结图案的所述底电极的宽度。
9.根据权利要求1所述的半导体存储器件，其中所述盖金属图案的所述顶表面在比所述层间绝缘层的顶表面的水平高的水平处。
10.根据权利要求1所述的半导体存储器件，其中
所述下接触插塞还包括阻挡金属图案，所述阻挡金属图案覆盖所述金属图案的侧表面和所述金属图案的底表面，
所述阻挡金属图案在所述金属图案的所述侧表面上具有第一厚度，以及
所述盖金属图案在所述金属图案的所述顶表面上具有第二厚度，所述第二厚度大于所述第一厚度。
11.根据权利要求10所述的半导体存储器件，其中所述盖金属图案和所述阻挡金属图案包括共同的材料。
12.根据权利要求1所述的半导体存储器件，还包括：
在所述层间绝缘层上的盖绝缘层，所述盖绝缘层覆盖所述磁隧道结图案的侧表面，
其中所述金属图案与所述盖金属图案之间的界面在比所述盖绝缘层的底表面的水平低的水平处。
13.根据权利要求1所述的半导体存储器件，还包括：
在所述层间绝缘层上的盖绝缘层，所述盖绝缘层覆盖所述磁隧道结图案的侧表面，
其中所述金属图案与所述盖金属图案之间的界面在所述盖绝缘层的底表面之上。
14.一种半导体存储器件，包括：
下接触插塞，在半导体衬底上，所述下接触插塞穿透层间绝缘层，所述下接触插塞包括：
金属图案，穿透所述层间绝缘层的下部，所述金属图案包括第一金属性材料，所述金属图案具有向下弯曲的顶表面，以及
盖金属图案，与所述金属图案直接接触并且穿透所述层间绝缘层的上部，所述盖金属图案包括第二金属性材料，所述第二金属性材料不同于所述第一金属性材料，所述盖金属图案具有平坦的顶表面；以及
磁隧道结图案，在所述半导体衬底上包括底电极、下磁层、隧道势垒层、上磁层和顶电极的顺序堆叠，所述底电极与所述下接触插塞的所述盖金属图案的顶表面直接接触。
15.根据权利要求14所述的半导体存储器件，其中
所述金属图案的所述顶表面具有第一表面粗糙度，以及
所述盖金属图案的所述顶表面具有第二表面粗糙度，所述第二表面粗糙度小于所述第一表面粗糙度。
16.根据权利要求14所述的半导体存储器件，其中所述金属图案与所述盖金属图案之间的界面在比所述层间绝缘层的顶表面的水平低的水平处。
17.根据权利要求14所述的半导体存储器件，其中所述金属图案的中心部分的高度小于所述金属图案的边缘部分的高度。
18.根据权利要求14所述的半导体存储器件，其中所述下接触插塞还包括阻挡金属图案，所述阻挡金属图案覆盖所述金属图案的侧表面、所述金属图案的底表面和所述盖金属图案的侧表面。
19.根据权利要求18所述的半导体存储器件，其中
所述阻挡金属图案在所述金属图案的所述侧表面上具有第一厚度，以及
所述盖金属图案在所述金属图案的所述顶表面上具有第二厚度，所述第二厚度大于所述第一厚度。
20.根据权利要求14所述的半导体存储器件，其中
所述第一金属性材料包括钨，以及
所述第二金属性材料包括钛氮化物。
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