KR20170045082A - 반도체 메모리 장치 - Google Patents
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Abstract
자기 터널 접합을 포함하는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 반도체 기판 상에 배치된 선택 트랜지스터; 상기 선택 트랜지스터의 드레인 영역과 연결되는 하부 콘택 플러그; 및 상기 하부 콘택 플러그 상의 자기 터널 접합 패턴을 포함하되, 상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 제 1 및 제 2 자성층들, 및 상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하며, 상기 하부 전극은 상기 하부 콘택 플러그와 접촉하며, 비정질의 탄탈륨 질화막으로 이루어질 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게, 전기적 특성 및 신뢰성이 보다 향상된 자기 메모리 장치에 관한 것이다.
휴대 가능한 컴퓨팅 장치들 및 무선 통신 장치들이 광범위하게 채용됨에 따라, 고밀도, 저전력 및 비휘발성의 특성들을 갖는 메모리 소자가 요구되고 있다. 자기 메모리 소자는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되고 있기 때문에, 이에 대한 연구가 활발하게 진행되어 왔다.
특히, 자기터널접합(magnetic tunnel junction; MTJ)에서 나타나는 터널자기저항(tunnel magnetoresistance; TMR) 효과는 자기 메모리 소자에서의 데이터 저장 메커니즘으로 주목받고 있으며, 2000년대 들어, 수백% 내지 수천%의 TMR을 보이는 자기터널접합(magnetic tunnel junction; MTJ)이 보고되면서, 상기 자기터널접합을 구비하는 자기 메모리 소자가 최근 활발하게 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 반도체 기판 상에 배치된 선택 트랜지스터; 상기 선택 트랜지스터의 드레인 영역과 연결되는 하부 콘택 플러그; 및 상기 하부 콘택 플러그 상의 자기 터널 접합 패턴을 포함하되, 상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 제 1 및 제 2 자성층들, 및 상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하되, 상기 하부 전극은 상기 하부 콘택 플러그와 접촉하며, 비정질의 탄탈륨 질화막으로 이루어질 수 있다.
실시예들에 따르면, 상기 비정질의 탄탈륨 질화막은 1Å 내지 10Å의 두께를 가질 수 있다.
실시예들에 따르면, 상기 비정질의 탄탈륨 질화막의 상부면의 표면 거칠기는 상기 하부 콘택 플러그의 상부면의 표면 거칠기보다 작을 수 있다.
실시예들에 따르면, 상기 하부 콘택 플러그는 텅스텐막을 포함하며, 상기 비정질의 탄탈륨 질화막은 상기 텅스텐막과 접촉할 수 있다.
실시예들에 따르면, 상기 하부 전극은 상기 하부 콘택 플러그와 상기 제 1 자성층 사이에 배치되며, 상기 제 1 자성층은 고정된 자화방향을 가질 수 있다.
실시예들에 따르면, 상기 상부 전극은 결정질의 티타늄 질화막 및 금속막을 포함할 수 있다.
실시예들에 따르면, 상기 하부 전극의 두께는 상기 상부 전극의 두께보다 얇을 수 있다.
실시예들에 따르면, 상기 하부 전극과 상기 제 1 자성층 사이에 씨드층을 더 포함하되, 상기 씨드층은 상기 하부 전극의 상부면과 접촉할 수 있다.
실시예들에 따르면, 상기 씨드층은 루테늄(Ru) 또는 이리듐(Ir)을 포함할 수 있다.
실시예들에 따르면, 상기 하부 전극과 상기 씨드층 사이에 금속 물질을 포함하는 텍스쳐 블록킹층을 더 포함한다.
실시예들에 따르면, 상기 제 1 자성층은 상기 하부 전극과 인접하며, 제 1 자성 패턴, 제 2 자성 패턴, 및 이들 사이의 교환 결합 패턴을 포함하되, 상기 제 1 및 제 2 자성 패턴들은 서로 반대의 고정된 자화 방향을 가질 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 반도체 기판 상에서 서로 교차하는 제 1 및 제 2 배선들; 상기 제 1 배선과 연결된 선택 소자; 및 상기 선택 소자와 상기 제 2 배선 사이에 연결된 자기 터널 접합 패턴을 포함하되, 상기 자기 터널 접합 패턴은: 상기 선택 소자와 연결되는 하부 전극, 상기 제 2 배선과 연결되는 상부 전극, 상기 상부 및 하부 전극들 사이의 제 1 및 제 2 자성층들; 및 상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함한다. 여기서, 상기 하부 전극은 비정질의 탄탈륨 질화막으로 이루어지고, 상기 상부 전극은 결정질의 티타늄 질화막 및 금속막을 포함할 수 있다.
실시예들에 따르면, 상기 하부 전극과 상기 선택 소자를 연결하는 하부 콘택 플러그를 더 포함하되, 상기 하부 전극은 상기 하부 콘택 플러그와 직접 접촉하며, 상기 하부 전극의 상부면의 표면 거칠기는 상기 하부 콘택 플러그의 상부면의 표면 거칠기보다 작을 수 있다.
실시예들에 따르면, 상기 하부 콘택 플러그는 텅스텐막을 포함하며, 상기 비정질의 탄탈륨 질화막은 상기 텅스텐막과 접촉할 수 있다.
실시예들에 따르면, 상기 비정질의 탄탈륨 질화막은 1Å 내지 10Å의 두께를 가질 수 있다.
실시예들에 따르면, 상기 하부 전극과 상기 제 1 자성층 사이에 씨드층을 더 포함하되, 상기 씨드층은 상기 하부 전극의 상부면과 직접 접촉할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 반도체 기판 상에 배치된 선택 트랜지스터; 상기 선택 트랜지스터와 전기적으로 연결되는 하부 배선들; 상기 하부 배선들과 전기적으로 연결되는 하부 콘택 플러그; 및 상기 하부 콘택 플러그에 접속되는 자기 터널 접합 패턴으로서, 상기 상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 제 1 및 제 2 자성층들, 및 상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하되, 상기 하부 전극은 상기 하부 콘택 플러그와 접촉하며, 비정질의 탄탈륨 질화막으로 이루어지고, 상기 비정질 탄탈륨 질화막의 상부면의 표면 거칠기는 상기 하부 콘택 플러그의 상부면의 표면 거칠기보다 작을 수 있다.
실시예들에 따르면, 상기 하부 배선들은 제 1 금속 물질을 포함하며, 상기 하부 콘택 플러그는 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있다.
실시예들에 따르면, 상기 제 1 금속 물질은 구리 또는 구리합금을 포함하고, 상기 제 2 금속 물질은 텅스텐을 포함할 수 있다.
실시예들에 따르면, 상기 비정질의 탄탈륨 질화막은 1Å 내지 10Å의 두께를 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 하부 전극이 을 비정질의 탄탈륨 질화막으로 형성되므로, 하부 전극의 결정성이 하부 전극 상에 형성되는 저기 터널 접합 패턴에 미치는 것을 방지할 수 있다. 또한, 하부 전극이 비정질의 탄탈륨 질화막으로 형성함으로써, 하부 전극의 표면 거칠기가 감소될 수 있다. 이러한 비정질의 탄탈륨 질화막 상에 자기 터널 접합 패턴이 형성되므로, 비정질 탄탈륨 질화막 상에 배치되는 자성층들 및 터널 배리어층의 결정성이 향상될 수 있다. 이에 따라, 자기 터널 접합 패턴의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다.
도 5는 도 4의 A 부분을 확대한 도면이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 자기터널접합 패턴을 나타내는 도면들이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치를 제조하기 위한 박막 증착 장비를 나타내는 도면이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 하부 전극의 형성 방법을 설명하기 위한 도면들이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다.
도 5는 도 4의 A 부분을 확대한 도면이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 자기터널접합 패턴을 나타내는 도면들이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치를 제조하기 위한 박막 증착 장비를 나타내는 도면이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 하부 전극의 형성 방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 자기 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 1을 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(MC)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함한다. 선택 소자(SE) 및 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다.
메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 메모리 소자(ME)와 소스 라인(SL) 사이에 배치될 수 있으며, 워드 라인(WL)에 의해 제어될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 예로, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
선택 소자(SE)는 워드 라인들(WL)의 전압에 따라 메모리 소자(ME)로의 전류 공급을 선택적으로 제어하도록 구성될 수 있다. 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 예를 들어, 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 메모리 어레이는 트랜지스터의 소오스 전극과 연결되는 소오스 라인(SL)을 더 포함할 수 있다. 그리고, 소오스 라인(SL)은 인접하는 워드 라인들(WL) 사이에 배치되어, 두 개의 트랜지스터들이 하나의 소오스 라인(SL)을 공유할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 2를 참조하면, 단위 메모리 셀들 각각은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 일 예에서, 선택 소자(SE)는 모스 전계효과트랜지스터일 수 있으며, 메모리 소자는 자기터널 접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기 터널 접합(MTJ)은 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 자기 터널 접합(MTJ)과 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다.
자기 터널 접합(MTJ)은 복수의 자성층들(FL, RL)과, 자성층들(FL, RL) 사이의 터널 배리어층(TBL)을 포함할 수 있다. 자성층들 중의 하나(RL)는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field) 혹은 스핀 전달 토크(Spin Transfer Torque)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 자성층들 중 다른 하나(FL)는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
자기 터널 접합(MTJ)은 자성층들의 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다. 자기 터널 접합(MTJ)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있다. 그리고, 자기 터널 접합(MTJ)의 전기적 저항은 기준층(RL) 및 자유층(FL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 3의 I-I'선을 따라 자른 단면이다. 도 5는 도 4의 A 부분을 확대한 도면이다.
도 3 및 도 4를 참조하면, 반도체 기판(100)에 활성 라인 패턴들(ALP)을 정의하는 소자 분리 패턴들(STI)이 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성 라인 패턴들(ALP) 각각은 서로 인접하는 소자 분리 패턴들(STI) 사이에 정의될 수 있다. 일 예에서, 활성 라인 패턴들(ALP)은 제 1 방향(D1)으로 연장되는 라인 형상을 가질 수 있으며, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
활성 라인 패턴들(ALP) 각각은 인접하는 소자 분리 패턴들(STI) 사이에 정의될 수 있으며, 소자 분리 패턴들(STI)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 활성 라인 패턴들(ALP)은 제 1 도전형의 불순물이 도핑될 수 있다.
반도체 기판(100) 내에 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(STI)을 가로지르는 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)이 형성될 수 있다. 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)의 상부면들은 반도체 기판(100)의 상부면 아래에 위치할 수 있다. 셀 게이트 전극(CG) 및 격리 게이트 전극(IG)은 활성 라인 패턴(ALP)을 가로지르는 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 절연 물질로 이루어진 게이트 하드 마스크 패턴이 셀 및 격리 게이트 전극들(CG, IG)의 각각의 상에 배치될 수 있다. 게이트 하드 마스크 패턴들의 상부면들은 반도체 기판(100)의 상부면과 실질적으로 공면을 이룰 수 있다. 예를 들어, 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 격리 게이트 전극(IG)은 셀 게이트 전극(CG)과 동일한 물질로 형성될 수 있다. 게이트 하드 마스크 패턴은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
게이트 절연막(GI)이 셀 게이트 전극(CG)과 반도체 기판(100) 사이 및 격리 게이트 전극(IG)과 반도체 기판(100) 사이에 배치될 수 있다. 게이트 절연막(GI)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다.
반도체 메모리 소자의 동작 시에, 격리 전압이 각 격리 게이트 전극(IG)에 인가될 수 있다. 격리 전압은 격리 게이트 전극(IG) 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 각 격리 게이트 전극(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 될 수 있다. 이에 따라, 인접한 메모리 셀들은 전기적으로 분리될 수 있다. 예를 들어, 활성 라인 패턴(ALP)이 P형 도펀트로 도핑된 경우에, 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
제 1 불순물 영역들(10a)이 각 셀 게이트 전극(CG)의 일 측의 활성 라인 패턴들(ALP) 내에 배치될 수 있으며, 제 2 불순물 영역들(100b)이 각 셀 게이트 전극(CG)의 타 측의 활성 라인 패턴들(ALP) 내에 배치될 수 있다. 일 실시예에 따르면, 제 1 불순물 영역들(10a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 활성 영역 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(100b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 활성 영역 내에 각각 배치될 수 있다. 이로써, 한 쌍의 선택 트랜지스터들이 제 1 불순물 영역(100a)을 공유할 수 있다. 제 1 및 제 2 불순물 영역들(10a, 10b)은 활성 라인 패턴들(ALP)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
실시예들에서, 제 1 및 제 2 불순물 영역들(10a, 10b)은 선택 트랜지스터의 소오스/드레인 영역들에 해당한다. 즉, 반도체 기판(100) 상에 형성된 셀 게이트 전극들(CG) 및 제 1 및 제 2 불순물 영역들(10a, 10b)은 반도체 메모리 장치의 선택 트랜지스터들을 구성할 수 있다.
계속해서, 층간 절연막(110a)이 반도체 기판(100) 전면 상에 배치될 수 있다. 층간 절연막(110a)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막(110a)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
소오스 라인들(SL)이 층간 절연막(110a) 내에 형성될 수 있으며, 제 2 방향(D2)으로 나란히 연장될 수 있다. 각 소오스 라인(SL)은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 각 소오스 라인(SL)은 제 2 방향(D2)을 따라 배열된 제 1 불순물 영역들(10a)과 전기적으로 접속될 수 있다. 소오스 라인(SL)의 상부면은 층간 절연막(110a)의 상부면과 실질적으로 공면을 이룰 수 있다. 소오스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
소오스 라인들(SL)을 포함하는 층간 절연막(110a)의 전면 상에 식각 정지막(111a)이 배치될 수 있다. 식각 정지막(111a)은 소오스 라인들(SL)의 상부면들을 덮을 수 있다. 소오스 라인들(SL)이 금속 물질을 포함하는 경우, 식각 정지막(111a)은 소오스 라인들(SL) 내의 금속 원자들이 상부의 층간 절연막(110a)으로 확산되는 것을 방지할 수 있다. 식각 정지막(111a)은 층간 절연막들(110a)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 식각 정지막(111a)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
매립 콘택 플러그들(120)이 층간 절연막들(110a) 및 식각 정지막(111a)을 관통하여 제 2 불순물 영역들(100b)과 각각 접속될 수 있다. 일 예에서, 매립 콘택 플러그들(120)의 상부면들은 소오스 라인들의 상부면들보다 위에 위치할 수 있다. 매립 콘택 플러그들(120)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 오믹 패턴들(미도시)이 매립 콘택 플러그들(120) 및 제 2 불순물 영역들(100b) 사이에 각각 배치될 수 있다. 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
매립 콘택 플러그들(120) 상에 유전막들(110b)이 적층될 수 있으며, 유전막들(110b) 사이에 확산 방지막들(111b)이 각각 개재될 수 있다. 일 예로, 유전막들(110b)은 HDP 산화막, TEOS막, PE-TEOS막, USG막, BSG막, PSG막, BPSG막, SOG막, TOSZ막 또는 일들의 조합으로 이루어질 수 있다. 다른 예로, 유전막들(110b)은, 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있으며, 적어도 하나 이상의 막들로 구성될 수 있다. 예를 들어, 유전막들(110b)은 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성될 수 있다. 확산 방지막들(111b)은, 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
하부 배선들(130)이 유전막들(110b) 내에 배치될 수 있으며, 수직적으로 적층될 수 있다. 하부 배선들(130)은 매립 콘택 플러그들(120) 또는 소스 라인들(SL)과 전기적으로 연결될 수 있다. 즉, 하부 배선들(130) 중 일부는 반도체 기판(100) 상에 형성된 선택 트랜지스터들과 전기적으로 연결될 수 있다. 하부 배선들(130) 중 다른 일부는 반도체 기판(100) 상에 형성된 소오스 라인들(SL)과 전기적으로 연결될 수 있다. 일 예에서, 하부 배선들(130)은 제 1 배리어 금속막(131) 및 제 1 금속막(133)을 포함할 수 있으며, 제 1 금속막(133)은 제 1 금속 물질을 포함할 수 있다. 예를 들어, 제 1 금속막(133)은 구리 또는 구리 합금을 포함할 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼합된 것을 말한다. 제 1 배리어 금속막(131)은, 예를 들어, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다.
최상층의 하부 배선들(130) 상에 하부 층간 절연막(110c)이 배치될 수 있다. 하부 층간 절연막(110c)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
하부 콘택 플러그(140)가 하부 층간 절연막(110c)을 관통할 수 있다. 하부 콘택 플러그(140)는 하부 배선들(130) 및 매립 콘택 플러그들(120)을 통해 제 2 불순물 영역(100b)에 전기적으로 접속될 수 있다. 하부 콘택 플러그(140)는 제 2 배리어 금속막(141) 및 제 2 금속막(143)을 포함할 수 있으며, 제 2 금속막(143)은 하부 배선들(130)의 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있다. 일 예로, 제 2 금속 물질은 제 1 금속 물질보다 비저항이 클 수 있다. 예를 들어, 제 2 금속막(143)은 텅스텐, 티타늄, 및/또는 탄탈륨을 포함할 수 있다.
일 예에서, 제 2 금속막(143)은 텅스텐막일 수 있으며, 텅스텐막은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다. 제 2 배리어 금속막(141)은, 예를 들어, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다.
실시예들에 따르면, 텅스텐으로 이루어진 제 2 금속막(143)을 형성시, 제 2 배리어 금속막(141)의 표면으로부터 텅스텐 그레인들(grains)이 성장될 수 있으며, 텅스텐 그레인들의 사이즈는 증착 공정 조건에 따라 달라질 수 있다. 도 5를 참조하면, 제 2 금속막(143)의 상부면에 텅스텐 그레인들이 존재하므로, 제 2 금속막(143)의 상부면은 약 10Å 내지 약 20Å의 표면 거칠기를 가질 수 있다.
자기 터널 접합 패턴(150)이 하부 층간 절연막(110c) 상에 배치될 수 있으며, 하부 콘택 플러그(140)와 전기적으로 연결될 수 있다. 자기 터널 접합 패턴(150)은 자유 자성층(FL), 기준 자성층(RL) 및 이들 사이의 터널 배리어층(TBL)을 포함할 수 있다. 이에 더하여, 자기 터널 접합 패턴(150)은 하부 콘택 플러그(140)와 기준 자성층(RL) 사이의 하부 전극(BE)을 포함하며, 자유 자성층(FL)과 상부 콘택 플러그(160) 사이의 상부 전극(TE)을 포함할 수 있다.
기준 자성층(RL)은 일 방향으로 고정으로 자화 방향을 가질 수 있다. 자유 자성층(FL)의 자화 방향은 프로그램 동작에 의하여 기준 자성층(RL)의 고정된 자화 방향에 평행한 방향 또는 반평행한 방향으로 변경될 수 있다. 실시예들에 따르면, 기준 및 자유 자성층들(RL, FL)의 자화 방향들은 터널 배리어층(TBL)과 자유 자성층(FL) 간의 계면에 수직할 수 있다. 즉, 기준 및 자유 자성층들 RL, FL)은 수직 자기 이방성을 갖는 자성 물질을 포함할 수 있다. 자유 자성층(FL)의 자화 방향은 스핀 토크 전송(spin torque transfer (STT) 프로그램 동작에 의해 변화될 수 있다. 즉, 자유 자성층(FL)의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크를 이용하여 변화될 수 있다.
도 5를 참조하면, 하부 전극(BE)은 하부 콘택 플러그(140)의 상부면(140s)과 직접 접촉할 수 있으며, 비정질의 탄탈륨 질화막으로 이루어질 수 있다. 실시예들에서, 탄탈륨 질화막은 약 1Å 내지 100Å의 두께를 가질 수 있으며, 이러한 두께 범위에서 탄탈륨 질화막은 하부 콘택 플러그(140)와 접촉하는 하부면부터 상부면까지 완전히(fully) 비정질 상태일 수 있다. 하부 전극(BE)은 완전히(fully) 비정질 상태를 갖는 탄탈륨 질화막으로 이루어짐으로써 우수한 표면 거칠기를 가질 수 있다. 즉, 비정질의 탄탈륨 질화막의 상부면(s)은 제 2 금속막(143)의 상부면(140s) 표면 거칠기보다 작은 표면 거칠기를 가질 수 있다. 예를 들어, 비정질의 탄탈륨 질화막의 상부면은 약 1Å 이하의 표면 거칠기를 가질 수 있다. 이러한 비정질의 탄탈륨 질화막은 하부 전극(BE) 상에 위치하는 기준 및 자유 자성층들(RL, FL)의 결정성을 향상시킬 수 있다.
실시예들에서, 하부 전극(BE)이 비정질의 탄탈륨 질화막으로 이루어짐으로써, 하부 전극(BE) 상에 위치하는 기준 및 자유 자성층들(RL, FL) 및 터널 배리어층(TBL)이 하부 전극(BE)의 결정성 및 표면 거칠기에 의해 영향을 받아 자기 터널 접합 패턴(150)의 신뢰성이 저하되는 것을 방지할 수 있다.
상부 층간 절연막(110d)이 하부 층간 절연막(110c) 상에 배치되어 자기 터널 접합 패턴(150)을 덮을 수 있다. 상부 콘택 플러그(160)가 상부 층간 절연막(110d)을 관통하여 상부 전극(TE)에 접속될 수 있다. 예를 들어, 상부 콘택 플러그(160)는 금속(예를 들어, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 상부 층간 절연막(110d) 상에 배치되며, 상부 콘택 플러그들(160)을 통해 자기 터널 접합 패턴들(150)에 접속될 수 있다. 상부 콘택 플러그들(160)은 자기 터널 접합 패턴들(150)의 상부 전극들(TE)에 각각 접속될 수 있다. 일 예에서, 비트 라인들은(BL)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 비트 라인들(BL)은 예를 들어, 금속(예를 들어, 텅스텐, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 하부 전극(BE)은 비정질의 탄탈륨 질화막으로 이루어짐으로써, 하부 전극(BE)의 상부면의 표면 거칠기가 감소될 수 있다. 하부 전극(BE)의 표면 거칠기가 감소되므로, 하부 전극(BE)이 하부 전극(BE) 상에 형성되는 기준 및 자유 자성층들(RL, FL)의 결정성에 영향을 주는 것을 줄일 수 있다. 이에 따라, 자기 터널 접합 패턴의 자기 터널 저항비가 향상되어 반도체 메모리 장치의 전기적 특성이 향상될 수 있다.
이하, 본 발명의 실시예들에 따른 자기 터널 접합 패턴(150)에 대해서 도 6 내지 도 9를 참조하여 보다 상세히 설명하기로 한다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 메모리 장치의 자기터널접합 패턴을 나타내는 도면들이다.
도 6에 도시된 실시예에 따르면, 자기 터널 접합 패턴(150)은 하부 전극(BE), 상부 전극(TE), 상부 및 하부 전극(BE)들 사이의 기준 및 자유 자성층들(RL, FL), 및 기준 자성층(RL)과 자유 자성층(FL) 사이의 터널 배리어층(TBL)을 포함할 수 있다.
실시예들에서, 하부 전극(BE)은, 도 4 및 도 5를 참조하여 설명한 바와 같이, 비정질의 탄탈륨 질화막일 수 있으며, 약 1Å 내지 100Å의 두께를 가질 수 있다.
씨드층(13)이 하부 전극(BE)과 기준 자성층(RL) 사이에 배치될 수 있다. 기준 자성층(RL)의 씨드 기능을 할 수 있는 도전 물질로 형성될 수 있다. 씨드층(13)은 제 1 고정 패턴(21)과 유사한 결정 구조를 가질 수 있다. 씨드층(13)은 반응성이 낮은 금속 물질을 포함할 수 있으며, 씨드층(13)은 조밀육방격자 또는 면심입방격자를 갖는 금속들을 포함할 수 있다. 예를 들어, 씨드층(13)은 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 선택된 적어도 하나를 포함할 수 있다. 씨드층(13)은 예를 들어, 약 2Å 내지 20Å의 두께로 형성될 수 있다.
씨드층(13) 상에 기준 자성층(RL)이 배치될 수 있다. 기준 자성층(RL)은 일 방향으로 고정된 자화방향을 가질 수 있으며, 기준 자성층(RL)의 자화 방향은 기준 자성층(RL)의 하부면과 평행하거나 수직할 수 있다.
일 예에서, 기준 자성층(RL)은 합성 반강자성 구조(synthetic anti-ferromagnetic(SAF) structure)를 가질 수 있다. 상세하게, 기준 자성층(RL)은 제 1 고정 패턴(21)(; first pinned pattern), 제 2 고정 패턴(25), 및 제 1 및 제 2 고정 패턴(25)들 사이의 교환 결합 패턴(23)(; exchange coupling pattern)를 포함할 수 있다.
제 1 고정 패턴(21)은 하부 전극(BE)과 교환 결합 패턴(23) 사이에 배치될 수 있다. 즉, 제 1 고정 패턴(21)이 하부 전극(BE)과 인접할 수 있다. 제 1 고정 패턴(21)은 자성 물질을 포함하며, 제 1 고정 패턴(21)의 자화 방향은 제 2 고정 패턴(25)에 의해 고정될 수 있다. 제 1 고정 패턴(21)은 교환 결합 패턴(23)에 의해 제 2 고정 패턴(25)과 반평행하게 결합될 수 있다.
일 예에서, 제 1 고정 패턴(21)은 코발트철보론(CoFeB), 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, L10 구조의 CoPt, 및 조밀육방격자(HCP) 구조의 CoPt 등 중 적어도 하나를 포함할 수 있다. 다른 예에서, 제 1 고정 패턴(21)은 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조일 수 있다. 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다.
일 예에서, 제 1 고정 패턴(21)의 포화 자화(saturation magnetization; Ms)를 줄이기 위해, 제 1 고정 패턴(21)은 L11 초격자 구조를 가질 수 있다. 예를 들어, 제 1 고정 패턴(21)은 해당하는 (Co/Pt)n L11 초격자 (n은 자연수)를 포함할 수 있다. 이와 달리, 제 1 고정 패턴(21)은 수직 자성 물질(ex, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 면심입방 구조(FCC, Face Centered Cubic structure) 구조의 CoPt, 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수도 있다. 예를 들어, 제 1 고정 패턴(21)이 CoPt 합금을 포함하는 경우, CoPt 합금의 포화 자화를 감소시키기 위하여, CoPt 합금은 보론(boron, B)으로 도핑될 수도 있다.
제 2 고정 패턴(25)은 제 1 고정 패턴(21)보다 하부 전극(BE)으로부터 멀리 이격될 수 있다. 실시예들에서, 제 2 고정 패턴(25)은 제 1 고정 패턴(21)과 반대의 자화방향을 가질 수 있다.
일 예에서, 제 2 고정 패턴(25)은 CoFeB, CoFe, NiFe, CoFePt, CoFePd, CoFeCr, CoFeTb, CoFeGd 또는 CoFeNi 등에서 적어도 하나를 포함할 수 있다. 제 2 고정 패턴(25)이 철 및 코발트를 포함하는 경우에, 제 2 고정 패턴(25) 내 철의 함량비는 제 2 고정 패턴(25) 내 코발트의 함량비 보다 클 수 있다.
교환 결합 패턴(23)은 제 1 고정 패턴(21)의 자화 방향과 제 2 고정 패턴(25)의 자화 방향을 서로 반평행하게 결합시킬 수 있다. 교환 결합 패턴(23)은 RKKY 상호작용(Ruderman-Klttel-Kasuya-Yosida interaction)에 의하여 제 1 및 제 2 고정 패턴(25)들(161, 181)을 서로 결합시킬 수 있다. 예를 들어, 교환 결합 패턴(23)은 루테늄(Ru), 이리듐(Ir), 크롬(Cr) 및 로듐(Rh)에서 선택된 적어도 하나를 포함할 수 있다.
분극 강화 자성 패턴(30)이 기준 자성층(RL)과 터널 배리어층(TBL) 사이에 배치될 수 있다. 분극 강화 자성 패턴(30)은 제 2 고정 패턴(25) 및 터널 배리어층(TBL)과 접촉할 수 있다. 분극 강화 자성 패턴(30)은 터널 배리어층(TBL)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 또한, 분극 강화 자성 패턴(30)은 터널 배리어층(TBL)과 분극 강화 자성 패턴(30) 간의 계면에 계면 수직 자성 이방성을 유도할 수 있는 자성 물질을 포함할 수 있다.
분극 강화 자성 패턴(30)은 터널 배리어층(TBL)과 유사한 결정구조를 가질 수 있으며, 기준 자성층(RL))과 동일한 결정 구조를 가질 수 있다. 또한, 분극 강화 자성 패턴(30)은 제 1 고정 패턴(21)과 다른 결정 구조를 가질 수 있다. 예를 들어, 분극 강화 자성 패턴(30)은 체심입방(BCC) 구조를 가진 자성물질 또는 비자성 원소를 포함하는 체심입방구조를 갖는 자성물질을 포함할 수 있다.
분극 강화 자성 패턴(30)은 연자성 물질(soft magnetic material)을 포함할 수 있다. 또한, 분극 강화 자성 패턴(30)은 낮은 댐핑 상수(damping constant) 및 높은 스핀 분극률(spin polarization ratio)을 가질 수 있다. 예를 들어, 분극 강화 자성 패턴(30)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 선택된 적어도 하나를 포함할 수 있다. 분극 강화 자성 패턴(30)은 붕소(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 구체적으로, 분극 강화 자성 패턴(30)은 CoFe 또는 NiFe를 포함하되, 붕소(B)를 더 포함할 수 있다. 일 예로, 분극 강화 자성 패턴(30)은 코발트-철-보론(CoFeB)를 포함할 수 있다.
이에 더하여 분극 강화 자성 패턴(30)의 포화 자화량(Saturation magnetization)을 낮추기 위해, 분극 강화 자성 패턴(30)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중에서 선택된 적어도 하나를 더 포함할 수 있다.
터널 배리어층(TBL)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 터널 배리어층(TBL)은 절연 물질을 포함할 수 있다. 터널 배리어층(TBL)은 자유 자성층(FL)과 접촉할 수 있으며, 자유 자성층(FL)과 유사한 결정 구조를 가질 수 있다. 예를 들어, 자유 자성층(FL)이 체심입방(BCC) 결정 구조를 갖는 경우, 터널 배리어층(TBL)은 염화 나트륨(NaCl) 결정 구조를 갖는 절연 물질을 포함할 수 있다. 이와 같이, 터널 배리어층(TBL)과 자유 자성층(FL)의 계면에서 결정 구조를 정합시킴으로써 자기 터널 접합 패턴(150)의 자기 저항비(TMR)가 향상될 수 있다.
터널 배리어층(TBL)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다. 일 예로, 터널 배리어층(TBL)은 염화 나트륨(NaCl) 결정 구조를 갖는 산화마그네슘(MgO)막일 수 있다. 이와 달리, 터널 배리어층(TBL)은 복수의 층들을 포함할 수 있다. 예를 들어, 터널 배리어층(TBL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 및 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
자유 자성층(FL)이 터널 배리어층(TBL) 상에 배치될 수 있다. 자유 자성층(FL)은 터널 배리어층(TBL)과 접촉하여 높은 자기 저항비를 얻을 수 있는 자성 물질을 포함할 수 있다.
자유 자성층(FL)은 자화 방향이 변경 가능한 자성물질을 포함할 수 있다. 자유 자성층(FL)의 자화 방향은 터널 배리어층(TBL)과 자유 자성층(FL)의 계면에 대해 평행하거나 수직한 자화 방향을 가질 수 있다.
자유 자성층(FL)은, 예를 들어, 수직 자성 물질(ex, CoFeB, CoFeTb, CoFeGd 또는 CoFeDy 등), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(HCP; Hexagonal Close Packed Lattice) 구조의 CoPt), 또는 이들을 포함하는 합금 등에서 적어도 하나를 포함할 수 있다. 일 예로, 예를 들어, 자유 자성 패턴은 코발트-철-보론(CoFeB)를 포함할 수 있다. 자유 자성층(FL)은 기준 자성층(RL)에 비하여 얇을 수 있으며, 및/또는 자유 자성층(FL)의 보자력은 기준 자성층(RL)의 보자력보다 작을 수 있다.
자유 자성층(FL)은 터널 배리어층(TBL)과 유사한 결정 구조를 가질 수 있으며, 예를 들어, 터널 배리어층(TBL)이 염화 나트륨(NaCl) 결정 구조를 갖는 경우, 자유 자성층(FL)은 NaCl 결정 구조와 결정 배치가 유사한 체심입방(BCC; Body-Centered Cubic structure) 구조를 가진 자성물질을 포함할 수 있다.
캡핑 패턴(40)이 자유 자성층(FL) 상에 배치될 수 있다. 캡핑 패턴(40)은, 예를 들어, 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 및/또는 백금(Pt) 등을 포함할 수 있다. 나아가, 캡핑 패턴(40)은 금속 산화막을 포함할 수 있다. 금속 산화막은 자유 자성층(FL)의 상부면과 접촉할 수 있으며, 자유 자성층(FL)의 수직 자기 이방성을 향상시킬 수 있다. 예를 들어, 금속 산화막은 산화마그네슘(MgO), 산화탄탈륨(TaO) 및/또는 산화알루미늄(AlO)를 포함할 수 있다.
상부 전극(TE)이 캡핑 패턴(40) 상에 배치될 수 있으며, 상부 전극(TE)은 하부 전극(BE)보다 두꺼울 수 있으며, 차례로 적층된 금속-화합물 패턴 및 금속 패턴을 포함할 수 있다. 금속-화합물 패턴은 금속 질화물(ex, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 산화물(ex, 탄탈늄 산화물) 중에서 적어도 하나를 포함할 수 있다. 일 예에서, 금속-화합물 패턴은 결정질의 티타늄 질화막일 수 있으며, 약 5Å 내지 10Å 의 두께를 가질 수 있다. 그리고, 금속 패턴은 텅스텐막일 수 있다. 도 4를 참조하여 설명한 바와 같이, 상부 전극(TE)의 금속 패턴은 상부 콘택 플러그와 접촉할 수 있다.
도 7에 도시된 실시예에 따르면, 자기 터널 접합 패턴(150)은, 도 6을 참조하여 설명한 것처럼, 하부 전극(BE)과 상부 전극(TE) 사이의 기준 자성층(RL), 자유 자성층(FL), 그리고, 기준 및 자유 자성층들(RL, FL) 사이의 터널 배리어층(TBL)을 포함할 수 있다. 여기서, 기준 자성층(RL)은 제 1 고정 패턴(21), 제 2 고정 패턴(25), 및 이들 사이의 교환 결합 패턴(23)을 포함하는 합성 반강자성(SAF) 구조를 가질 수 있다. 또한, 자기 터널 접합 패턴(150)은 터널 배리어층(TBL)과 기준 자성층(RL) 사이의 제 1 분극 강화 자성 패턴(30a) 및 터널 배리어층(TBL)과 자유 자성층(FL) 사이의 제 2 분극 강화 자성 패턴(30b)을 포함할 수 있다. 제 1 분극 강화 자성 패턴(30a)은 터널 배리어층(TBL)의 하부면과 접촉할 수 있으며, 제 2 분극 강화 자성 패턴(30b)은 터널 배리어층(TBL)의 상부면과 접촉할 수 있다. 제 1 및 제 2 분극 강화 자성 패턴들(30a, 30b)은 터널 배리어층(TBL)과 유사한 결정 구조를 가질 수 있다. 예를 들어, 제 1 및 제 2 분극 강화 자성 패턴들(30a, 30b)은 체심입방(BCC) 구조를 가진 자성물질 또는 비자성 원소를 포함하는 체심입방구조를 갖는 자성물질을 포함할 수 있다. 예를 들어, 제 1 및 제 2 분극 강화 자성 패턴들(30a, 30b)은 CoFe 또는 NiFe를 포함하되, 붕소(B)를 더 포함할 수 있으며, 일 예로, 코발트-철-보론(CoFeB)를 포함할 수 있다.
나아가, 지기 터널 접합 패턴(150)은 하부 전극(BE)과 씨드층(13) 사이에 텍스쳐 블록킹층(11; texture blocking layer)를 더 포함할 수도 있다. 텍스쳐 블록킹층(11)은 결정학적 텍스쳐(crystallographic texture) 또는 결정학적 배향을 갖지 않는 물질을 포함할 수 있다. 즉, 결정학적 텍스쳐를 갖지 않는 텍스쳐 블록킹층(11)의 결정립들(grains)은 무작위적 배향(random orientation)을 가질 수 있다. 예를 들어, 텍스쳐 블록킹층(11)은 비정질 결정 구조를 갖는 금속 물질을 포함할 수 있다. 예를 들어, 텍스쳐 블록킹층(11)은 텅스텐 또는 탄탈륨을 포함할 수 있다. 텍스쳐 블록킹층(11)은 하부 전극(BE)과 씨드층(13) 간의 결정 부정합을 차단할 수 있다.
도 8에 도시된 실시예에 따르면, 자유 자성층(FL)이 하부 전극(BE)과 터널 배리어층(TBL) 사이에 배치될 수 있으며, 기준 자성층(RL)이 상부 전극(TE)과 터널 배리어층(TBL) 사이에 배치될 수 있다. 그리고, 하부 전극(BE)과 자유 자성층(FL) 사이에 씨드층(13)이 배치될 수 있으며, 씨드층(13)이 자유 자성층(FL)과 접촉할 수 있다.
도 9에 도시된 실시예에 따르면, 자기 터널 접합 패턴(150)은 하부 전극(BE)과 상부 전극(TE) 사이에 제 1 및 제 2 기준 자성층(RL)들, 자유 자성층(FL), 및 제 1 및 제 2 터널 배리어층들(TBLa, TBLb)을 포함할 수 있다.
제 1 기준 자성층(RL)은 하부 전극(BE)과 제 1 터널 배리어층(TBLa) 사이에 배치될 수 있으며, 제 2 기준 자성층(RL)은 상부 전극(TE)과 제 2 터널 배리어층(TBLb) 사이에 배치될 수 있다. 일 예에서, 제 1 기준 자성층(RL)은 제 1 고정 패턴(21), 제 2 고정 패턴(25), 및 이들 사이의 교환 결합 패턴(23)을 포함하는 합성 반강자성(SAF) 구조를 가질 수 있다. 제 2 기준 자성층(RL)은 고정된 자화 방향을 갖는 자성물질로 이루어질 수 있다.
자유 자성층(FL)은 제 1 및 제 2 터널 배리어층들(TBLa, TBLb) 사이에 배치될 수 있다. 여기서, 제 1 및 제 2 터널 배리어층들(TBLa, TBLb)은 서로 다른 두께를 가질 수 있다.
일 예에서, 비정질의 탄탈륨 질화막으로 이루어진 하부 전극(BE)과 제 1 기준 자성층(RL) 사이에 씨드층(13)이 배치될 수 있다.
도 9에 도시된 실시예에서, 제 1 기준 자성층(RL), 제 1 터널 배리어층(TBLa), 및 자유 자성층(FL)은 제 1 자기 터널 접합을 구성할 수 있으며, 제 2 기준 자성층(RL), 제 2 터널 배리어층(TBLb), 및 자유 자성층(FL)은 제 2 자기 터널 접합을 구성할 수 있다.
도 10은 본 발명의 실시예들에 따른 자기 메모리 장치를 제조하기 위한 박막 증착 장비를 나타내는 도면이다.
도 10을 참조하면, 박막 증착 장비(1000)는 챔버(1), 기판 홀더(2), 금속 타켓(3), 마그네트론(4), 전원 공급부들(5, 6, 7), 가스 공급부(8), 및 배기부(9)를 포함할 수 있다.
챔버(1) 내의 기판 홀더(2) 상에 반도체 기판(100)이 배치될 수 있다. 일 예로, 반도체 기판(100)은 도 3 및 도 4를 참조하여 설명된 선택 트랜지스터들, 이와 연결된 하부 배선들 및 하부 콘택 플러그들을 포함할 수 있다.
기판 홀더(2)는 정전척 또는 하부 전극으로 사용될 수 있으며, 기판 홀더(2)와 금속 타켓(3)에 AC 및 DC 파워가 인가될 수 있다.
금속 타겟(3)은 기판 홀더(2)에 대향하여 배치되며, 순수한 금속 물질로 이루어 질 수 있다. 일 예에서, 금속 타겟(3)은 탄탈륨(Ta)일 수 있다. 금속 타겟(3)은 상부 전극으로 이용될 수 있으며, 금속 타겟(3)에 제 1 고주파 전원(6)과 DC 전원(5)이 연결될 수 있다.
마그네트론(4)이 금속 타겟(3) 상에 설치될 수 있으며, 자석 어레이를 포함할 수 있다.
챔버(1)는 가스 공급관을 통해 가스 공급부(8)와 연결될 수 있으며, 가스 공급부(8)는 박막 증착에 이용되는 공정 가스들을 챔버로 공급할 수 있다. 예를 들어, 질소, 암모니아, 산소, 수증기(또는 물) 및/또는 아르곤 등과 같은 공정 가스들이 챔버(1) 내에 공급될 수 있다.
챔버(1)의 일부에 배기관이 연결될 수 있으며, 챔버(1)는 배기관을 통해 배기부(9)와 연결될 수 있다. 배기부(9)는 터보 펌프와 같은 진공 펌프를 포함하여 챔버(1) 내부의 처리 공간의 압력을 공정 조건에 따라 조절할 수 있다.
이하, 도 10, 도 11a, 및 도 11b를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치의 하부 전극을 형성하는 방법에 대해 설명한다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 장치에서 하부 전극의 형성 방법을 설명하기 위한 도면들이다.
도 10 및 도 11a를 참조하면, 기판 홀더(2) 상에 반도체 기판(100)을 위치시킨 후, 타겟 전극 및 기판 홀더에 AC 및 DC 전원이 인가될 수 있다. 여기서, 반도체 기판(100)은 도 3 및 도 4를 참조하여 설명된 선택 소자들, 이와 연결된 하부 배선들 및 하부 콘택 플러그들(140)을 포함할 수 있다. 또한, 챔버(1) 내로 비활성 가스(예를 들어, 아르곤) 및 반응 가스(예를 들어, 질소)가 공급될 수 있다.
챔버(1) 내로 공급된 비활성 가스는 플라즈마화되어 금속 타겟(3)과 충돌하며, 이로 인해 금소 타겟(3)의 금속 원소들이 금속 타겟(3)으로부터 분리될 수 있다. 금속 타겟(3)으로부터 분리된 금속 원자들은 반응 가스와 반응하여 반도체 기판(100)의 표면에 박막을 형성할 수 있다. 일 예에 따르면, 탄탈륨 금속 타겟(3)에서, 탄탈륨 원자들이 분리되어 반응 가스인 질소와 반응함으로써 반도체 기판(100)의 표면에 탄탈륨 질화막이 증착될 수 있다. 일 예로, 탄탈륨 질화막이 하부 콘택 플러그(140)의 상부면에 증착될 수 있다. 이와 같이 탄탈륨 질화막을 증착하는 동안, AC 파워, 질소 유량, 온도, 및 압력을 제어함으로써, 탄탈륨 질화막의 결정 상태 및 표면 거칠기가 제어될 수 있다.
일 예에 따르면, 질소의 유량을 증가시키면서 탄탈륨 질화막을 반도체 기판(100) 상에 증착할 수 있으며, 탄탈륨 질화막은 소정의 임계 두께까지 비정질 상태를 가지면서 증착될 수 있다. 그리고, 임계 두께 이상으로 증착되는 탄탈륨 질화막은 결정화될 수 있다. 즉, 반도체 기판(100)에 증착된 탄탈륨 질화막(10)은 비정질 상태의 하부 부분(10L)과 결정질 상태의 상부 부분(10U)을 포함할 수 있다. 이와 같이, 탄탈륨 질화막(10)을 형성한 후, 반도체 기판(100)은 챔버(1)에서 언로딩되어 평탄화 장비로 이송될 수 있다.
이어서, 도 11b를 참조하면, 탄탈륨 질화막이 증착된 반도체 기판(100)에 대해 평탄화 공정을 수행함으로서, 결정질 상태의 상부 부분(도 11a의 10U)이 제거될 수 있다. 평탄화 공정으로, 이방성 식각 공정 또는 화학적 기계적 연마(CMP) 공정이 수행될 수 있다. 이에 따라, 반도체 기판(100)의 표면 상에 완전히(fully) 비정질 상태를 갖는 탄탈륨 질화막(즉, 하부 전극(BE)이 형성될 수 있다. 여기서, 비정질의 탄탈륨 질화막(BE)의 두께는 약 10Å 내지 100Å 일 수 있다. 그리고, 비정질 상태의 탄탈륨 질화막의 표면은 약 1Å 이하의 표면 거칠기를 가질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 반도체 기판 상에 배치된 선택 트랜지스터;
상기 선택 트랜지스터의 드레인 영역과 연결되는 하부 콘택 플러그; 및
상기 하부 콘택 플러그 상의 자기 터널 접합 패턴을 포함하되,
상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 제 1 및 제 2 자성층들, 및 상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하며,
상기 하부 전극은 상기 하부 콘택 플러그와 접촉하며, 비정질의 탄탈륨 질화막으로 이루어진 반도체 메모리 장치. - 제 1 항에 있어서,
상기 비정질의 탄탈륨 질화막은 1Å 내지 10Å의 두께를 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 비정질의 탄탈륨 질화막의 상부면의 표면 거칠기는 상기 하부 콘택 플러그의 상부면의 표면 거칠기보다 작은 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 콘택 플러그는 텅스텐막을 포함하며, 상기 비정질의 탄탈륨 질화막은 상기 텅스텐막과 접촉하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 전극은 상기 하부 콘택 플러그와 상기 제 1 자성층 사이에 배치되며, 상기 제 1 자성층은 고정된 자화방향을 갖는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 상부 전극은 결정질의 티타늄 질화막 및 금속막을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 전극의 두께는 상기 상부 전극의 두께보다 얇은 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 전극과 상기 제 1 자성층 사이에 씨드층을 더 포함하되, 상기 씨드층은 상기 하부 전극의 상부면과 접촉하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 씨드층은 루테늄(Ru) 또는 이리듐(Ir)을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 전극과 상기 씨드층 사이에 금속 물질을 포함하는 텍스쳐 블록킹층을 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 자성층은 상기 하부 전극과 인접하며, 제 1 자성 패턴, 제 2 자성 패턴, 및 이들 사이의 교환 결합 패턴을 포함하되, 상기 제 1 및 제 2 자성 패턴들은 서로 반대의 고정된 자화 방향을 갖는 반도체 메모리 장치. - 반도체 기판 상에서 서로 교차하는 제 1 및 제 2 배선들;
상기 제 1 배선과 연결된 선택 소자; 및
상기 선택 소자와 상기 제 2 배선 사이에 연결된 자기 터널 접합 패턴을 포함하되,
상기 자기 터널 접합 패턴은:
상기 선택 소자와 연결되는 하부 전극,
상기 제 2 배선과 연결되는 상부 전극,
상기 상부 및 하부 전극들 사이의 제 1 및 제 2 자성층들; 및
상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하되,
상기 하부 전극은 비정질의 탄탈륨 질화막으로 이루어지고,
상기 상부 전극은 결정질의 티타늄 질화막 및 금속막을 포함하는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 하부 전극과 상기 선택 소자를 연결하는 하부 콘택 플러그를 더 포함하되,
상기 하부 전극은 상기 하부 콘택 플러그와 직접 접촉하며,
상기 하부 전극의 상부면의 표면 거칠기는 상기 하부 콘택 플러그의 상부면의 표면 거칠기보다 작은 반도체 메모리 장치. - 제 13 항에 있어서,
상기 하부 콘택 플러그는 텅스텐막을 포함하며, 상기 비정질의 탄탈륨 질화막은 상기 텅스텐막과 접촉하는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 비정질의 탄탈륨 질화막은 1Å 내지 10Å의 두께를 갖는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 하부 전극과 상기 제 1 자성층 사이에 씨드층을 더 포함하되, 상기 씨드층은 상기 하부 전극의 상부면과 직접 접촉하는 반도체 메모리 장치. - 반도체 기판 상에 배치된 선택 트랜지스터;
상기 선택 트랜지스터와 전기적으로 연결되는 하부 배선들;
상기 하부 배선들과 전기적으로 연결되는 하부 콘택 플러그; 및
상기 하부 콘택 플러그에 접속되는 자기 터널 접합 패턴으로서, 상기 상기 자기 터널 접합 패턴은 하부 전극, 상부 전극, 상기 상부 및 하부 전극들 사이의 제 1 및 제 2 자성층들, 및 상기 제 1 및 제 2 자성층들 사이의 터널 배리어층을 포함하되,
상기 하부 전극은 상기 하부 콘택 플러그와 접촉하며, 비정질의 탄탈륨 질화막으로 이루어지고,
상기 비정질 탄탈륨 질화막의 상부면의 표면 거칠기는 상기 하부 콘택 플러그의 상부면의 표면 거칠기보다 작은 반도체 메모리 장치. - 제 17 항에 있어서,
상기 하부 배선들은 제 1 금속 물질을 포함하며, 상기 하부 콘택 플러그는 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함하는 반도체 메모리 장치. - 제 18 항에 있어서,
상기 제 1 금속 물질은 구리 또는 구리합금을 포함하고, 상기 제 2 금속 물질은 텅스텐을 포함하는 반도체 메모리 장치. - 제 17 항에 있어서,
상기 비정질의 탄탈륨 질화막은 1Å 내지 10Å의 두께를 갖는 반도체 메모리 장치.
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| CN111816762B (zh) * | 2019-04-11 | 2024-04-23 | 上海磁宇信息科技有限公司 | 一种磁性随机存储器磁性存储单元及其形成方法 |
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