CN111081631A - 半导体器件 - Google Patents

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金容才
李吉镐
郑大恩
高宽协
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

半导体器件可以包括衬底上的导电结构、导电结构上的接触插塞以及接触插塞上的磁隧道结结构。接触插塞的下表面的面积可以大于其上表面的面积，并且接触插塞可以包括至少部分地覆盖导电结构的上表面的覆盖图案、覆盖图案上的导电图案以及导电图案上的非晶含金属图案。

Description

半导体器件
相关申请的交叉引用
将于2018年10月19日在韩国知识产权局(KIPO)提交的题为“SemiconductorDevices”的韩国专利申请No.10-2018-0124849通过引用整体并入本文中。
技术领域
示例实施例涉及半导体器件。
背景技术
在半导体器件中，接触插塞可以形成在导线上。
发明内容
实施例涉及一种半导体器件，其包括在衬底上的导电结构、导电结构上的接触插塞以及接触插塞上的磁隧道结结构。接触插塞的下表面的面积可以大于其上表面的面积，并且接触插塞可以包括至少部分地覆盖导电结构的上表面的覆盖图案、覆盖图案上的导电图案以及导电图案上的非晶含金属图案。
实施例还涉及一种半导体器件，其包括分别在衬底的单元区域和外围电路区域上的第一导电结构和第二导电结构、导电结构上的接触插塞、接触插塞上的磁隧道结结构以及至少部分地覆盖第二导电结构的上表面的第二覆盖图案。接触插塞的下表面的面积可以大于其上表面的面积，并且接触插塞可以包括至少部分地覆盖第一导电结构的上表面的第一覆盖图案、第一覆盖图案上的第一导电图案以及第一导电图案上的非晶含金属图案。
实施例还涉及一种半导体器件，其包括衬底上的栅结构、衬底的与栅结构相邻的部分上的源/漏层、电连接到源/漏层的导电结构、导电结构上的接触插塞以及接触插塞上的磁隧道结结构。接触插塞的下表面的面积可以大于其上表面的面积，并且接触插塞可以包括至少部分地覆盖导电结构的上表面的覆盖图案、覆盖图案上的导电图案以及导电图案上的非晶含金属图案。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1至图8示出了根据示例实施例的制造半导体器件的方法的横截面图。
图9至图12示出了根据示例实施例的制造半导体器件的方法的横截面图。
具体实施方式
在下文中，基本上与衬底的上表面平行且彼此交叉的两个方向分别被定义为第一方向和第二方向。在示例实施例中，第一方向和第二方向可以基本上彼此正交。
图1至图8是示出根据示例实施例的制造半导体器件的方法的横截面图。
参照图1，有源鳍105可以形成在衬底100上，并且虚设栅结构140可以形成在有源鳍105上。
在示例实施例中，衬底100可以包括半导体材料(例如硅、锗、硅锗等)或III-V半导体化合物(例如GaP、GaAs、GaSb等)。在示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。
可以通过部分地蚀刻衬底100的上部来形成有源鳍105，并且可以通过隔离图案来覆盖有源鳍105的下侧壁。隔离图案可以包括氧化物，例如氧化硅。
有源鳍105可以包括下有源图案105b和上有源图案105a，下有源图案105b的侧壁可以被隔离图案覆盖，上有源图案105a从隔离图案向上突出。在示例实施例中，有源鳍105可以在第一方向上延伸，并且多个有源鳍105可以沿第二方向形成。
可以通过以下步骤形成虚设栅结构140：在有源鳍105和隔离图案上顺序形成虚设栅绝缘层、虚设栅电极层和虚设栅掩模层；图案化虚设栅掩模层以形成虚设栅掩模130；并且使用虚设栅掩模130作为蚀刻掩模，顺序蚀刻虚设栅电极层和虚设栅电极层下方的虚设栅绝缘层。因此，虚设栅结构140可以包括顺序堆叠在有源鳍105和隔离图案上的虚设栅绝缘图案110、虚设栅电极120和虚设栅掩模130。在示例实施例中，虚设栅结构140可以在第二方向上延伸，并且多个虚设栅结构140可以沿第一方向形成。
虚设栅绝缘层、虚设栅电极层和虚设栅掩模层可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成。在一个实现中，可以通过对衬底100的上部执行热氧化工艺来形成虚设栅绝缘层，并且在这种情况下，虚设栅绝缘层可以仅形成在有源鳍105的上表面上。
虚设栅绝缘层可以包括氧化物(例如氧化硅)，虚设栅电极层可以包括例如多晶硅，并且虚设栅掩模层可以包括氮化物(例如氮化硅)。
参照图2，栅隔墙150可以形成为覆盖虚设栅结构140的侧壁，源/漏层160可以形成在与栅隔墙150相邻的有源鳍105上，并且覆盖源/漏层160和栅隔墙150的侧壁的第一绝缘中间层170可以形成在有源鳍105和隔离图案上。
可以通过以下步骤来形成栅隔墙150：在有源鳍105和隔离图案上形成栅隔墙层以覆盖虚设栅结构140，并且各向异性地蚀刻栅隔墙层。栅隔墙150可以包括氮化物，例如氮化硅。
可以通过以下步骤来形成源/漏层160：使用虚设栅结构140和虚设栅结构140的侧壁上的栅隔墙150作为蚀刻掩模，通过干法蚀刻工艺去除有源鳍105的上部以形成第一凹槽；并且填充第一凹槽。在示例实施例中，可以通过使用由第一凹槽暴露的有源鳍105的上表面作为籽晶执行选择性外延生长(SEG)工艺来形成源/漏层160。
在示例实施例中，可以执行SEG工艺，并且可以形成单晶硅锗层以用作源/漏层160。在SEG工艺中也可以使用p型杂质源气体，并且可以形成掺杂有p型杂质的单晶硅锗层以用作源/漏层160。因此，源/漏层160可以用作正沟道金属氧化物半导体(PMOS)晶体管的源极/漏极区。
源/漏层160可以在竖直方向和水平方向上生长以填充第一凹槽，并且源/漏层160的上部可以生长以接触栅隔墙150的侧壁。
在示例实施例中，可以沿第二方向形成多个源/漏层160，并且可以连接和合并在第二方向上彼此相邻的相应有源鳍105上生长的源/漏层160。
以上描述了用作PMOS晶体管的源极/漏极的源/漏层160。在另一示例实施例中，源/漏层160可以形成为用作NMOS晶体管的源极/漏极。
可以形成单晶碳化硅层或单晶硅层作为源/漏层160。SEG工艺可以与n型杂质源气体一起执行，因此可以形成掺杂有n型杂质的单晶碳化硅层或掺杂有n型杂质的单晶硅层。
第一绝缘中间层170可以形成在衬底100上以覆盖虚设栅结构140、栅隔墙150和源/漏层160，并且第一绝缘中间层170的上部可以被平坦化，直到可以暴露虚设栅结构140中的虚设栅电极120的上表面。第一绝缘中间层170可以包括氧化物，例如氧化硅。可以通过平坦化工艺去除虚设栅结构140中的虚设栅掩模130。
可以去除暴露的虚设栅电极120和其下的虚设栅绝缘图案110以形成使栅隔墙150的内侧壁和有源鳍105的上表面暴露的第一开口，并且栅结构220可以形成为填充第一开口。
可以通过例如以下过程来形成栅结构220。首先，在对通过第一开口暴露的有源鳍105的上表面执行热氧化工艺以形成界面图案180之后，栅绝缘层和功函数控制层可以顺序形成在界面图案180、隔离图案、栅隔墙150和第一绝缘中间层170上，并且充分填充第一开口的剩余部分的栅电极可以形成在功函数控制层上。
可以平坦化栅电极层、功函数控制层和栅绝缘层，直到暴露出第一绝缘中间层170的上表面，使得可以在界面图案180的上表面、隔离图案的上表面和栅隔墙150的内侧壁上形成顺序堆叠的栅绝缘图案190和功函数控制图案200，并且可以在功函数控制图案200上形成栅电极210以填充第一开口的剩余部分。因此，栅电极210的下表面和侧壁可以被功函数控制图案200覆盖。
顺序堆叠的界面图案180、栅绝缘图案190、功函数控制图案200和栅电极210可以形成栅结构220。栅结构220可以与源/漏层160一起形成晶体管。
界面图案180可以包括氧化物(例如氧化硅)，栅绝缘图案190可以包括金属氧化物(例如氧化铪、氧化钽、氧化锆等)，功函数控制图案200可以包括金属氮化物(例如氮化钛、氮化钽、氮化钨等)，并且栅电极210可以包括低电阻金属(例如铝、铜、钛、钽等、其氮化物或其合金)。
根据源/漏层160的导电类型，晶体管可以形成NMOS晶体管或PMOS晶体管。
参照图3，可以在第一绝缘中间层170、栅结构220和栅隔墙150上顺序地形成绝缘层230和第二绝缘中间层240，源极线260可以形成为穿过第一绝缘中间层170、绝缘层230和第二绝缘中间层240以接触一个或多个源/漏层160(下文中，称为第一源/漏层)的上表面。
绝缘层230可以包括氮化物，例如氮化硅。与图3相比，可以通过去除栅结构220的上部以形成沟槽并填充沟槽来形成绝缘层230。
在形成源极线260之前，可以在第一源/漏层上进一步形成第一金属硅化物图案250。因此，第二开口可以形成为穿过第一绝缘中间层170、绝缘层230和第二绝缘中间层240以暴露第一源/漏层的上表面，第一金属层可以形成在第一源/漏层的上表面、第二开口的侧壁和第二绝缘中间层240的上表面上，并且可以执行热处理工艺以在第一源/漏层上形成第一金属硅化物图案250。第一金属硅化物图案250可以包括例如硅化镍、硅化钴、硅化钛等。
源极线260可以包括金属、金属氮化物和/或掺杂有杂质的多晶硅，并且还可以包括覆盖源极线260的下表面和侧壁的势垒层图案。在示例实施例中，源极线260可以在第二方向上延伸到给定长度，并且多个源极线260可以沿第一方向形成。
在第二绝缘中间层240和源极线260上形成第三绝缘中间层270之后，第一接触插塞290可以形成为穿过第一绝缘中间层170、绝缘层230、第二绝缘中间层240和第三绝缘中间层270以接触一个或多个源/漏层160(下文中，称为第二源/漏层)的上表面。
可以在第一接触插塞290和第二源/漏层之间进一步形成第二金属硅化物图案280，并且第一接触插塞290还可以包括覆盖第一接触插塞290的下表面和侧壁的势垒层图案。
参照图4，在第三绝缘中间层270和第一接触插塞290上形成第四绝缘中间层300之后，顺序堆叠的通孔310和导线320可以形成为穿过第四绝缘中间层300以接触第一接触插塞290的上表面。顺序堆叠在一起的通孔310和导线320可以称为导电结构。
在示例实施例中，导线320和通孔310可以通过双镶嵌工艺同时形成。在一个实现中，导线320和通孔310可以通过单镶嵌工艺独立地形成。
在示例实施例中，导线320和通孔310中的每一个可以包括低电阻金属，例如铜(Cu)、铝(Al)等。
参照图5，覆盖层330、导电层340和非晶含金属层350可以顺序形成在第四绝缘中间层300和导线320上。
在示例实施例中，覆盖层330可以包括金属化合物(例如氮化钛(TiN)、氮化钽(TaN)、硼化钽(TaB)等)，导电层340可以包括金属(例如钨(W)、铝(Al)、铜(Cu)、钽(Ta)等)，并且非晶含金属层350可以包括金属氮化物(例如氮化钽(TaN)、氮化钛(TiN)等)。
参照图6，可以通过使用光致抗蚀剂图案的蚀刻工艺来图案化覆盖层330、导电层340和非晶含金属层350，以形成包括顺序堆叠的覆盖图案360、导电图案370和非晶含金属图案380在内的第二接触插塞390。
在示例实施例中，第二接触插塞390可以具有不竖直而相对于衬底100的上表面倾斜的侧壁，并且可以具有从该第二接触插塞的上部朝向下部逐渐增加的面积，并且可以使用例如蚀刻工艺的特性来形成。因此，第二接触插塞390的下表面的面积可以大于第二接触插塞390的上表面的面积。
在示例实施例中，第二接触插塞390可以通过图案化工艺而不是镶嵌工艺形成。如果要通过镶嵌工艺形成第二接触插塞390，则绝缘中间层上的凹槽可能无法被完全填充，从而形成空隙，因此第二接触插塞390可能无法很好地连接到其下方的导线320。例如，当导线320包括例如铜，并且第二接触插塞390包括与导线320不同的材料(例如，钨)时，可能发生不同材料之间的不良结合。另外，包括在导线320中的铜可能通过空隙洗脱到相邻的层结构。然而，在本示例实施例中，第二接触插塞390可以通过图案化工艺形成，使得可以不形成空隙，并且包括在第二接触插塞390中的覆盖图案360可以覆盖导线320的上表面，以便在后续工艺中减少或防止导线320的铜洗脱。
在示例实施例中，第二接触插塞390可以具有小的高度，例如，约
Figure BDA0002182446810000071
或更小。如上所述，在第二接触插塞390和其下方的导线320之间可以不形成空隙，因此，即使第二接触捅塞390具有小的高度，也可以防止铜从导线320中洗脱。
参照图7，覆盖第二接触插塞390的隔墙层400可以形成在第四绝缘中间层300上，第五绝缘中间层410可以形成在隔墙层400上，并且第五绝缘中间层410和隔墙层400可以被平坦化，直到第二接触插塞390的上表面被暴露。
在示例实施例中，可以共形地形成隔墙层400，并且可以通过平坦化工艺来去除隔墙层400的上部，因此可以形成隔墙层400以覆盖第二接触插塞390的侧壁和第四绝缘中间层300的上表面。隔墙层400可以包括氮化物，例如氮化硅(SiN)、碳氮化硅(SiCN)或氮氧化硅(SiON)等。
参照图8，存储器单元可以形成在第二接触插塞390上。
下电极层、阻挡层、粘附层、籽晶层、MTJ(磁隧道结)结构层和上电极层可以形成在第五绝缘中间层410、第二接触插塞390和隔墙层400上。可以通过蚀刻工艺蚀刻下电极层、阻挡层、粘附层、籽晶层、MTJ结构层和上电极层以形成存储器单元。因此，存储器单元可以包括顺序堆叠在第二接触插塞390上的下电极420、阻挡图案430、粘附图案440、籽晶图案450、MTJ结构500和上电极490。MTJ结构500可以包括固定层图案460、隧道势垒层图案470和自由层图案480。
下电极420可以包括金属氮化物(例如氮化钛(TiN)、氮化钽(TaN)等)，阻挡图案430可以包括金属硼化物(例如硼化钽(TaB)、硼化钛(TiB)等)、金属硼氮化物(例如硼氮化钽(TaBN)、硼氮化钛(TiBN)等)或金属化合物(例如钽碳氟硼酸盐(CFBTa))，粘附图案440可以包括金属(例如，钽(Ta)、钛(Ti)等)，并且籽晶图4案50可以包括金属(例如钌(Ru)、铼(Re)等)。
固定层图案460可以包括铁磁材料，例如钴(Co)、铂(Pt)、铁(Fe)、镍(Ni)等。在示例实施例中，固定层图案460可以包括钴和铂的合金(即CoPt)或者包括交替堆叠的钴层和铂层在内的多层结构。隧道势垒层图案470可以包括例如氧化镁(MgO)或氧化铝(Al2O3)，并且自由层图案480可以包括铁磁材料(例如钴(Co)、铂(Pt)、铁(Fe)、镍(Ni)等)。
在示例实施例中，MTJ结构500可以包括顺序堆叠的自由层图案480、隧道势垒层图案470和固定层图案460，其中的至少一个可以形成为包括顺序堆叠的多个层。
上电极层490可以包括金属(例如钛、钽、钨等)和/或金属氮化物(例如氮化钛、氮化钽、氮化钨等)。
第二接触插塞390可以在其上部包括非晶含金属图案380。因此，当形成MTJ结构500时，下部结构(例如，导电图案370)的结晶度可以不传递到其上。
在用于形成存储器单元的蚀刻工艺期间，也可以部分地蚀刻第五绝缘中间层410和隔墙层400，并且还可以部分地蚀刻第四绝缘中间层300的上部。隔墙层400可以转变为覆盖第二接触插塞390的侧壁的第一隔墙405。在示例实施例中，第一隔墙405可以具有从其上部朝向下部逐渐增加的宽度。
覆盖存储器单元和第一隔墙405的第六绝缘中间层可以形成在第四绝缘中间层300和第五绝缘中间层410上，这可以完成半导体器件的制造。
如上所述，第二接触插塞390可以通过图案化工艺而不是镶嵌工艺形成。因此，第二接触插塞390可以形成为良好地连接到导线320而在它们之间没有空隙。因此，包括在导线320中的铜可以不被洗脱到相邻的层结构。第二接触插塞390可以包括覆盖导线320的上表面的覆盖图案360，这可以进一步减少在后续工艺中包括在导线320中的铜的洗脱。
图9至图12是示出根据示例实施例的制造半导体器件的方法的横截面图。除了进一步包括外围电路区域之外，半导体器件的该示例实施例可以与图1至图8中描述的半导体器件基本相同或相似。因此，相同的附图标记表示相同的元件，并且在此不再重复对其的详细描述。
参照图9，可以执行与图1至图5中描述的工艺基本相同或类似的工艺。
衬底100可以包括第一区域I和第二区域II，并且栅结构220、第一接触插塞290、通孔310、导线320等可以形成在第一区域I和第二区域II中的每一个上。在本示例实施例中，源极线260可以仅形成在衬底100的第一区域I上。
在示例实施例中，衬底100的第一区域I可以是其中可以形成存储器单元的存储器单元区域，并且衬底100的第二区域II可以是其中可以形成外围电路的外围电路区域。
可以将衬底100的第一区域I上的通孔310和导线320一起称为第一导电结构，并且可以将衬底100的第二区域II上的通孔310和导线320一起称为第二导电结构。
参照图10，可以执行与图6中描述的工艺基本相同或类似的工艺。
因此，包括顺序堆叠的第一覆盖图案360a、第一导电图案370a和第一非晶含金属图案380a在内的第三接触插塞390a可以形成在衬底100的第一区域I上的第一导电结构上，并且包括顺序堆叠的第二覆盖图案360b、第二导电图案370b和第二非晶含金属图案380b在内的第四接触插塞390b可以形成在衬底100的第二区域II上的第二导电结构上。
参照图11，可以执行与图7中描述的工艺基本相同或类似的工艺。
因此，覆盖第三接触插塞390a和第四接触插塞390b的隔墙层400可以形成在第四绝缘中间层300上，第五绝缘中间层410可以形成在隔墙层400上，并且第五绝缘中间层410和隔墙层400可以平坦化，直到第三接触插塞390a和第四接触插塞390b的上表面被暴露。
参照图12，可以执行与图8中描述的工艺基本相同或类似的工艺。
因此，可以在衬底100的第一区域I上的第三接触插塞390a上形成存储器单元，以完成半导体器件的制造。
在用于形成存储器单元的蚀刻工艺期间，也可以部分地蚀刻第五绝缘中间层410和隔墙层400，并且还可以部分地蚀刻第四绝缘中间层300的上部。此外，可以部分地去除衬底100的第二区域II上的第四接触插塞390b。
因此，第二隔墙405a可以形成为覆盖衬底100的第一区域I上的第三接触插塞390a的侧壁，并且第三隔墙405b可以形成为覆盖衬底100的第二区域II上的第四接触插塞390b的侧壁。在示例实施例中，第二隔墙405a和第三隔墙405b中的每一个可以具有从上部朝向下部逐渐增加的宽度。
在蚀刻工艺中，可以去除第四接触插塞390b的第二非晶含金属图案380b，可以部分或完全去除第二导电图案370b，并且可以保留第二覆盖图案360b以覆盖第二导电结构。保留在衬底100的第二区域II上的第四接触插塞390b的下表面可以低于衬底100的第一区域I上的第三接触插塞390a的下表面，并且第三隔墙405b的下表面也可以低于第二隔墙405a的下表面。
通过总结和回顾，导线可以包括例如铜。如果在接触插塞和导线之间形成空隙，则它们之间可能不存在电连接，并且在随后的工艺中，导电线中包括的铜可能被洗脱，这可能导致与相邻的导电结构的电短路。
如上所述，实施例涉及包括接触插塞的半导体器件。实施例可以提供具有改善的电特性的半导体器件。在根据示例实施例的半导体器件中，可以通过正图案化工艺而不是镶嵌工艺来形成接触插塞，并且接触插塞可以形成为多层结构，该多层结构可以包括至少部分地覆盖导电结构的上表面的覆盖图案、覆盖图案上的导电图案以及导电图案上的非晶含金属图案。因此，接触插塞和其下方的导电结构可以形成为彼此良好连接而其间没有空隙，并且包括在导电结构中的铜可以不被洗脱到相邻的层结构。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，包括：
衬底上的导电结构；
所述导电结构上的接触插塞，所述接触插塞的下表面的面积大于所述接触插塞的上表面的面积，所述下表面比所述上表面更靠近所述衬底，并且所述接触插塞包括：
覆盖图案，至少部分地覆盖所述导电结构的上表面；
所述覆盖图案上的导电图案；以及
所述导电图案上的非晶含金属图案；以及
所述接触插塞上的磁隧道结结构。
2.根据权利要求1所述的半导体器件，其中：
所述覆盖图案包括氮化钛、氮化钽或硼化钽，并且
所述导电结构包括铜。
3.根据权利要求1所述的半导体器件，其中：
所述导电图案包括钨、铝、铜或钽，以及
所述非晶含金属图案包括氮化钽或氮化钛。
4.根据权利要求1所述的半导体器件，其中，所述接触插塞具有倾斜且不与所述衬底的上表面垂直的侧壁。
5.根据权利要求1所述的半导体器件，还包括覆盖所述接触插塞的侧壁的隔墙。
6.根据权利要求5所述的半导体器件，其中，所述隔墙包括氮化硅、碳氮化硅或氮氧化硅。
7.根据权利要求6所述的半导体器件，其中，所述隔墙包括倾斜且不与所述衬底的上表面垂直的侧壁。
8.根据权利要求1所述的半导体器件，其中，所述接触插塞的高度为约600
Figure FDA0002182446800000011
或更小。
9.根据权利要求1所述的半导体器件，其中，所述磁隧道结结构包括顺序堆叠的固定层图案、隧道势垒层图案和自由层图案。
10.根据权利要求1所述的半导体器件，还包括：
所述接触插塞与所述磁隧道结结构之间的下电极；以及
所述磁隧道结结构上的上电极。
11.一种半导体器件，包括：
分别在衬底的单元区域和外围电路区域上的第一导电结构和第二导电结构；
所述第一导电结构上的接触插塞，所述接触插塞的下表面的面积大于所述接触插塞的上表面的面积，所述下表面比所述上表面更靠近所述衬底，并且所述接触插塞包括：
第一覆盖图案，至少部分地覆盖所述第一导电结构的上表面；
所述第一覆盖图案上的第一导电图案；以及
所述第一导电图案上的非晶含金属图案；
所述接触插塞上的磁隧道结结构；以及
第二覆盖图案，至少部分地覆盖所述第二导电结构的上表面。
12.根据权利要求11所述的半导体器件，还包括：
第一隔墙，覆盖所述接触插塞的侧壁；以及
第二隔墙，在所述第二覆盖图案的侧壁上。
13.根据权利要求12所述的半导体器件，其中，所述第一隔墙和所述第二隔墙中的每一个包括氮化硅、碳氮化硅或氮氧化硅。
14.根据权利要求12所述的半导体器件，其中，所述第一隔墙和所述第二隔墙中的每一个具有倾斜且不与所述衬底的上表面垂直的侧壁。
15.根据权利要求11所述的半导体器件，还包括所述第二覆盖图案上的第二导电图案。
16.根据权利要求15所述的半导体器件，其中，所述第二导电图案的上表面低于所述第一导电图案的上表面。
17.根据权利要求11所述的半导体器件，其中：
所述第一覆盖图案包括氮化钛、氮化钽或硼化钽，并且
所述第一导电结构包括铜。
18.一种半导体器件，包括：
衬底上的栅结构；
源/漏层，在所述衬底的与所述栅结构相邻的部分上；
导电结构，电连接到所述源/漏层；
所述导电结构上的接触插塞，所述接触插塞的下表面的面积大于所述接触插塞的上表面的面积，所述下表面比所述上表面更靠近所述衬底，并且所述接触插塞包括：
覆盖图案，至少部分地覆盖所述导电结构的上表面；
所述覆盖图案上的导电图案；以及
所述导电图案上的非晶含金属图案；以及
所述接触插塞上的磁隧道结结构。
19.根据权利要求18所述的半导体器件，还包括覆盖所述接触插塞的侧壁的隔墙。
20.根据权利要求18所述的半导体器件，还包括：
所述接触插塞与所述磁隧道结结构之间的下电极；以及
所述磁隧道结结构上的上电极。
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