KR20180086375A - 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 230000002093 peripheral effect Effects 0.000 claims abstract description 186
- 239000011229 interlayer Substances 0.000 claims abstract description 40
- 238000013500 data storage Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000007769 metal material Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 13
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000005291 magnetic effect Effects 0.000 abstract description 61
- 239000010408 film Substances 0.000 description 177
- 239000010410 layer Substances 0.000 description 107
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- 230000004888 barrier function Effects 0.000 description 24
- 230000005415 magnetization Effects 0.000 description 20
- 239000012535 impurity Substances 0.000 description 17
- 230000001681 protective effect Effects 0.000 description 17
- 238000005530 etching Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000020411 cell activation Effects 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 102100026926 60S ribosomal protein L4 Human genes 0.000 description 6
- 101100527655 Arabidopsis thaliana RPL4D gene Proteins 0.000 description 6
- 101100472041 Arabidopsis thaliana RPL8A gene Proteins 0.000 description 6
- 101100469270 Candida albicans (strain SC5314 / ATCC MYA-2876) RPL10A gene Proteins 0.000 description 6
- 101100527654 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RPL4A gene Proteins 0.000 description 6
- 101100304908 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RPL5 gene Proteins 0.000 description 6
- 101100527652 Schizosaccharomyces pombe (strain 972 / ATCC 24843) rpl402 gene Proteins 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 101150112128 mrpl2 gene Proteins 0.000 description 6
- 101150060526 rpl1 gene Proteins 0.000 description 6
- 101150003660 rpl2 gene Proteins 0.000 description 6
- 101150009248 rpl4 gene Proteins 0.000 description 6
- 101150027142 rpl8 gene Proteins 0.000 description 6
- 101150079275 rplA gene Proteins 0.000 description 6
- 101150015255 rplB gene Proteins 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- -1 tungsten nitride Chemical class 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 102100026338 F-box-like/WD repeat-containing protein TBL1Y Human genes 0.000 description 3
- 101000835691 Homo sapiens F-box-like/WD repeat-containing protein TBL1X Proteins 0.000 description 3
- 101000835690 Homo sapiens F-box-like/WD repeat-containing protein TBL1Y Proteins 0.000 description 3
- 101000800590 Homo sapiens Transducin beta-like protein 2 Proteins 0.000 description 3
- 102100033248 Transducin beta-like protein 2 Human genes 0.000 description 3
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000003302 ferromagnetic material Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910003321 CoFe Inorganic materials 0.000 description 2
- 229910000684 Cobalt-chrome Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000002885 antiferromagnetic material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010952 cobalt-chrome Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910002441 CoNi Inorganic materials 0.000 description 1
- 206010020710 Hyperphagia Diseases 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- VJQGOPNDIAJXEO-UHFFFAOYSA-N magnesium;oxoboron Chemical compound [Mg].O=[B] VJQGOPNDIAJXEO-UHFFFAOYSA-N 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- PNHVEGMHOXTHMW-UHFFFAOYSA-N magnesium;zinc;oxygen(2-) Chemical compound [O-2].[O-2].[Mg+2].[Zn+2] PNHVEGMHOXTHMW-UHFFFAOYSA-N 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 239000011572 manganese Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 235000020830 overeating Nutrition 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
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- H01L27/10811—
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- H01L27/10855—
-
- H01L27/10885—
-
- H01L27/224—
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
자기 터널 접합을 포함하는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 셀 영역 및 주변 영역을 포함하는 반도체 기판; 상기 셀 영역의 상기 반도체 기판 상에 배치되는 셀 하부 배선; 상기 주변 영역의 상기 반도체 기판 상에 배치되는 주변 하부 배선; 상기 셀 하부 배선 및 주변 하부 배선을 덮는 층간 절연막; 상기 층간 절연막을 관통하여 상기 셀 하부 배선에 접속되는 하부 콘택 플러그; 상기 하부 콘택 플러그에 접속되는 데이터 저장 패턴; 상기 데이터 저장 패턴을 덮는 몰드막; 상기 셀 영역에서 상기 몰드막을 관통하여 상기 데이터 저장 패턴들에 접속되는 비트 라인; 및 상기 주변 영역에서 상기 몰드막을 관통하여 상기 주변 하부 배선에 접속되는 주변 상부 배선을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게, 자기 터널 접합을 포함하는 반도체 메모리 장치에 관한 것이다.
휴대 가능한 컴퓨팅 장치들 및 무선 통신 장치들이 광범위하게 채용됨에 따라, 고밀도, 저전력 및 비휘발성의 특성들을 갖는 메모리 소자가 요구되고 있다. 자기 메모리 소자는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되고 있기 때문에, 이에 대한 연구가 활발하게 진행되어 왔다.
특히, 자기터널접합(magnetic tunnel junction; MTJ)에서 나타나는 터널자기저항(tunnel magnetoresistance; TMR) 효과는 자기 메모리 소자에서의 데이터 저장 메커니즘으로 주목 받고 있으며, 2000년대 들어, 수백% 내지 수천%의 TMR을 보이는 자기터널접합(magnetic tunnel junction; MTJ)이 보고되면서, 상기 자기터널접합을 구비하는 자기 메모리 소자가 최근 활발하게 연구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 영역 및 주변 영역을 포함하는 반도체 기판; 상기 셀 영역의 상기 반도체 기판 상에 배치되는 셀 하부 배선; 상기 주변 영역의 상기 반도체 기판 상에 배치되는 주변 하부 배선; 상기 셀 하부 배선 및 주변 하부 배선을 덮는 층간 절연막; 상기 층간 절연막을 관통하여 상기 셀 하부 배선에 접속되는 하부 콘택 플러그; 상기 하부 콘택 플러그에 접속되는 데이터 저장 패턴; 상기 층간 절연막 상에서 상기 데이터 저장 패턴을 덮는 몰드막; 상기 셀 영역에서 상기 몰드막을 관통하여 상기 데이터 저장 패턴들에 접속되는 비트 라인; 및 상기 주변 영역에서 상기 몰드막을 관통하여 상기 주변 하부 배선에 접속되는 주변 상부 배선을 포함하되, 상기 하부 콘택 플러그는 제 1 금속 물질을 포함하고, 상기 비트 라인 및 상기 주변 상부 배선은 상기 제 1 금속 물질보다 작은 비저항을 갖는 제 2 금속 물질을 포함할 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 영역 및 주변 영역을 포함하는 반도체 기판; 상기 셀 영역의 상기 반도체 기판 상에 적층된 셀 하부 배선들; 상기 주변 영역의 상기 반도체 기판 상에 적층된 주변 하부 배선들; 상기 셀 하부 배선들 및 주변 하부 배선들을 덮는 층간 절연막; 상기 셀 영역의 상기 층간 절연막 상에 배치되는 데이터 저장 패턴들; 상기 층간 절연막을 관통하여 상기 데이터 저장 패턴들과 상기 셀 하부 배선들을 연결하는 하부 콘택 플러그들; 상기 층간 절연막 상에서 상기 데이터 저장 패턴들을 덮는 몰드막; 상기 셀 영역에서 상기 몰드막을 관통하여 상기 데이터 저장 패턴들에 접속되는 비트 라인으로서, 상기 비트 라인은 제 1 두께를 갖는 것; 및 상기 주변 영역에서 상기 몰드막을 관통하여 상기 주변 하부 배선들에 접속되는 주변 상부 배선을 포함하되, 상기 주변 상부 배선은 상기 몰드막의 하부 부분을 관통하는 비아 부분들 및 상기 몰드막의 상부 부분을 관통하며 상기 비아 부분들을 연결하는 배선부를 포함하되, 상기 배선부는 상기 제 1 두께보다 큰 제 2 두께를 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에 따르면, 셀 어레이 영역에서 자기 터널 접합에 접속되는 하부 콘택 플러그들이 제공될 수 있으며, 주변 회로 영역에서 주변 하부 배선들 및 주변 상부 배선들은 하부 콘택 플러그들보다 비저항이 작은 금속 물질로 이루어질 수 있다.
실시예들에서, 반도체 메모리 장치의 주변 회로 영역은 하부 콘택 플러그들보다 비저항이 작은 금속 물질로 이루어진 배선들로 이루어지므로, 주변 회로 영역에서 하부 및 상부 배선들을 통한 전기적 신호들의 지연(RC delay)을 개선할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법에 따르면, 셀 어레이 영역의 비트 라인과 동시에 형성되며 비트 라인보다 두꺼운 주변 상부 배선을 형성시, 주변 회로 영역에서 주변 비아 홀들의 종횡비가 감소될 수 있다. 이에 따라, 듀얼 다마신 공정을 이용하여 주변 상부 배선을 형성시 비아 홀들 및 주변 트렌치 내에 금속 물질을 채우는 것이 유리할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 나타낸다.
도 17a, 도 17b, 및 도 17c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 정보 저장 패턴을 설명하기 위한 도면들로서, 도 16의 A부분을 확대한 도면들이다.
도 18 내지 도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 4 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 나타낸다.
도 17a, 도 17b, 및 도 17c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 정보 저장 패턴을 설명하기 위한 도면들로서, 도 16의 A부분을 확대한 도면들이다.
도 18 내지 도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이를 나타내는 도면이다.
도 1을 참조하면, 복수의 단위 메모리 셀들(MC)이 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC) 각각은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 각각의 단위 메모리 셀들(MC)은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함한다. 선택 소자(SE) 및 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다.
메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 메모리 소자(ME)와 소스 라인(SL) 사이에 배치될 수 있으며, 워드 라인(WL)에 의해 제어될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다. 일 예로, 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
선택 소자(SE)는 워드 라인들(WL)의 전압에 따라 메모리 소자(ME)로의 전류 공급을 선택적으로 제어하도록 구성될 수 있다. 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 예를 들어, 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 메모리 어레이는 트랜지스터의 소오스 전극과 연결되는 소오스 라인(SL)을 더 포함할 수 있다. 그리고, 소오스 라인(SL)은 인접하는 워드 라인들(WL) 사이에 배치되어, 두 개의 트랜지스터들이 하나의 소오스 라인(SL)을 공유할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 단위 메모리 셀을 나타내는 도면이다.
도 2를 참조하면, 단위 메모리 셀(MC)은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 일 예에서, 선택 소자(SE)는 모스 전계효과트랜지스터일 수 있으며, 메모리 소자는 자기터널 접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 자기 터널 접합(MTJ)은 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 자기 터널 접합(MTJ)과 소스 라인(SL) 사이에 연결되며 워드 라인(WL)에 의해 제어될 수 있다.
자기 터널 접합(MTJ)은 복수의 자성층들(FL, RL)과, 자성층들(FL, RL) 사이의 터널 배리어층(TBL)을 포함할 수 있다. 자성층들 중의 하나(RL)는 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field) 혹은 스핀 전달 토크(Spin Transfer Torque)에 상관없이 고정된 자화 방향을 갖는 기준층일 수 있다. 자성층들 중 다른 하나(FL)는 외부 자계에 의해 자화 방향이 자유롭게 변화하는 자유층(free layer)일 수 있다.
자기 터널 접합(MTJ)은 자성층들의 자화 방향에 따른 전기적 저항의 차이를 이용하여 단위 메모리 셀(MC)에 데이터를 저장할 수 있다. 자기 터널 접합(MTJ)의 전기적 저항은 자유층(FL)의 자화 방향을 변경함으로써 조절될 수 있다. 그리고, 자기 터널 접합(MTJ)의 전기적 저항은 기준층(RL) 및 자유층(FL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 4 내지 도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 나타낸다. 도 17a, 도 17b, 및 도 17c는 본 발명의 실시예들에 따른 반도체 메모리 장치의 정보 저장 패턴을 설명하기 위한 도면들로서, 도 16의 A부분을 확대한 도면들이다.
도 3 및 도 4를 참조하면, 반도체 기판(100)은 셀 영역(CAR) 및 주변 영역(PCR)을 포함할 수 있다. 셀 영역(CAR)은 메모리 셀들을 포함할 수 있으며, 주변 영역(PCR)은 주변 회로들을 포함할 수 있다.
반도체 기판(100)에 셀 활성 패턴들(CA)을 정의하는 소자 분리 패턴들(102)이 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 셀 활성 패턴들(CA) 각각은 서로 인접하는 소자 분리 패턴들(102) 사이에 정의될 수 있다. 일 예에서, 셀 활성 패턴들(CA)은 제 1 방향(D1)으로 장축을 갖는 라인 형상을 가질 수 있다.
셀 활성 패턴들(CA) 각각은 인접하는 소자 분리 패턴들(102) 사이에 정의될 수 있으며, 소자 분리 패턴들(102)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 셀 활성 패턴들(CA)은 제 1 도전형의 불순물이 도핑될 수 있다.
반도체 기판(100) 상에 셀 활성 패턴들(CA) 및 소자 분리 패턴들(102)을 가로지르는 셀 게이트 전극들(CG) 및 더미 게이트 전극들(DG)이 형성될 수 있다.
셀 게이트 전극들(CG) 및 더미 게이트 전극들(DG)은 셀 활성 패턴(CA)을 가로지르는 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 절연 물질로 이루어진 게이트 하드 마스크 패턴이 셀 및 더미 게이트 전극들(DG, IG)의 각각의 상에 배치될 수 있다.
셀 게이트 전극들(CG) 및 더미 게이트 전극들(DG)은, 예를 들어, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 게이트 하드 마스크 패턴은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
게이트 절연막(GI)이 셀 게이트 전극(CG)과 반도체 기판(100) 사이 및 더미 게이트 전극(DG)과 반도체 기판(100) 사이에 배치될 수 있다. 게이트 절연막(GI)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다.
주변 게이트 전극(PG)이 셀 게이트 전극들(CG)과 함께 반도체 기판(100) 상에 형성될 수 있다. 주변 게이트 전극(PG)은 주변 활성 패턴(PA)을 가로지를 수 있으며, 셀 게이트 전극들(CG)과 동일한 도전 물질로 형성될 수 있다.
주변 게이트 절연막(PGI)이 주변 게이트 전극(PG)과 반도체 기판(100) 사이에 배치될 수 있으며, 주변 게이트 절연막(PGI)은 게이트 절연막(GI)과 동일한 절연 물질로 형성될 수 있다. 절연 물질로 이루어진 게이트 하드 마스크 패턴이 주변 게이트 전극(PG) 상에 배치될 수 있다.
게이트 스페이서들(123)이 셀 게이트 전극(CG), 더미 게이트 전극(DG), 및 주변 게이트 전극(PG)의 양 측벽들 상에 각각 배치될 수 있다.
제 1 불순물 영역들(100a)이 각 셀 게이트 전극(CG)의 일 측의 셀 활성 패턴들(CA) 내에 배치될 수 있으며, 제 2 불순물 영역들(100b)이 각 셀 게이트 전극(CG)의 타측의 셀 활성 패턴들(CA) 내에 배치될 수 있다. 제 1 및 제 2 불순물 영역들(100a, 100b)은 셀 활성 패턴들(CA)의 제 1 도전형과 다른 제 2 도전형의 도펀트들로 도핑될 수 있다. 제 1 도전형의 도펀트 및 제 2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
실시예들에서, 제 1 및 제 2 불순물 영역들(100a, 100b)은 선택 트랜지스터의 소오스/드레인 영역들에 해당한다. 즉, 반도체 기판(100) 상에 형성된 셀 게이트 전극들(CG) 및 제 1 및 제 2 불순물 영역들(100a, 100b)은 반도체 메모리 장치의 선택 트랜지스터들을 구성할 수 있다.
일 예로, 제 1 불순물 영역들(100a)은 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 제 2 불순물 영역들(100b)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 이로써, 한 쌍의 셀 트랜지스터들이 제 1 불순물 영역(100a)을 공유할 수 있다.
주변 불순물 영역들(100c)이 주변 게이트 전극(PG) 양측의 주변 활성 패턴(PA) 내에 배치될 수 있다. 주변 불순물 영역들(100c)은 주변 활성 패턴(PA)의 도펀트들의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다. 주변 트랜지스터는 피모스(PMOS) 트랜지스터 또는 엔모스(NMOS) 트랜지스터일 수 있다.
계속해서, 제 1 층간 절연막(101)이 반도체 기판(100) 전면 상에 배치될 수 있다. 소오스 라인들(SL)이 제 1 층간 절연막(101) 내에 형성될 수 있으며, 제 2 방향(D2)으로 나란히 연장될 수 있다. 소오스 라인들(SL)은 셀 영역(CAR)의 제 1 층간 절연막(101)을 패터닝하여 제 1 불순물 영역들(100a)을 노출시키는 소오스 트렌치들을 형성한 후, 소오스 트렌치들 내에 도전 물질을 매립하여 형성될 수 있다.
각 소오스 라인은 평면적 관점에서, 서로 인접하는 셀 게이트 전극들(CG) 사이에 배치될 수 있다. 각 소오스 라인(SL)은 제 2 방향(D2)을 따라 배열된 제 1 불순물 영역들(100a)과 전기적으로 접속될 수 있다. 소오스 라인(SL)의 상면은 제 1 층간 절연막(101)의 상면과 실질적으로 공면을 이룰 수 있다.
제 2 층간 절연막(103)이 제 1 층간 절연막(101)의 전면 상에 배치될 수 있다. 제 2 층간 절연막(103)은 소오스 라인들(SL)의 상부면들을 덮을 수 있다. 제 2 층간 절연막(103)은 제 1 층간 절연막(101)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 소오스 라인들(SL)이 금속을 포함하는 경우, 제 2 층간 절연막(103)은 소오스 라인들(SL) 내 금속 원자들이 제 2 층간 절연막(103)으로 확산되는 것을 방지하는 절연 물질로 형성될 수 있다. 예를 들어, 제 1 층간 절연막(101)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 제 2 층간 절연막(103)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
매립 콘택 플러그들(BCP)이 셀 영역(CAR)에서 제 2 층간 절연막(103) 및 제 1 층간 절연막(101)을 연속적으로 관통할 수 있으며, 주변 콘택 플러그들(PCP)이 주변 영역(PCR)에서 제 2 층간 절연막(103) 및 제 1 층간 절연막(101)을 연속적으로 관통할 수 있다.
각 매립 콘택 플러그(BCP)는 제 2 불순물 영역(100b)에 전기적으로 접속될 수 있으며, 주변 콘택 플러그들(PCP)은 주변 불순물 영역들(100c)(100c)에 접속될 수 있다.
실시예들에 따르면, 소오스 라인, 매립 콘택 플러그들(BCP), 및 주변 콘택 플러그들(PCP)은 제 1 금속 물질을 포함할 수 있다. 일 예로, 제 1 금속 물질은, 예를 들어, 불순물이 도핑된 반도체 물질, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
계속해서, 캡핑 층간 절연막(105)이 제 2 층간 절연막(103) 상에서 매립 콘택 플러그들(BCP) 및 주변 콘택 플러그들(PCP)의 상면들을 덮을 수 있다.
캡핑 층간 절연막(105)은 제 2 층간 절연막(103)에 대하여 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 캡핑 층간 절연막(105)()은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
도 3 및 도 5를 참조하면, 셀 영역(CAR)의 캡핑 층간 절연막(105) 상에 셀 하부 배선들(120a, 120b, 120c)이 수직적으로 적층될 수 있으며, 주변 영역(PCR)의 캡핑 층간 절연막(105) 상에 주변 하부 배선들(125a, 125b, 125c)이 수직적으로 적층될 수 있다.
보다 상세하게, 셀 영역(CAR) 및 주변 영역(PCR)의 캡핑 층간 절연막(105) 상에 복수 개의 하부 유전막들(110)이 적층될 수 있으며, 셀 하부 배선들(120a, 120b, 120c)이 셀 영역(CAR)의 하부 유전막들(110)을 내에 형성될 수 있으며, 주변 하부 배선들(125a, 125b, 125c)이 주변 영역(PCR)의 하부 유전막들(110) 내에 형성될 수 있다. 하부 유전막들(110)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있다. 예를 들어, 하부 유전막들(110)은 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성될 수 있다.
확산 방지막들(111)이 하부 유전막들(110) 사이에 개재될 수 있으며, 최상층의 확산 방지막은 최상층의 셀 하부 배선(120c) 및 주변 하부 배선(125c)의 상면들 및 최상층의 하부 유전막의 상면을 덮을 수 있다. 확산 방지막들(111)은, 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
셀 하부 배선들(120a, 120b, 120c)은 매립 콘택 플러그들(BCP) 또는 소오스 라인들(SL)과 전기적으로 연결될 수 있다. 즉, 셀 하부 배선들(120a, 120b, 120c)은 선택 트랜지스터들과 전기적으로 연결될 수 있다. 일 예로, 제 1 내지 제 3 셀 하부 배선들(120a, 120b, 120c)이 적층될 수 있으며, 최하층의 제 1 셀 하부 배선(120a)은 매립 콘택 플러그(BCP)와 직접 접촉할 수 있다. 제 2 및 제 3 셀 하부 배선들(120b, 120c)은 비아 부분 및 배선 부분을 포함할 수 있다.
주변 하부 배선들(125a, 125b, 125c)은 주변 콘택 플러그들(PCP)을 통해 주변 트랜지스터와 전기적으로 연결될 수 있다. 주변 하부 배선들(125a, 125b, 125c)은 셀 영역(CAR)의 셀 하부 배선들(120a, 120b, 120c)과 동시에 형성될 수 있다. 일 예로, 제 1 내지 제 3 주변 하부 배선들(125a, 125b, 125c)이 수직적으로 적층될 수 있으며, 최하층의 제 1 주변 하부 배선(125a)은 주변 콘택 플러그(PCP)와 직접 접촉할 수 있다. 제 2 및 제 3 주변 하부 배선들(125b, 125c)은 비아 부분 및 배선 부분을 포함할 수 있다. 제 3 주변 하부 배선들(125c)의 상면들은 제 3 셀 하부 배선들(120c)의 상면들과 실질적으로 공면을 이룰 수 있다.
실시예들에 따르면, 셀 하부 배선들(120a, 120b, 120c) 및 주변 하부 배선들(125a, 125b, 125c)은 매립 콘택 플러그들(BCP) 및 주변 콘택 플러그들(PCP)의 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있다. 제 2 금속 물질은 제 1 금속 물질보다 비저항이 작을 수 있다. 예를 들어, 제 2 금속 물질은 구리 또는 구리 합금을 포함할 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼합된 것을 말한다.
도 3 및 도 6을 참조하면, 최상층의 확산 방지막(111) 상에 상부 유전막(130)이 형성될 수 있다. 상부 유전막(130)은 HDP 산화막, TEOS막, PE-TEOS막, USG막, BSG막, PSG막, BPSG막, SOG막, TOSZ막 또는 일들의 조합으로 이루어질 수 있다. 다른 예로, 상부 유전막(130)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있다.
하부 콘택 플러그들(135)이 셀 영역(CAR)의 상부 유전막(130)을 관통할 수 있다. 각 하부 콘택 플러그(135)(는 셀 하부 배선들(120a, 120b, 120c) 및 매립 콘택 플러그들(BCP)을 통해 제 2 불순물 영역(100b)에 전기적으로 접속될 수 있다.
하부 콘택 플러그들(135)은 셀 하부 배선들(120a, 120b, 120c)의 제 2 금속 물질과 다른 제 3 금속 물질을 포함할 수 있다. 제 3 금속 물질은 제 2 금속 물질보다 비저항이 클 수 있다. 제 3 금속 물질은 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 일 예에서, 하부 콘택 플러그들(135)은 매립 콘택 플러그들(BCP)과 동일한 금속 물질을 포함할 수 있다.
도 3 및 도 7을 참조하면, 데이터 저장 패턴들(DSP)이 셀 영역(CAR)의 상부 유전막(130) 상에 형성될 수 있다. 데이터 저장 패턴들(DSP)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2) 따라 서로 이격되어 배열될 수 있으며, 하부 콘택 플러그들(135)에 각각 접속될 수 있다. 데이터 저장 패턴들(DSP)은 하부 콘택 플러그들(135), 셀 하부 배선들(120a, 120b, 120c) 및 매립 콘택 플러그들(BCP)을 통해 제 2 불순물 영역들(100b)에 각각 접속될 수 있다. 즉, 데이터 저장 패턴들(DSP)은 선택 트랜지스터들에 각각 전기적으로 연결될 수 있다.
실시예들에 따르면, 데이터 저장 패턴들(DSP)을 형성하는 것은, 상부 유전막(130) 상에 하부 전극(BE)층, 하부 자성층, 터널 배리어층, 상부 자성층, 및 상부 전극(TE)층을 차례로 적층하는 것, 식각 마스크 패턴(미도시)을 이용하여, 상부 유전막(130)의 일부분들이 노출되도록 하부 전극(BE)층, 하부 자성층, 터널 배리어층, 상부 자성층, 및 상부 전극(TE)층을 차례로 식각하는 것을 포함할 수 있다.
데이터 저장 패턴들(DSP)을 형성하는 식각 공정 동안, 과식각에 의해 상부 유전막(130)이 리세스될 수 있다. 이 때, 로딩 효과(loading effect)에 의하여, 주변 영역(PCR) 내 상부 유전막(130)이 데이터 저장 패턴들(DSP) 주변의 상부 유전막(130)보다 더 리세스될 수 있다. 이에 따라, 데이터 저장 패턴들(DSP)을 형성한 후, 셀 영역(CAR)과 주변 영역(PCR)에서 상부 유전막(130)의 두께가 달라질 수 있다. 즉, 상부 유전막(130)의 두께는 주변 영역(PCR)보다 셀 영역(CAR)에서 클 수 있으며, 셀 영역(CAR)에서 상부 유전막(130)의 상면은 주변 영역(PCR)에서 상부 유전막(130)의 상면보다 높을 수 있다.
나아가, 데이터 저장 패턴들(DSP)을 형성시, 상부 유전막(130)이 리세스되어 데이터 저장 패턴들(DSP) 사이에서 상부 유전막(130)의 상면은 하부 콘택 플러그들(135)의 상면들보다 아래에 위치할 수 있다. 또한, 상부 유전막(130)이 리세스되어 하부 콘택 플러그들(135)의 측벽들 일부분들이 노출될 수도 있다.
실시예들에 따르면, 데이터 저장 패턴들(DSP) 각각은 도 17a 내지 도 17c에 도시된 바와 같이, 하부 전극(BE), 상부 전극(TE), 및 하부 및 상부 전극들(BE, TE) 사이의 자기 터널 접합 패턴(MTJ)을 포함할 수 있다. 여기서, 하부 전극(BE)은 하부 콘택 플러그(135)의 상면과 직접 접촉할 수 있다. 상부 전극(TE)은 하부 전극(BE)보다 두껍게 형성될 수 있다.
하부 전극(BE)은 도전성 금속 질화물을 포함할 수 있다. 예를 들어, 하부 전극(BE)은 질화티타늄(TiN), 질화탄탈륨(TaN), 질화 텅스텐(WN), 또는 질화티타늄알루미늄(TiAlN)에서 선택된 적어도 하나를 포함할 수 있다. 상부 전극(TE)은 배리어 금속 패턴(51) 및 금속 패턴(53)을 포함할 수 있다. 여기서, 배리어 금속 패턴(51)은 예를 들어, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 금속 패턴(53)은 텅스텐, 티타늄, 탄탈륨, 루테늄, 및/또는 백금을 포함할 수 있다.
데이터 저장 패턴들(DSP)에 대해 도 17a 내지 도 17c를 참조하여 보다 상세히 설명하기로 한다.
도 17a 및 도 17b를 참조하면, 자기 터널 접합 패턴(MTJ)은 하부 및 상부 자성 패턴들(RPL, FPL) 및 이들 사이의 터널 배리어 패턴(TBL)을 포함할 수 있다.
하부 자성 패턴(RPL)은 일 방향으로 고정된 자화방향을 갖는 고정층일 수 있으며, 상부 자성 패턴(FPL)은 고정층의 자화방향에 평행 또는 반 평행하도록 변경 가능한 자화방향을 갖는 자유층일 수 있다. 이와 달리, 하부 자성 패턴(RPL)이 자유층이고, 상부 자성 패턴(FPL)이 고정층일 수도 있다.
자기터널접합 패턴(MTJ)의 전기적 저항은 자유층의 자화 방향을 변경함으로써 조절될 수 있다. 자유층의 자화방향은 쓰기 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다. 이에 따라, 자기터널접합 패턴을 포함하는 데이터 저장 패턴(DSP)은 자화 방향에 따른 전기적 저항의 차이를 이용하여 데이터 저장 패턴(DSP)에 데이터를 저장할 수 있다.
하부 및 상부 자성 패턴들(RPL, FPL)은 강자성 물질을 포함할 수 있다. 일 예에서 고정층으로 사용되는 하부 또는 상부 자성 패턴들(RPL, FPL)은 고정층 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 터널 배리어층(TBL)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
도 17a에 도시된 실시예에 따르면, 하부 및 상부 자성 패턴들(RPL, FPL)의 자화 방향들은 터널 배리어 패턴(TBL)의 상면과 평행할 수 있다.
도 17b에 도시된 실시예에 따르면, 하부 및 상부 자성 패턴들(RPL, FPL)의 자화 방향들은 터널 배리어층(TBL)의 상면에 대해 실질적으로 수직할 수 있다. 이러한 경우, 하부 및 상부 자성 패턴들(RPL, FPL)은 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들어, 하부 및 상부 자성 패턴들(RPL, FPL)은 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 고정층으로 사용되는 하부 또는 상부 자성 패턴들(RPL, FPL)은 자유층에 비해 두꺼울 수 있으며, 및/또는 고정층의 보자력이 자유층의 보자력보다 클 수 있다.
도 17c에 도시된 실시예에 따르면, 데이터 저장 패턴(DSP)은 차례로 적층된 제 1 고정 자성층(RPL1), 제 1 터널 배리어층(TBL1), 자유 자성층(FPL), 제 2 터널 배리어층(TBL2) 및 제 2 고정 자성층(RPL2)을 포함한다. 여기서, 제 1 터널 배리어층(TBL1)과 제 2 터널 배리어층(TBL2)의 두께는 서로 다를 수 있다. 이러한 데이터 저장 패턴(DSP)에서, 제 1 고정 자성층(RPL1), 제 1 터널 배리어층(TBL1), 및 자유 자성층(FPL)은 제 1 자기 터널 접합을 구성할 수 있다. 그리고, 자유 자성층(FPL), 제 2 터널 배리어층(TBL2) 및 제 2 고정 자성층(RPL2)은 제 2 자기 터널 접합을 구성할 수 있다.
제 1 및 제 2 고정 자성층들(RPL1, RPL2)는 일 방향으로 고정된 자화방향을 갖되, 제 1 고정 자성층(RPL1)의 자화방향은 제 2 고정 자성층(RPL2)의 자화방향과 반대일 수 있다. 자유 자성층(FPL)은 제 1 및 제 2 고정 자성층들(RPL1, RPL2)의 고정된 자화방향에 평행 또는 반-평행하게 변경 가능한 자화방향을 가질 수 있다. 제 1 및 제 2 고정 자성층들(RPL1, RPL2)과 자유 자성층(FPL)의 자화방향들은 제 1 및 제 2 터널 배리어층들(TB1, TB2)의 상면들에 실질적으로 평행하거나 수직할 수 있다.
계속해서, 도 3 및 도 8을 참조하면, 보호 절연막(140)이 상부 유전막(130) 상에서 데이터 저장 패턴들(DSP)을 컨포말하게 덮도록 형성될 수 있다. 보호 절연막(140)은 데이터 저장 패턴들(DSP)의 측벽들 및 하부 콘택 플러그들(135)의 측벽 일부분들과 직접 접촉할 수 있다. 보호 절연막(140)은 상부 유전막(130)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 보호 절연막(140)은 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
보호 절연막(140)을 형성한 후, 반도체 기판(100)의 전면에 몰드막(ML)이 형성될 수 있다. 실시예들에 따르면, 몰드막(ML)은 보호 절연막(140) 상에 차례로 적층된 제 1 몰드막(151), 식각 정지막(153), 및 제 2 몰드막(155)을 포함할 수 있다. 제 1 및 제 2 몰드막들(151, 155)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 낮은 유전상수를 갖는 저유전 물질로 형성될 수 있다. 식각 정지막(153)은 제 1 및 제 2 몰드막(155)에 대해 식각 선택성을 갖는 절연 물질, 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
제 1 몰드막(151)은 셀 영역(CAR)에서 데이터 저장 패턴들(DSP) 사이의 공간을 채울 수 있다. 제 1 몰드막(151)의 상면은 셀 영역(CAR)에서 데이터 저장 패턴들(DSP)의 상부 전극들(TE)의 상면들과 하면들 사이에 위치할 수 있다. 셀 영역(CAR)에서 제 1 몰드막(151)의 두께(T1)는 주변 영역(PCR)에서 제 1 몰드막(151)의 두께(T2)보다 두꺼울 수 있다. 즉, 셀 영역(CAR)에서 제 1 몰드막(151)의 상면은 주변 영역(PCR)에서 제 1 몰드막(151)의 상면보다 높을 수 있다.
식각 정지막(153)이 제 1 몰드막(151) 상에 형성될 수 있다. 일 예로, 식각 정지막(153)의 상면은 보호 절연막(140)의 최상면과 실질적으로 공면을 이룰 수 있으며, 이와 달리, 식각 정지막(153)이 보호 절연막(140)의 최상면을 덮을 수도 있다.
식각 정지막(153)은 셀 영역(CAR)과 주변 영역(PCR)에서 실질적으로 균일한 두께를 가질 수 있다. 셀 영역(CAR)에서 식각 정지막(153)의 상면은 주변 영역(PCR)에서 식각 정지막(153)의 상면보다 높을 수 있다.
제 2 몰드막(155)이 식각 정지막(153) 상에 형성될 수 있다. 제 2 몰드막(155)은 셀 영역(CAR)과 주변 영역(PCR)에서 단차가 발생할 수 있으며, 이에 따라, 셀 영역(CAR)에서 제 2 몰드막(155)의 상면이 주변 영역(PCR)에서 제 2 몰드막(155)의 상면보다 높을 수 있다.
일 예에 따르면, 제 2 몰드막(155)의 두께는 제 1 몰드막(151)의 두께와 실질적으로 동일할 수 있다. 이와 달리, 제 2 몰드막(155)이 제 1 몰드막(151)보다 두꺼울 수도 있다.
도 3 및 도 9를 참조하면, 제 2 몰드막(155) 상에 오프닝들을 갖는 제 1 하드 마스크 패턴(161)이 형성될 수 있다. 제 1 하드 마스크 패턴(161)의 오프닝들은 주변 영역(PCR)에서 제 2 몰드막(155)의 일부분들을 노출시킬 수 있다.
제 1 하드 마스크 패턴(161)을 형성하는 것은, 제 2 몰드막(155)의 전면에 제 1 하드 마스크막을 형성하는 것, 제 1 하드 마스크막 상에 주변 영역(PCR)의 일부분들을 노출시키는 제 1 마스크 패턴(MP1)을 형성하는 것, 제 1 마스크 패턴(MP1)을 식각 마스크로 이용하여 제 2 몰드막(155)이 노출되도록 제 1 하드 마스크막을 이방성 식각하는 것을 포함할 수 있다.
제 1 하드 마스크 패턴(161)은, 예를 들어, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 예로, 제 1 하드 마스크 패턴(161)은 비정질 실리콘막 또는 다결정 실리콘막으로 형성될 수도 있다.
제 1 하드 마스크 패턴(161)을 형성하는 동안 제 1 마스크 패턴(MP1)의 두께가 감소될 수 있으며, 제 1 하드 마스크 패턴(161)을 형성한 후, 제 1 마스크 패턴(MP1)은 제거될 수 있다.
도 3 및 도 10을 참조하면, 제 1 하드 마스크 패턴(161)을 식각 마스크로 이용하여 주변 영역(PCR)의 몰드막(ML), 보호 절연막(140), 및 상부 유전막(130)을 패터닝함으로써 주변 비아 홀들(150H)이 형성될 수 있다. 주변 비아 홀들(150H)은 주변 영역(PCR)의 제 1 몰드막(151), 식각 정지막(153), 제 2 몰드막(155), 보호 절연막(140) 및 상부 유전막(130)을 관통하여, 주변 영역(PCR)에 확산 방지막의 일부분들을 노출시킬 수 있다.
주변 비아 홀들(150H)을 형성시, 제 1 하드 마스크 패턴(161)의 두께가 감소될 수 있다. 주변 비아 홀들(150H)을 형성 시, 셀 영역(CAR)의 제 2 몰드막(155) 전면은 제 1 하드 마스크 패턴(161)에 의해 덮여 있으므로, 셀 영역(CAR)에서 제 2 몰드막(155)의 두께는 유지될 수 있다.
주변 비아 홀들(150H)을 형성한 후, 제 2 몰드막(155) 상의 제 1 하드 마스크 패턴(161)은 제거될 수 있다.
도 3 및 도 11을 참조하면, 제 2 몰드막(155)의 전면에 주변 비아 홀들(150H)을 채우는 제 2 하드 마스크막(170)이 형성될 수 있다. 제 2 하드 마스크막(170)은 몰드막(ML), 보호 절연막(140), 및 상부 유전막(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 잇다.
제 2 하드 마스크막(170)은, 예를 들어, 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 예로, 제 2 하드 마스크막(170)은 비정질 실리콘막 또는 다결정 실리콘막으로 형성될 수도 있다.
제 2 하드 마스크막(170) 상에 셀 영역(CAR)의 일부분들 및 주변 영역(PCR)의 일부분들을 노출시키는 제 2 마스크 패턴(MP2)이 형성될 수 있다.
제 2 마스크 패턴(MP2)은 셀 영역(CAR)에서 셀 게이트 전극들(CG)을 가로질러 제 1 방향(D1)으로 연장되는 라인 형태의 제 1 예비 오프닝들을 가질 수 있으며, 주변 영역(PCR)에서 제 1 방향(D1)으로 연장되며 주변 비아 홀들(150H)과 중첩되는 바 형태 또는 라인 형태의 제 2 예비 오프닝들을 가질 수 있다.
도 3 및 도 12를 참조하면, 제 2 마스크 패턴(MP2)을 식각 마스크로 이용하여, 제 2 하드 마스크막(170)의 일부분들을 식각함으로써 제 2 몰드막(155)의 일부분들을 노출시키는 제 2 하드 마스크 패턴(171)이 형성될 수 있다.
상세하게, 제 2 하드 마스크 패턴(171)은 셀 영역(CAR)에서 제 2 방향으로 연장되는 라인 형태의 제 1 오프닝들(173a)을 가질 수 있으며, 주변 영역(PCR)에서 서로 인접하는 주변 비아 홀들(150H)을 노출시키는 제 2 오프닝을 가질 수 있다. 제 2 하드 마스크 패턴(171)의 제 2 오프닝(173b)은 주변 비아 홀들(150H) 사이의 제 2 몰드막(155)의 일부를 노출시킬 수 있다.
제 2 하드 마스크 패턴(171)을 형성시 주변 비아 홀들(150H) 내에 채워진 제 2 하드 마스크막(170)의 일부분들이 리세스될 수 있다. 또한, 제 2 하드 마스크 패턴(171)을 형성시 과식각에 의해 제 1 및 제 2 오프닝들(173a, 173b)에 의해 노출된 제 2 몰드막(155)의 일부분들이 리세스될 수 있다. 이에 더하여, 주변 영역(PCR)에서 주변 비아 홀들(150H) 내에 채워진 제 2 하드 마스크 패턴(171)의 일부분들이 리세스되어, 주변 비아 홀들(150H)의 내벽 일부가 노출될 수 있다. 이 때, 제 2 하드 마스크막(170)이 제거된 주변 비아 홀들(150H의 상부 부분들의 폭이 하부 부분들에 비해 증가될 수 있다.
제 2 하드 마스크 패턴(171)을 형성한 후, 제 2 마스크 패턴(MP2)은 제거될 수 있다.
계속해서, 도 3 및 도 13을 참조하면, 제 2 하드 마스크 패턴(171)을 식각 마스크로 이용하여 제 2 몰드막(155)이 패터닝될 수 있다. 이에 따라, 셀 영역(CAR)의 제 2 몰드막(155)에 셀 트렌치들(CT)이 형성될 수 있으며, 주변 영역(PCR)의 제 2 몰드막(155)에 주변 트렌치(PT)가 형성될 수 있다.
셀 트렌치들(CT)은 데이터 저장 패턴들(DSP) 상의 보호 절연막(140)의 상면을 노출시킬 수 있다. 주변 트렌치(PT)는 주변 비아 홀들(150H) 사이의 제 2 몰드막(155)이 식각되어 형성될 수 있다. 실시예들에 따르면, 주변 트렌치(PT)를 형성하는 이방성 식각 공정에 의해 주변 비아 홀들(150H) 사이에 잔류하는 제 2 몰드막(155)의 폭 및 두께가 감소될 수 있다. 일 예에서, 주변 트렌치(PT)를 형성시, 주변 비아 홀들(150H) 사이에서 식각 정지막(153)의 일부분이 노출될 수 있다. 다른 예로, 주변 트렌치(PT)를 형성시 주변 비아 홀들(150H) 사이에 리세스된 제 2 몰드막(155)의 일부가 잔류할 수도 있다.
이에 더하여, 주변 트렌치(PT)를 형성시 주변 비아 홀들(150H) 내에 잔류하는 제 2 하드 마스크 패턴(171)의 두께가 감소될 수 있다. 또한, 제 2 하드 마스크 패턴(171)에 의해 노출된 주변 비아 홀들(150H)의 측벽들이 식각되어 주변 비아 홀들(150H)은 경사진 측벽들을 가질 수 있다.
다시 말해, 주변 비아 홀들(150H) 각각은 제 2 하드 마스크 패턴(171)이 채워진 하부 부분(150a)과, 제 2 하드 마스크 패턴(171)에 의해 노출된 상부 부분(150b)을 가질 수 있으며, 상부 부분(150b)은 하부에서 상부로 갈수록 폭이 증가할 수 있다.
도 3 및 도 14를 참조하면, 셀 트렌치들(CT) 및 주변 트렌치(PT)를 형성한 후, 제 2 몰드막(155) 상에 그리고 주변 비아 홀들(150H) 내에 잔류하는 제 2 하드 마스크 패턴(171)이 제거될 수 있다. 제 2 하드 마스크 패턴(171)을 제거함에 따라, 주변 트렌치(PT) 및 주변 비아 홀들(150H)에 의해 확산 방지막(111)의 일부분이 노출될 수 있다.
도 3 및 도 15를 참조하면,
셀 트렌치들(CT)에 노출된 보호 절연막(140)을 이방성 식각하여 상부 전극(TE)을 노출시키고, 주변 비아 홀들(150H)에 노출된 확산 방지막(111)을 이방성 식각하여 주변 하부 배선(125c)을 노출시킬 수 있다.
보호 절연막(140)을 이방성 식각할 때, 과식각에 의해 상부 전극(TE)의 상면이 리세스될 수 있다. 이와 동시에 주변 비아 홀들(150H) 사이에서 주변 트렌치(PT)에 노출된 식각 정지막(153)의 일부 및 제 1 몰드막(151)의 일부가 식각될 수 있다. 이에 따라, 주변 비아 홀들(150H) 사이에서 제 1 몰드막(151)의 두께(도 16의 T3)가 감소되므로, 주변 비아 홀들(150H)의 종횡비가 감소될 수 있다.
실시예들에서, 주변 하부 배선(125c)을 노출시키는 주변 비아 홀들(150H) 각각은 제 1 폭(W1)을 갖는 하부 부분(150a)과 제 1 폭(W1)보다 큰 제 2 폭(W2)을 갖는 상부 부분(150b)을 포함할 수 있다. 이에 더하여, 서로 인접하는 주변 비아 홀들(150H)의 상부 부분들(150b) 간의 거리는 하부에서 상부로 갈수록 증가할 수 있다.
도 3 및 도 16을 참조하면, 셀 트렌치들(CT), 주변 비아 홀들(150H), 및 주변 트렌치(PT)를 매립하는 도전막을 증착하고, 제 2 몰드막(155)이 노출되도록 도전막들을 평탄화하여 비트 라인들(BL) 및 주변 상부 배선(180)이 형성될 수 있다.
비트 라인들(BL) 및 주변 상부 배선(180)을 형성하는 것은, 셀 트렌치들(CT), 주변 비아 홀들(150H), 및 주변 트렌치(PT)의 내벽을 컨포말하게 덮는 배리어 금속막을 형성하는 것, 배리어 금속막이 형성된 셀 트렌치들(CT), 주변 비아 홀들(150H), 및 주변 트렌치(PT)를 완전히 채우는 금속막을 형성하는 것, 및 배리어 금속막 및 금속막을 평탄화하여 제 2 몰드막(155)의 상면을 노출시키는 것을 포함할 수 있다. 이에 따라, 비트 라인들(BL)은 도 17a, 도 17b, 및 도 17c에 도시된 바와 같이, 배리어 금속 패턴(160a) 및 금속 패턴(160b)을 포함할 수 있다.
실시예들에 따르면, 주변 트렌치(PT)와 인접한 주변 비아 홀들(150H)의 상부 부분(150b)의 폭이 하부에서 상부로 갈수록 증가하므로, 주변 비아 홀들(150H) 및 주변 트렌치(PT) 내에 보이드 없이 금속막을 채우는 것이 유리할 수 있다.
비트 라인들(BL)과 주변 상부 배선(180)은 동시에 형성되되, 비트 라인들(BL)은 제 1 두께(Ta)를 가질 수 있으며, 주변 상부 배선(180)의 배선부(183)는 제 1 두께(Ta)보다 큰 제 2 두께(Tb)를 가질 수 있다.
비트 라인들(BL)은 셀 게이트 전극들(CG)을 가로질러 제 1 방향(D1)으로 연장될 수 있으며, 주변 상부 배선(180)은 제 1 몰드막(151)을 관통하여 주변 하부 배선들(125a, 125b, 125c)에 접속하는 비아 부분들(181) 및 비아 부분들(181)을 연결하는 배선부(183)를 포함할 수 있다. 여기서, 비아 부분들(181) 각각은 제 1 폭을 갖는 하부 부분과 제 1 폭보다 큰 제 2 폭을 갖는 상부 부분을 포함할 수 있다. 상부 부분은 하부에서 상부로 갈수록 폭이 증가할 수 있다. 그리고, 비아 부분들(181) 사이에 개재된 제 1 몰드막(151) 패턴의 상면은 비트 라인들(BL)의 바닥면들보다 아래에 위치할 수 있다.
실시예들에서, 비트 라인들(BL) 및 주변 상부 배선(180)은 제 4 금속 물질을 포함할 수 있으며, 제 4 금속 물질은 하부 콘택 플러그들(135)의 제 3 금속 물질과 다를 수 있다. 여기서, 제 4 금속 물질은 제 3 금속 물질보다 비저항이 작을 수 있다. 제 4 금속 물질은, 예를 들어, 텅스텐, 티타늄, 및 탄탈륨과 같은 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 일 예에서, 비트 라인들(BL) 및 주변 상부 배선(180)은 셀 하부 배선들(120a, 120b, 120c) 및 주변 하부 배선들(125a, 125b, 125c)과 동일한 금속 물질을 포함할 수 있다.
도 18 내지 도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선, II-II'선, 및 III-III'선을 따라 자른 단면들을 나타낸다. 설명의 간략함을 위해 도 4 내지 도 16을 참조하여 설명한 바와 중복되는 내용들은 생략하기로 한다.
도 3 및 도 18을 참조하면, 셀 영역(CAR)에 데이터 저장 패턴들(DSP)을 형성한 후, 반도체 기판(100) 전면에 보호 절연막(140)이 컨포말하게 형성될 수 있다.
이어서, 보호 절연막(140) 상에 차례로 적층된 제 1 몰드막(151), 식각 정지막(153), 및 제 2 몰드막(155)을 포함하는 몰드막(ML)이 형성될 수 있다. 일 예에서, 제 1 몰드막(151)의 두께(T4)가 제 2 몰드막(155)의 두께(T5)보다 작을 수 있다. 제 1 몰드막(151)의 상면은 셀 영역(CAR)에서보다 주변 영역(PCR)에서 낮을 수 있다. 또한, 주변 영역(PCR)에서 제 1 몰드막(151)의 상면은 데이터 저장 패턴들(DSP)의 상면들 아래에 위치할 수 있다.
몰드막(ML)을 형성 후, 몰드막(ML) 상에 형성된 제 1 하드 마스크 패턴(161)을 식각 마스크로 이용하여 몰드막(ML), 보호 절연막(140), 및 상부 유전막(130)을 식각함으로써 주변 비아 홀들(150H)이 형성될 수 있다.
도 3 및 도 19를 참조하면, 도 11 및 도 12를 참조하여 설명한 것처럼, 제 2 몰드막(155) 상에 제 2 몰드막(155)의 일부분들을 노출시키는 제 2 하드 마스크 패턴(171)이 형성될 수 있다. 제 2 하드 마스크 패턴(171)은 셀 영역(CAR)의 제 1 오프닝들(173a)과 주변 영역(PCR)의 제 2 오프닝(173b)을 가질 수 있다.
제 2 하드 마스크 패턴(171)을 형성시 주변 비아 홀들(150H) 내에 채워진 제 2 하드 마스크막(170)의 일부분들이 리세스되어, 주변 비아 홀들(150H)의 하부 부분에 제 2 하드 마스크 패턴(171)의 일부가 잔류할 수 있다. 제 2 하드 마스크막(170)이 리세스되어 노출된 주변 비아 홀들(150H)의 상부 부분들(150a)은 하부 부분들(150b)에 비해 폭이 증가될 수 있다.
도 3 및 도 20을 참조하면, 도 13을 참조하여 설명한 바와 같이, 셀 영역(CAR)의 제 2 몰드막(155)에 셀 트렌치들(CT)이 형성될 수 있으며, 주변 영역(PCR)의 제 2 몰드막(155)에 주변 트렌치(PT)가 형성될 수 있다.
셀 트렌치들(CT) 및 주변 트렌치(PT)는 제 2 하드 마스크 패턴(171)을 식각 마스크로 이용하여 데이터 저장 패턴들(DSP)의 상부 전극들(TE)이 노출되도록 제 2 몰드막(155)을 이방성 식각하여 형성될 수 있다.
주변 트렌치(PT)를 형성하는 동안 주변 비아 홀들(150H) 사이에서 제 1 몰드막의 상면이 리세스될 수 있으며, 주변 비아 홀들(150H)의 상부 부분들의 폭이 증가될 수 있다.
주변 트렌치(PT)를 형성하는 동안 제 1 몰드막의 상면 일부가 리세스되므로, 주변 비아 홀들(150H)의 종횡비를 줄일 수 있다. 일 예에서, 주변 트렌치(PT) 둘레의 제 1 몰드막의 두께보다 주변 비아 홀들(150H) 사이에 제 1 몰드막의 두께가 작을 수 있다. 이에 더하여, 주변 비아 홀들(150H) 사이에서 제 1 몰드막의 상면은 하부 콘택 플러그의 상면과 바닥면 사이에 위치할 수도 있다.
도 3 및 도 21을 참조하면, 도 16을 참조하여 설명한 것처럼, 셀 트렌치들(CT) 내에 상부 전극들(TE)과 접속되는 비트 라인들(BL)이 형성될 수 있으며, 주변 비아 홀들(150H) 및 주변 트렌치(PT) 내에 주변 상부 배선(180)이 형성될 수 있다.
비트 라인들(BL)과 주변 상부 배선(180)은 동시에 형성되되, 비트 라인들(BL)은 제 1 두께(Ta)를 가질 수 있으며, 주변 상부 배선(180)의 배선부(183)는 제 1 두께(Ta)보다 큰 제 2 두께(Tb)를 가질 수 있다. 일 예에서, 주변 상부 배선(180)의 배선부(183)의 바닥면은 비트 라인(BL)의 바닥면 아래에 위치하며, 하부 콘택 플러그(135)의 상면과 바닥면 사이에 위치할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 셀 영역 및 주변 영역을 포함하는 반도체 기판;
상기 셀 영역의 상기 반도체 기판 상에 배치되는 셀 하부 배선;
상기 주변 영역의 상기 반도체 기판 상에 배치되는 주변 하부 배선;
상기 셀 하부 배선 및 주변 하부 배선을 덮는 층간 절연막;
상기 층간 절연막을 관통하여 상기 셀 하부 배선에 접속되는 하부 콘택 플러그;
상기 하부 콘택 플러그에 접속되는 데이터 저장 패턴;
상기 층간 절연막 상에서 상기 데이터 저장 패턴을 덮는 몰드막;
상기 셀 영역에서 상기 몰드막을 관통하여 상기 데이터 저장 패턴들에 접속되는 비트 라인; 및
상기 주변 영역에서 상기 몰드막을 관통하여 상기 주변 하부 배선에 접속되는 주변 상부 배선을 포함하되,
상기 하부 콘택 플러그는 제 1 금속 물질을 포함하고, 상기 비트 라인 및 상기 주변 상부 배선은 상기 제 1 금속 물질보다 작은 비저항을 갖는 제 2 금속 물질을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 셀 하부 배선 및 상기 주변 하부 배선은 상기 제 2 금속 물질을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 주변 상부 배선은 비아 부분들 및 비아 부분들을 연결하는 배선부를 포함하되,
상기 비아 부분들 각각은 상기 주변 하부 배선과 접촉하며 제 1 상부 폭을 갖는 하부 부분 및 상기 하부 부분과 상기 배선부를 연결하며 상기 제 1 상부 폭보다 큰 제 2 상부 폭을 갖는 상부 부분을 포함하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 비트 라인은 제 1 두께를 가지며, 상기 상기 주변 상부 배선의 상기 배선부는 상기 제 1 두께보다 큰 제 2 두께를 갖는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 주변 상부 배선의 상기 배선부의 바닥면은 상기 데이터 저장 패턴의 상면 아래에 위치하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 주변 상부 배선에서, 상기 비아 부분들의 상기 상부 부분들 간의 거리는 상기 제 1 몰드막의 하면에서 상면으로 갈수록 증가하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 몰드막은 상기 층간 절연막 상에 차례로 적층된 제 1 몰드막, 식각 정지막, 및 제 3 몰드막을 포함하되,
상기 주변 상부 배선의 상기 비아 부분들 사이에서 상기 제 1 몰드막의 두께는 상기 주변 상부 배선 주위의 상기 제 1 몰드막의 두께보다 작은 반도체 메모리 장치. - 제 1 항에 있어서,
상기 층간 절연막의 상면은 상기 주변 영역보다 상기 셀 영역에서 더 높은 반도체 메모리 장치. - 제 1 항에 있어서,
상기 데이터 저장 패턴들 사이에서 상기 층간 절연막의 상면은 상기 하부 콘택 플러그들의 상면과 상기 주변 영역의 상기 층간 절연막의 상면 사이에 위치하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 주변 하부 배선과 접촉하는 상기 주변 상부 배선의 바닥면은 상기 하부 콘택 플러그들의 상면들 아래에 위치하는 반도체 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170009975A KR20180086375A (ko) | 2017-01-20 | 2017-01-20 | 반도체 메모리 장치 |
| US15/696,144 US10504959B2 (en) | 2017-01-20 | 2017-09-05 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170009975A KR20180086375A (ko) | 2017-01-20 | 2017-01-20 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20180086375A true KR20180086375A (ko) | 2018-07-31 |
Family
ID=62906648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170009975A KR20180086375A (ko) | 2017-01-20 | 2017-01-20 | 반도체 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10504959B2 (ko) |
| KR (1) | KR20180086375A (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10727272B2 (en) * | 2017-11-24 | 2020-07-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method of the same |
| CN112655101A (zh) * | 2018-08-22 | 2021-04-13 | 艾沃思宾技术公司 | 制造磁阻堆叠设备的方法 |
| US10559493B1 (en) * | 2018-09-10 | 2020-02-11 | International Business Machines Corporation | Multifunction single via patterning |
| CN112201746A (zh) * | 2019-07-08 | 2021-01-08 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| KR20210024390A (ko) | 2019-08-23 | 2021-03-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102650428B1 (ko) * | 2019-11-06 | 2024-03-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20210093085A (ko) | 2020-01-17 | 2021-07-27 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| KR20210141024A (ko) * | 2020-05-15 | 2021-11-23 | 삼성전자주식회사 | 자기 기억 소자 |
| US11672180B2 (en) | 2020-08-11 | 2023-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and methods of manufacturing |
| US11705384B2 (en) * | 2021-03-31 | 2023-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Through vias of semiconductor structure and method of forming thereof |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038266B2 (en) * | 2004-03-01 | 2006-05-02 | Taiwan Semiconductor Manufacturing Co Ltd | Metal-insulator-metal (MIM) capacitor structure formed with dual damascene structure |
| US7148089B2 (en) * | 2004-03-01 | 2006-12-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming copper fuse links |
| JP4439341B2 (ja) | 2004-06-30 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US20080124372A1 (en) * | 2006-06-06 | 2008-05-29 | Hossainy Syed F A | Morphology profiles for control of agent release rates from polymer matrices |
| US7692230B2 (en) | 2006-12-06 | 2010-04-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | MRAM cell structure |
| US8542524B2 (en) | 2007-02-12 | 2013-09-24 | Avalanche Technology, Inc. | Magnetic random access memory (MRAM) manufacturing process for a small magnetic tunnel junction (MTJ) design with a low programming current requirement |
| US9159910B2 (en) * | 2008-04-21 | 2015-10-13 | Qualcomm Incorporated | One-mask MTJ integration for STT MRAM |
| US8138562B2 (en) * | 2009-10-20 | 2012-03-20 | Magic Technologies, Inc. | Bit line preparation method in MRAM fabrication |
| US8399359B2 (en) * | 2011-06-01 | 2013-03-19 | United Microelectronics Corp. | Manufacturing method for dual damascene structure |
| KR101919040B1 (ko) | 2012-08-13 | 2018-11-15 | 삼성전자주식회사 | 반도체 기억 소자 |
| KR102063808B1 (ko) * | 2013-07-15 | 2020-01-08 | 삼성전자주식회사 | 정보 저장 소자의 제조 방법 |
| US9373663B2 (en) | 2013-09-20 | 2016-06-21 | Avalanche Technology, Inc. | Landing pad in peripheral circuit for magnetic random access memory (MRAM) |
| KR102264601B1 (ko) | 2014-07-21 | 2021-06-14 | 삼성전자주식회사 | 자기 메모리 소자 및 이의 제조 방법 |
| US9972775B2 (en) | 2015-03-12 | 2018-05-15 | Globalfoundries Singapore Pte. Ltd. | Integrated magnetic random access memory with logic device having low-k interconnects |
| KR102338319B1 (ko) * | 2015-09-25 | 2021-12-13 | 삼성전자주식회사 | 자기 메모리 장치 및 그 제조 방법 |
-
2017
- 2017-01-20 KR KR1020170009975A patent/KR20180086375A/ko not_active Application Discontinuation
- 2017-09-05 US US15/696,144 patent/US10504959B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20180211995A1 (en) | 2018-07-26 |
| US10504959B2 (en) | 2019-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |