KR102063808B1 - 정보 저장 소자의 제조 방법 - Google Patents

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Abstract

정보 저장 소자의 제조방법이 제공된다. 제조방법은, 기판 상에 층간 유전막을 형성하는 것, 상기 기판의 주변 영역상의 상기 층간 유전막을 패터닝하여 제2 트렌치들을 형성하는 것, 상기 제2 트렌치들 내에 제2 비트 라인들을 형성하는 것, 상기 제2 비트 라인들을 형성한 후, 상기 제2 비트 라인들 사이의 상기 층간 유전막을 패터닝하여, 상기 제2 트렌치들을 따라 연장되는 제3 트렌치들을 형성하는 것, 및 상기 제3 트렌치들 내에 제3 비트 라인들을 형성하는 것을 포함한다.

Description

정보 저장 소자의 제조 방법{METHOD FOR MANUFACTURING DATA STORAGE DEVICES}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 정보 저장 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 공정 마진을 증가시킬 수 있는 정보 저장 소자의 제조 방법을 제공하는 데 있다.
본 발명에 따른 정보 저장 소자의 제조방법은, 기판 상에 층간 유전막을 형성하는 것, 상기 기판의 주변 영역상의 상기 층간 유전막을 패터닝하여 제2 트렌치들을 형성하는 것, 상기 제2 트렌치들 내에 제2 비트 라인들을 형성하는 것, 상기 제2 비트 라인들을 형성한 후, 상기 제2 비트 라인들 사이의 상기 층간 유전막을 패터닝하여, 상기 제2 트렌치들을 따라 연장되는 제3 트렌치들을 형성하는 것, 및 상기 제3 트렌치들 내에 제3 비트 라인들을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 트렌치들과 상기 제3 트렌치들은 교대로 그리고 반복적으로 배열되도록 형성될 수 있다.
일 실시예에 따르면, 상기 제3 비트 라인들의 상면은 상기 제2 비트 라인들의 상면보다 높게 형성되고, 상기 제3 비트 라인들의 하면은 상기 제2 비트 라인들의 하면과 실질적으로 동일한 높이는 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 제2 비트 라인들과 상기 제3 비트 라인들은 동일한 물질을 포함할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은, 상기 주변 영역 상의 상기 층간 유전막을 식각하여 제1 배선 트렌치들을 형성하는 것, 및 상기 제1 배선 트렌치들 내에 제1 배선들을 형성하는 것을 더 포함하되, 상기 제1 배선 트렌치들은 상기 제2 트렌치들과 동시에 형성되고, 상기 제1 배선들을 상기 제2 비트 라인들과 동시에 형성될 수 있다.
일 실시예에 따르면, 상기 제3 비트 라인들의 상면은 상기 제1 배선들의 상면보다 높게 형성될 수 있다.
일 실시예에 따르면, 상기 제1 배선들의 상면은 상기 제2 비트 라인들의 상면과 실질적으로 동일한 높이를 가지고, 상기 제1 배선들의 하면은 상기 제2 비트 라인들의 하면과 실질적으로 동일한 높이를 가지도록 형성될 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은, 상기 기판의 셀 영역 상에 2차원적으로 배치되고, 상기 층간 유전막에 의해 덮인 정보 저장부들을 형성하는 것, 상기 층간 유전막을 패터닝하여 상기 정보 저장부들을 노출하는 제1 트렌치들을 형성하는 것, 및 상기 제1 트렌치들 내에 제1 비트 라인들을 형성하는 것을 더 포함하되, 상기 제1 비트 라인들은 상기 제2 비트 라인들과 동시에 형성될 수 있다.
일 실시예에 따르면, 상기 제1 비트 라인들의 폭은 상기 제2 비트 라인들의 폭 및 상기 제3 비트 라인들의 폭보다 작게 형성될 수 있다.
일 실시예에 따르면, 상기 제1 비트 라인들, 상기 제2 비트 라인들, 및 상기 제1 배선들을 형성하는 것은, 상기 제1 트렌치들, 상기 제2 트렌치들, 및 상기 제1 배선 트렌치들을 채우는 도전막을 형성하는 것, 및 상기 층간 유전막이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
본 발명에 따른 정보 저장 소자의 제조방법은, 상기 주변 영역 상의 상기 층간 유전막을 식각하여 제2 배선 트렌치들을 형성하는 것, 및 상기 제2 배선 트렌치들 내에 제2 배선들을 형성하는 것을 더 포함하되, 상기 제2 배선 트렌치들은 상기 제3 트렌치들과 동시에 형성되고, 상기 제2 배선들을 상기 제3 비트 라인들과 동시에 형성될 수 있다.
일 실시예에 따르면, 상기 제2 배선들의 상면은 상기 제1 배선들의 상면보다 높게 형성될 수 있다.
일 실시예에 따르면, 상기 제2 배선들의 하면은 상기 제1 배선들의 하면과 실질적으로 동일한 높이를 가지도록 형성될 수 있다.
일 실시예에 따르면, 상기 제3 트렌치들 및 상기 제2 배선 트렌치들을 형성하는 것은, 상기 제2 비트 라인들 및 상기 제1 배선들 상에 차례로 적층되고, 상기 제3 트렌치들 및 상기 제2 배선 트렌치들이 형성될 영역을 정의하는 개구부들를 가지는 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 것, 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 층간 유전막을 식각하는 것, 및 상기 제2 마스크 패턴들을 제거하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제3 비트 라인들 및 상기 제2 배선들을 형성하는 것은, 상기 제3 트렌치들 및 상기 제2 배선 트렌치들을 채우는 도전막을 형성하는 것, 상기 제1 마스크 패턴들이 노출될 때까지 평탄화 공정을 수행하는 것, 및 상기 제1 마스크 패턴들을 제거하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 주변 영역에서 교대로 그리고 반복적으로 배열되는 제2 비트 라인들 및 제3 비트 라인들은 별개의 다마신(damascene) 공정을 수행하여 형성될 수 있다. 이에 따라, 상기 제2 비트 라인들이 형성된 후, 상기 제2 비트 라인들 사이에 상기 제3 비트 라인들이 배치될 트렌치들을 패터닝하기 위한 노광 공정에서의 DOF(Depth of Focus) 마진이 증가할 수 있다. 또한, 주변 영역에서, 상기 제2 비트 라인들과 동시에 형성되는 제1 배선들과, 상기 제3 비트 라인들과 동시에 형성되는 제2 배선들은 서로 중첩될 수 있다. 상기 제1 배선들과 상기 제2 배선들도 별개의 다마신 공정을 수행하여 형성될 수 있기 때문에, 상기 중첩 영역에서의 과식각이 방지되어 공정 마진이 증가될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 정보 저장 소자를 나타내는 평면도이다.
도 1b는 도 1a의 A-A' 및 B-B'에 따른 단면도이다.
도 1c는 도 1a의 C-C', D-D', 및 E-E'에 따른 단면도이다.
도 2a 내지 도 9a는 본 발명의 일 실시예에 따른 정보 저장 소자의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 9b는 각각 도 2a 내지 도 9a의 A-A' 및 B-B'에 따른 단면도들이다.
도 2c 내지 도 9c는 각각 도 2a 내지 도 9a의 C-C', D-D', 및 E-E'에 따른 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장 요소의 일 예를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장 요소의 다른 예를 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 정보 저장 소자의 제조방법을 설명하기 위한 순서도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 정보 저장 소자를 나타내는 평면도이고, 도 1b는 도 1a의 A-A' 및 B-B'에 따른 단면도이고, 도 1c는 도 1a의 C-C', D-D', 및 E-E'에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100)은 셀 영역(CR), 제1 주변 영역(PR1), 및 제2 주변 영역(PR2)을 포함할 수 있다. 상기 셀 영역(CR)은 메모리 셀들을 포함할 수 있고, 상기 제1 주변 영역(PR1)은 주변 회로들을 포함할 수 있다. 상기 제2 주변 영역(PR2)은, 상기 제1 주변 영역(PR1)에서 배선들의 일부가 중첩되는 임의의 영역일 수 있다. 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
소자분리 패턴들(102)이 상기 반도체 기판(100)에 형성될 수 있다. 상기 셀 영역(CR)의 상기 소자분리 패턴들(102)은 활성 라인 패턴들(ALP)을 정의할 수 있다. 평면적 관점에서 상기 셀 영역(CR)의 소자분리 패턴들(102) 및 상기 활성 라인 패턴들(ALP)은 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 셀 영역(CR)의 상기 소자분리 패턴들(102) 및 상기 활성 라인 패턴들(ALP)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 교대로 배열될 수 있다. 상기 활성 라인 패턴들(ALP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 제1 주변 영역(PR1) 및 상기 제2 주변 영역(PR2)의 상기 소자분리 패턴들(102)은 각각 제1 주변 활성부(PA1) 및 제2 주변 활성부(PA2)를 정의할 수 있다. 상기 제1 주변 활성부(PA1) 및 상기 제2 주변 활성부(PA2)는 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다.
격리 리세스 영역들(104i, isolation recess regions)이 상기 셀 영역(CR)에서 상기 활성 라인 패턴들(ALP) 및 상기 소자분리 패턴들(102)을 가로지를 수 있다. 상기 격리 리세스 영역들(104i)은 상기 활성 라인 패턴들(ALP)의 각각을 셀 활성부들(CA)로 분할시킬 수 있다. 상기 셀 활성부들(CA)는 서로 인접한 한 쌍의 상기 격리 리세스 영역들(104i) 사이에 위치한 상기 활성 라인 패턴들(ALP)의 일부분일 수 있다. 즉, 상기 셀 활성부들(CA)은 서로 인접한 한 쌍의 상기 소자 분리 패턴들(102) 및 서로 인접한 한 쌍의 상기 격리 리세스 영역들(104i)에 의해 정의될 수 있다. 평면적 관점에서 상기 셀 활성부들(CA)은 행들 및 열들을 따라 배열될 수 있다. 상기 활성 라인 패턴(ALP)으로부터 분할된 셀 활성부들(CA)은 상기 제1 방향(D1)의 행 및 상기 제2 방향(D2)의 열을 따라 배열될 수 있다.
적어도 하나의 게이트 리세스 영역(104c, gate recess region)이 상기 열을 따라 배열된 셀 활성부들(CA)을 가로지를 수 있다. 상기 게이트 리세스 영역(104c)은 상기 격리 리세스 영역들(104i)과 평행하게 연장될 수 있다. 일 실시예에 따르면, 한 쌍의 상기 게이트 리세스 영역들(104c)이 상기 열을 따라 배열된 셀 활성부들(CA)을 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 상기 셀 활성부들(CA)에 각각 형성될 수 있다.
상기 게이트 리세스 영역들(104c)의 하면의 높이는 상기 격리 리세스 영역들(104i)의 하면의 높이와 실질적으로 동일할 수 있다. 상기 게이트 및 격리 리세스 영역들(104c, 104i)의 하면들의 상기 높이는 상기 셀 영역(10)의 상기 소자분리 패턴들(102)의 하면들의 높이보다 높을 수 있다.
셀 게이트 전극들(CG, cell gate electrode)이 상기 게이트 리세스 영역들(104c) 내에 배치될 수 있다. 셀 게이트 유전막(106c)이 상기 셀 게이트 전극들(CG)과 상기 게이트 리세스 영역들(104c)의 내면 사이에 배치될 수 있다. 상기 게이트 리세스 영역들(104c)의 형태에 기인하여, 상기 셀 게이트 전극들(CG)은 상기 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 상기 셀 게이트 전극들(CG)을 포함하는 상기 셀 트랜지스터는 상기 게이트 리세스 영역들(104c)에 의하여 리세스된 채널 영역을 포함할 수 있다.
격리 게이트 전극들(IG, isolation gate electrodes)이 상기 격리 리세스 영역들(104i) 내에 배치될 수 있다. 격리 게이트 유전막(106i)이 상기 격리 게이트 전극들(IG)과 상기 격리 리세스 영역들(104i)의 내면 사이에 배치될 수 있다. 상기 격리 게이트 전극들(IG)도 상기 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다.
캐핑 패턴들(108)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 배치될 수 있다. 상기 캐핑 패턴들(108)은 상기 셀 및 리세스 영역들(104c, 104i) 내에 배치될 수 있다. 상기 캐핑 패턴들(108)의 상면들은 상기 반도체 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 정보 저장 소자의 동작 시에, 격리 전압이 상기 격리 게이트 전극들(IG)에 인가될 수 있다. 상기 격리 전압은 상기 격리 리세스 영역들(104i)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 상기 격리 전압에 의하여 상기 격리 게이트 전극들(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 될 수 있다. 이에 따라, 상기 활성 라인 패턴들(ALP)로부터 분할된 상기 셀 활성부들(CA)은 서로 전기적으로 격리될 수 있다. 일 예로, 상기 활성 라인 패턴들(ALP)이 P형 도펀트로 도핑된 경우, 상기 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
상기 셀 게이트 전극들(CG)은 일 예로, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 격리 게이트 전극들(IG)은 상기 셀 게이트 전극들(CG)과 동일한 물질로 형성될 수 있다. 상기 셀 게이트 유전막(106c) 및 상기 격리 게이트 유전막(106i)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 캐핑 패턴들(108)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제1 불순물 영역(110a)이 상기 셀 게이트 전극들(CG)의 일 측의 셀 활성부들(CA) 내에 배치될 수 있고, 제2 불순물 영역(110b)이 상기 셀 게이트 전극들(CG)의 타 측의 셀 활성부(CA) 내에 배치될 수 있다. 일 실시예에 따르면, 상기 제1 불순물 영역(110a)은 상기 한 쌍의 셀 게이트 전극들(CG) 사이에 배치될 수 있고, 상기 제2 불순물 영역들(110b)은 상기 셀 게이트 전극들(CG)과 상기 격리 게이트 전극들(IG) 사이의 상기 셀 활성부들(CA) 내에 각각 배치될 수 있다. 이로써, 상기 셀 활성부들(CA)에 형성된 상기 한 쌍의 셀 트랜지스터들은 상기 제1 불순물 영역(110a)을 공유할 수 있다. 상기 제1 및 제2 불순물 영역들(110a, 110b)은 상기 셀 트랜지스터의 소스/드레인 영역들에 해당할 수 있다. 상기 제1 및 제2 불순물 영역들(110a, 110b)은 상기 제1 도전형과 다른 상기 제2 도전형의 도펀트들로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
주변 게이트 유전막(112), 주변 게이트 전극(114), 주변 캐핑 패턴(116)이 상기 제1 주변 영역(PR1)의 제1 주변 활성부(PA1) 상에 차례로 적층될 수 있다. 주변 소스/드레인 영역들(120)이 상기 주변 게이트 전극(114) 양 측의 상기 제1 주변 활성부(PA1)에 각각 배치될 수 있다. 게이트 스페이서들(118)이 상기 주변 게이트 전극(114)의 양 측벽들 상에 배치될 수 있다. 상기 주변 소스/드레인 영역들(120)은 상기 제1 주변 활성부(PA1)의 도펀트들의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다. 상기 셀 트랜지스터와 달리, 상기 주변 게이트 전극(114)을 포함하는 주변 트랜지스터는 평탄한 채널 영역(planar channel region)을 포함할 수 있다. 즉, 상기 주변 트랜지스터는 평탄한 트랜지스터(planar transistor)일 수 있다. 상기 주변 트랜지스터는 피모스(PMOS) 트랜지스터 또는 엔모스(NMOS) 트랜지스터일 수 있다.
상기 주변 게이트 유전막(112)은 산화물, 질화물, 산화질화물, 및/또는 고유전물 등을 포함할 수 있다. 상기 주변 게이트 전극(114)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 주변 캐핑 패턴(116)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 상기 게이트 스페이서(118)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
제1 층간 유전막(125)이 상기 반도체 기판(100) 전면 상에 배치될 수 있다. 소스 라인들(SL)이 상기 셀 영역(CR)의 상기 제1 층간 유전막(125)을 관통하여 상기 반도체 기판(100)과 접할 수 있다. 상기 소스 라인들(SL)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 소스 라인들(SL)은 상기 제2 방향(D2)을 따라 배열된 제1 불순물 영역들(110a)과 전기적으로 접속될 수 있다. 상기 소스 라인들(SL)의 상면은 상기 제1 층간 유전막(125)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 소스 라인들(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
주변 플러그들(127)이 상기 제1 주변 영역(PR1)의 상기 제1 층간 유전막(125)을 관통하여 상기 반도체 기판(100)과 접할 수 있다. 상기 주변 플러그들(127)은 상기 주변 소스/드레인 영역들(120)과 전기적으로 접속될 수 있다. 상기 주변 플러그들(127)는 상기 소스 라인들(SL)과 동일한 도전 물질로 형성될 수 있다. 상기 주변 플러그들(127)의 상면은 상기 제1 층간 유전막(125)의 상면과 실질적으로 공면을 이룰 수 있다.
제2 층간 유전막(130)이 상기 제1 층간 유전막(125)의 전면 상에 배치될 수 있다. 상기 제2 층간 유전막(130)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
콘택 플러그들(140)이 상기 셀 영역(CR)에서 상기 제2 층간 유전막(130), 및 상기 제1 층간 유전막(125)을 연속적으로 관통할 수 있다. 상기 콘택 플러그들(140)은 상기 제2 불순물 영역(110b)에 전기적으로 접속될 수 있다.
정보 저장 요소들(DS)이 상기 셀 영역(CR)의 상기 제2 층간 유전막(130) 상에 배치될 수 있다. 상기 정보 저장 요소들(DS)은 상기 콘택 플러그들(140)에 각각 접속될 수 있다. 상기 정보 저장 요소들(DS)은 상기 콘택 플러그들(140)을 통하여 상기 제2 불순물 영역(110b)에 각각 전기적으로 접속될 수 있다. 상기 정보 저장 요소들(DS)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다.
제3 층간 유전막(145)이 상기 정보 저장 요소들(DS)의 표면들 및 상기 제2 층간 유전막(130) 상에 배치될 수 있다. 상기 제3 층간 유전막(145)은 상기 정보 저장 요소들(DS)의 측벽들을 보호할 수 있다. 일 예로, 상기 제3 층간 유전막(145)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제4 층간 유전막(147)이 상기 제3 층간 유전막(145) 상에 이 배치될 수 있다. 상기 셀 영역(CR)에서 상기 제4 층간 유전막(147)은 상기 정보 저장 요소들(DS) 사이의 공간을 채울 수 있다. 상기 셀 영역(CR)의 상기 제4 층간 유전막(147)의 상면은 상기 제1 및 제2 주변 영역들(PR1 및 PR2)의 상기 제4 층간 유전막(147)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 상기 제4 층간 유전막(147)은 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
제1 비트 라인들(BL1)이, 상기 셀 영역(CR)의 상기 제4 층간 유전막(147) 및 상기 제3 층간 유전막(145)을 관통하여 상기 정보 저장 요소들(DS)에 접속될 수 있다. 상기 제1 비트 라인들(BL1)과 상기 정보 저장 요소들(DS) 사이에 콘택 플러그들이 존재하지 않을 수 있다. 상기 제1 비트 라인들(BL1)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)으로 배열된 상기 정보 저장 요소들(DS)을 연결할 수 있다. 상기 제1 비트 라인들(BL1)은 상기 활성 라인 패턴들(ALP)과 수직적으로 중첩될 수 있다. 따라서, 상기 제1 비트 라인들(BL1)이 상기 활성 라인 패턴들(ALP) 상에 각각 배치될 수 있다. 일 실시예에 따르면, 상기 제1 비트 라인들(BL1)의 상부의 폭은 상기 제1 비트 라인들(BL1)의 하부의 폭보다 클 수 있다. 즉, 상기 제1 비트 라인들(BL1)은 경사진 측벽들을 가질 수 있다. 상기 제1 비트 라인들(BL1)은 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 비트 라인들(BL1)은 구리(Cu)를 포함할 수 있다.
제2 비트 라인(BL2) 및 제3 비트 라인(BL3)이, 상기 제1 주변 영역(PR1)의 상기 층간 유전막들(147, 145, 및 130)을 연속적으로 관통하여 상기 주변 플러그들(127)에 접속될 수 있다. 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 교대로 그리고 반복적으로 배열될 수 있다. 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)은 상기 제1 주변 활성부(PA1)와 각각 수직적으로 중첩될 수 있다. 따라서, 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)은 상기 제1 주변 활성부(PA1) 상에 각각 배치될 수 있다.
상기 제2 비트 라인들(BL2)의 상면은 상기 제1 비트 라인들(BL1)의 상면과 실질적으로 공면을 이룰 수 있다. 이와 달리, 상기 제2 비트 라인들(BL2)의 하면의 높이는 상기 제1 비트 라인들(BL1)의 하면의 높이보다 낮을 수 있다. 일 실시예에 따르면, 상기 제2 비트 라인들(BL2)은 상기 제1 비트 라인들(BL1) 중 하나와 경계면 없이 옆으로 접촉될 수 있다.
상기 제3 비트 라인들(BL3)의 상면의 높이는 상기 제1 비트 라인들(BL1) 및 상기 제2 비트 라인들(BL2)의 상면의 높이보다 높을 수 있다. 상기 제3 비트 라인들(BL3)의 하면은 상기 제2 비트 라인들(BL2)의 하면과 실질적으로 공면을 이룰 수 있다. 상기 제3 비트 라인들(BL3)의 하면의 높이는 상기 제1 비트 라인들(BL1)의 하면의 높이보다 낮을 수 있다. 일 실시예에 따르면, 상기 제3 비트 라인들(BL3)은 상기 제1 비트 라인들(BL1) 중 하나와 경계면 없이 옆으로 접촉될 수 있다.
일 실시예에 따르면, 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)의 상부의 폭은, 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)의 하부의 폭보다 클 수 있다. 즉, 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)은 경사진 측벽들을 가질 수 있다. 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)은 상기 제1 비트 라인들(BL1)과 동일한 물질을 포함할 수 있다. 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)은 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제2 비트 라인들(BL2) 및 상기 제3 비트 라인들(BL3)은 구리(Cu)를 포함할 수 있다.
제1 배선들(L1) 및 제2 배선들(L2)은 상기 제2 주변 영역(PR2)의 상기 층간 유전막들(147, 145, 및 130)을 연속적으로 관통할 수 있다. 제1 배선들(L1)의 일단과 제2 배선들(L2)의 일단은 서로 중첩될 수 있다. 중첩 영역(K)에서, 상기 제1 배선들(L1) 및 상기 제2 배선들(L2)은 경계면 없이 서로 접촉될 수 있다.
상기 제1 배선들(L1)의 상면은 상기 제2 비트 라인들(BL2)의 상면과 실질적으로 공면을 이룰 수 있고, 상기 제1 배선들(L1)의 하면도 상기 제2 비트 라인들(BL2)의 하면과 실질적으로 공면을 이룰 수 있다. 상기 제2 배선들(L2)의 상면의 높이는 상기 제1 배선들(L1)의 상면의 높이보다 높을 수 있다. 상기 제2 배선들(L2)의 상면은 상기 제3 비트 라인들(BL3)의 상면과 실질적으로 공면을 이룰 수 있고, 상기 제2 배선들(L2)의 하면도 상기 제3 비트 라인들(BL3)의 하면과 실질적으로 공면을 이룰 수 있다. 상기 제2 배선들(L2)의 하면은 상기 제1 배선들(L1)의 하면과 실질적으로 공면을 이룰 수 있다.
상기 제1 배선들(L1) 및 상기 제2 배선들(L2)은 상기 제1, 제2, 및 제3 비트 라인들(BL1, BL2, 및 BL3)과 동일한 물질을 포함할 수 있다. 상기 제1 배선들(L1) 및 상기 제2 배선들(L2)은 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 배선들(L1) 및 상기 제2 배선들(L2)은 구리(Cu)를 포함할 수 있다.
제1 막(160) 및 제2 막(165)이 상기 반도체 기판(100)의 전면 상에 배치될 수 있다. 상기 제1 막(160) 및 상기 제2 막(165)은 상기 제4 층간 유전막(147) 상에 차례로 적층되어, 상기 비트 라인들(BL1, BL2, 및 BL3) 및 상기 배선들(L1, 및 L2)을 덮을 수 있다.
도 10은 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장 요소의 일 예를 나타내는 단면도이고, 도 11은 본 발명의 일 실시예에 따른 정보 저장 소자의 정보 저장 요소의 다른 예를 나타내는 단면도이다. 도 10 및 도 11을 참조하여, 상기 정보 저장 요소들(DS)이 보다 상세하게 설명된다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 정보 저장 요소(DS)는 기준 패턴(211), 자유 패턴(213), 및 상기 기준 패턴(211) 및 상기 자유 패턴(213) 사이에 배치된 터널 배리어 패턴(212)을 포함할 수 있다. 상기 기준 패턴(211)은 일 방향으로 고정된 자화방향(221)을 가질 수 있고, 상기 자유 패턴(213)은 상기 기준 패턴(211)의 자화방향(221)에 평행 또는 반평행하도록 변경 가능한 자화방향(223)을 가질 수 있다. 상기 기준 패턴(211) 및 상기 자유 패턴(213)의 상기 자화방향들(221, 223)은 상기 터널 배리어 패턴(212)의 상기 자유 패턴(213)과 접촉된 일면에 평행할 수 있다. 상기 기준 패턴(211), 상기 터널 배리어 패턴(212) 및 상기 자유 패턴(213)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
상기 자유 패턴(213)의 상기 자화방향(223)이 상기 기준 패턴(211)의 상기 자화방향(221)과 평행한 경우에, 상기 정보 저장 요소(DS)는 제1 저항 값을 가질 수 있으며, 상기 자유 패턴(213)의 상기 자화방향(223)이 상기 기준 패턴(211)의 상기 자화방향(221)에 반평행한 경우에, 상기 정보 저장 요소(DS)는 제2 저항 값을 가질 수 있다. 여기서, 상기 제1 저항 값은 상기 제2 저항 값 보다 작을 수 있다. 이러한 저항 값의 차이를 이용하여 상기 정보 저장 요소(DS)는 논리 데이터를 저장할 수 있다. 상기 자유 패턴(213)의 자화방향(223)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 기준 패턴(211) 및 상기 자유 패턴(213)은 강자성 물질을 포함할 수 있다. 상기 기준 패턴(211)은 상기 기준 패턴(211) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어 패턴(212)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다.
상기 정보 저장 요소(DS)는 하부 전극(201) 및 상부 전극(202)을 더 포함할 수 있다. 상기 기준 패턴(211), 상기 터널 배리어 패턴(212) 및 상기 자유 패턴(213)은 상기 하부 전극(201) 및 상기 상부 전극(202) 사이에 배치될 수 있다. 도 10에 도시된 바와 같이, 상기 기준 패턴(211), 상기 터널 배리어 패턴(212) 및 상기 자유 패턴(213)이 상기 하부 전극(201) 상에 차례로 배치될 수 있으며, 상기 상부 전극(202)이 상기 자유 패턴(213) 상에 배치될 수 있다. 이와는 달리, 상기 자유 패턴(213), 상기 터널 배리어 패턴(212), 및 상기 기준 패턴(211)이 상기 하부 전극(201) 상에 차례로 적층될 수 있다. 상기 하부 전극(201) 및 상기 상부 전극(202)은 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 정보 저장 요소(DS)는 기준 수직 패턴(311), 자유 수직 패턴(313), 및 상기 기준 수직 패턴(311)과 자유 수직 패턴(313) 사이에 개재된 터널 배리어 패턴(312)을 포함할 수 있다. 상기 기준 수직 패턴(311)은 일 방향으로 고정된 자화방향(321)을 가질 수 있으며, 상기 자유 수직 패턴(313)은 상기 기준 수직 패턴(311)의 고정된 자화방향(321)에 대하여 평행 또는 반평행하도록 변경 가능한 자화방향(323)을 가질 수 있다. 여기서, 상기 기준 및 자유 수직 패턴들(311, 313)의 자화방향들(321, 323)은 상기 자유 수직 패턴(313)과 접촉된 상기 터널 배리어 패턴(312)의 일면에 실질적으로 수직(perpendicular)할 수 있다.
상기 기준 수직 패턴(311) 및 상기 자유 수직 패턴(313)은 CoFeTb, CoFeGd, CoFeDy와 같은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준 수직 패턴(311)은 상기 자유 수직 패턴(313)에 비하여 두꺼울 수 있으며, 상기 기준 수직 패턴(311)의 보자력이 상기 자유 수직 패턴(313)의 보자력 보다 클 수 있다.
상기 터널 배리어 패턴(312)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다. 상기 정보 저장 요소(DS)는 하부 전극(301) 및 상부 전극(302)을 포함할 수 있다. 도시된 바와 같이, 상기 기준 수직 패턴(311), 상기 터널 배리어 패턴(312) 및 상기 자유 수직 패턴(313)이 상기 하부 전극(301) 상에 차례로 적층될 수 있으며, 상기 상부 전극(302)이 상기 자유 수직 패턴(313) 상에 배치될 수 있다. 이와는 달리, 상기 자유 수직 패턴(313), 상기 터널 배리어 패턴(312) 및 상기 기준 수직 패턴(311)이 상기 하부 전극(301) 상에 차례로 적층될 수 있으며, 상기 상부 전극(302)이 상기 기준 수직 패턴(311) 상에 배치될 수 있다. 상기 하부 및 상부 전극들(301, 302)은 도전성 금속 질화물로 형성될 수 있다.
도 2a 내지 도 9a는 본 발명의 일 실시예에 따른 정보 저장 소자의 제조방법을 설명하기 위한 평면도들이고, 도 2b 내지 도 9b는 각각 도 2a 내지 도 9a의 A-A' 및 B-B'에 따른 단면도들이고, 도 2c 내지 도 9c는 각각 도 2a 내지 도 9a의 C-C', D-D', 및 E-E'에 따른 단면도들이다. 도 12는 본 발명의 일 실시예에 따른 정보 저장 소자의 제조방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2c를 참조하면, 반도체 기판(100)이 제공될 수 있다. 상기 반도체 기판(100)은 셀 영역(CR), 제1 주변 영역(PR1), 및 제2 주변 영역(PR2)을 포함할 수 있다. 상기 반도체 기판(100)에 소자분리 패턴들(102)을 형성하여, 상기 셀 영역(CR)의 활성 라인 패턴들(ALP), 상기 제1 주변 영역(PR1)의 제1 주변 활성부(PA1), 및 상기 제2 주변 영역(PR2)의 제2 주변 활성부(PA2)를 정의할 수 있다. 상기 활성 라인 패턴들(ALP)은 제1 방향(D1)을 따라 연장될 수 있다.
상기 셀 영역(CR)의 상기 활성 라인 패턴들(ALP) 및 상기 소자분리 패턴들(102)을 패터닝하여, 제2 방향(D2)으로 연장된 게이트 리세스 영역들(104c) 및 격리 리세스 영역들(104i)이 형성될 수 있다. 상기 격리 리세스 영역들(104i)은 상기 활성 라인 패턴들(ALP)의 각각을 복수의 셀 활성부들(CA)로 분할할 수 있다. 상기 게이트 리세스 영역들(104c)은 상기 셀 활성부들(CA)를 가로지를 수 있다. 상기 게이트 및 격리 리세스 영역들(104c, 104i)의 하면의 높이는 상기 소자분리 패턴들(102)의 하면의 높이보다 높을 수 있다.
셀 게이트 유전막(106c)이 상기 게이트 리세스 영역들(104c)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 격리 게이트 유전막(106i)이 상기 격리 리세스 영역들(104i)의 내면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 일 실시예에 따르면, 상기 셀 및 격리 게이트 유전막들(106c, 106i)은 동시에 형성될 수 있다.
이어서, 도전막이 상기 리세스 영역들(104c, 104i)을 채우도록 형성될 수 있다. 상기 도전막을 식각하여, 상기 게이트 리세스 영역들(104c) 내의 셀 게이트 전극들(CG) 및 상기 격리 리세스 영역들(104i) 내의 격리 게이트 전극들(IG)이 형성될 수 있다. 상기 셀 게이트 전극들(CG) 및 상기 격리 게이트 전극들(IG)의 상부면들은 상기 반도체 기판(100)의 상부면 보다 낮게 리세스될 수 있다.
캐핑막이 상기 반도체 기판(100) 상에 형성되어, 상기 셀 및 격리 게이트 전극들(CG, IG) 상의 리세스 영역들(104c, 104i)을 채울 수 있다. 상기 캐핑막이 평탄화되어, 상기 리세스 영역들(104c, 104i) 내에 캐핑 패턴들(108)이 형성될 수 있다.
도펀트들이 상기 셀 게이트 전극들(CG) 양측의 상기 셀 활성부들(CA) 내에 주입되어, 제1 불순물 영역(110a) 및 제2 불순물 영역(110b)이 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(110a, 110b)의 하면의 높이는 상기 셀 게이트 전극들(CG)의 하면의 높이보다 높을 수 있다.
상기 제1 주변 영역(PR1)의 상기 제1 주변 활성부(PA1) 상에, 차례로 적층된 주변 게이트 유전막(112), 주변 게이트 전극(114), 및 주변 캐핑 패턴(116)이 형성될 수 있다. 주변 소스/드레인 영역들(120)이 상기 주변 게이트 전극(114) 양측의 상기 제1 주변 활성부(PA1) 내에 각각 형성될 수 있다. 게이트 스페이서들(118)이 상기 주변 게이트 전극(114) 양 측벽들 상에 형성될 수 있다.
상기 셀 게이트 전극들(CG)을 포함하는 셀 트랜지스터들을 형성한 후에, 상기 주변 게이트 전극들(114)을 포함하는 주변 트랜지스터들을 형성할 수 있다. 이와는 반대로, 상기 주변 트랜지스터들을 형성한 후에, 상기 셀 트랜지스터들을 형성할 수도 있다.
도 3a 내지 도 3c를 참조하면, 상기 반도체 기판(100) 상에 제1 층간 유전막(125)이 형성될 수 있다. 상기 제1 층간 유전막(125)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 셀 영역(CR)의 상기 제1 층간 유전막(125)을 관통하는 소스 라인들(SL)이 형성될 수 있다. 상기 소스 라인들(SL)은 상기 제1 불순물 영역(110a)에 접속될 수 있다. 상기 제1 주변 영역(PR1)의 상기 제1 층간 유전막(125)을 관통하는 주변 플러그들(127)이 형성될 수 있다. 상기 주변 플러그들(127)는 상기 주변 소스/드레인 영역들(120)에 접속될 수 있다. 일 실시예에 따르면, 상기 소스 라인들(SL) 및 상기 주변 플러그들(127)은 동시에 형성될 수 있다. 상기 주변 플러그들(127)는 상기 소스 라인들(SL)과 동일한 도전 물질로 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 제2 층간 유전막(130)이 상기 반도체 기판(100)의 전면 상에 형성될 수 있다. 상기 제2 층간 유전막(130)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 콘택 플러그들(140)이 상기 셀 영역(CR)의 상기 층간 유전막들(125 및 130)을 연속적으로 관통하도록 형성될 수 있다. 상기 콘택 플러그들(140)은 상기 제2 불순물 영역(110b)에 각각 접속될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 제2 층간 유전막(130) 상에 정보 저장막이 형성될 수 있다. 일 실시예에 따르면, 상기 정보 저장막은 차례로 적층된 하부 전극막, 자기터널 접합막 및 상부 전극막을 포함할 수 있다.
상기 정보 저장막을 패터닝하여, 상기 셀 영역(CR) 내에 정보 저장 요소들(DS)을 형성할 수 있다. 상기 정보 저장 요소들(DS)은 상기 콘택 플러그들(140)에 각각 접속될 수 있다. 상기 정보 저장 요소들(DS)는 도 10을 참조하여 설명된 정보 저장 요소들과 같이 구현될 수 있다. 이와 달리, 상기 정보 저장 요소들(DS)은 도 11을 참조하여 설명된 정보 저장 요소들과 같이 구현될 수도 있다.
상기 정보 저장막을 패터닝할 때, 과식각에 의하여 상기 제2 층간 유전막(130)이 리세스될 수 있다. 이때, 로딩 효과(loading effect)에 의하여, 상기 주변 영역들(PR1 및 PR2)의 상기 제2 층간 유전막(130)이 상기 셀 영역(CR)의 상기 정보 저장 요소들(DS) 주변의 상기 제2 층간 유전막(130)보다 더 리세스될 수 있다. 이에 따라, 상기 정보 저장 요소들(DS)을 형성한 후에, 상기 주변 영역들(PR1 및 PR2)의 제2 층간 유전막(130)의 두께가 상기 셀 영역(CR)의 제2 층간 유전막(130)의 최소 두께보다 작을 수 있다.
이어서, 제3 층간 유전막(145)이 상기 반도체 기판(100) 전면 상에 형성될 수 있다. 상기 제3 층간 유전막(145)은 상기 정보 저장 요소들(DS)의 상면들 및 측벽들을 덮도록 형성될 수 있다. 상기 제3 층간 유전막(145)은 화학 기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 제4 층간 유전막(147)이 상기 제3 층간 유전막(145) 상에 형성될 수 있다. 상기 셀 영역(CR)의 상기 제4 층간 유전막(147)은 상기 정보 저장 요소들(DS) 사이의 공간을 채울 수 있다. 상기 제4 층간 유전막(147)은 화학 기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 상기 제4 층간 유전막(147)은 상기 셀 영역(CR)과 상기 주변 영역들(PR1 및 PR2)에서 실질적으로 같은 높이의 상면을 갖도록 형성될 수 있다.
도 12, 및 도 6a 내지 도 6c를 참조하면, 상기 셀 영역(CR)의 상기 층간 유전막들(145 및 147)을 패터닝하여, 상기 정보 저장 요소들(DS)을 노출시키는 제1 트렌치들(150)이 형성될 수 있다(S10). 상기 제1 트렌치들(150)은 상기 제1 방향(D1)으로 연장될 수 있으며, 상기 제1 방향(D1)을 따라 배열된 복수의 상기 정보 저장 요소들(DS)를 노출시킬 수 있다.
상기 제1 트렌치들(150)의 하부의 폭(W1)은 상기 제1 트렌치들(150)의 상부의 폭(W2)보다 작을 수 있다. 즉, 상기 제1 트렌치들(150)의 측벽은 경사질 수 있다. 상기 제1 트렌치들(150)에 의해 노출된 상기 정보 저장 요소들(DS)의 상면은 상기 기판(100) 방향으로 리세스될 수 있다. 상기 제1 트렌치들(150)의 바닥면의 일부는 상기 정보 저장 요소들(DS)의 리세스된 상면보다 더 낮게 리세스될 수 있다.
상기 제1 주변 영역(PR1)의 상기 층간 유전막들(130, 145, 및 147)을 연속적으로 패터닝하여, 상기 주변 플러그들(127)을 노출하는 제2 트렌치들(152)이 형성될 수 있다(S20). 상기 제2 트렌치들(152)의 하부의 폭은 상기 제2 트렌치들(152)의 상부의 폭(W4)보다 작을 수 있다. 즉, 상기 제2 트렌치들(152)의 측벽은 경사질 수 있다. 상기 제2 트렌치들(152)의 상부의 폭(W4)은 상기 제1 트렌치들(150)의 상부의 폭(W2)보다 클 수 있다. 상기 제2 트렌치들(152)은 평면적 관점에 라인 형태를 가질 수 있다. 일 실시예에 따르면, 상기 제2 트렌치들(152)은 상기 제1 트렌치들(150) 중에서 하나와 연결될 수 있다.
상기 제2 주변 영역(PR2)의 상기 층간 유전막들(130, 145, 및 147)을 연속적으로 패터닝하여, 제1 배선 트렌치들(156)이 형성될 수 있다. 상기 제1 배선 트렌치들(156)의 하부의 폭은 상기 제1 배선 트렌치들(156)의 상부의 폭(W6)보다 작을 수 있다. 즉, 상기 제1 배선 트렌치들(156)의 측벽은 경사질 수 있다. 상기 제1 배선 트렌치들(156)의 상부의 폭(W6)은 상기 제1 트렌치들(150)의 상부의 폭(W2)보다 클 수 있다. 상기 제1 배선 트렌치들(156)은 평면적 관점에서 라인 형태를 가질 수 있고, 상기 제2 트렌치들(152) 중 하나와 연결될 수 있다.
상기 제1 트렌치들(150)이 형성된 후에, 상기 제2 트렌치들(152)이 형성될 수 있다. 이와 달리, 상기 제2 트렌치들(152)이 형성된 후에, 상기 제1 트렌치들(150)이 형성될 수 있다. 상기 제1 배선 트렌치들(156)은 상기 제2 트렌치들(152)과 동시에 형성될 수 있다.
도 12, 및 도 7a 내지 도 7c를 참조하면, 상기 제1 트렌치들(150), 상기 제2 트렌치들(152), 및 상기 제1 배선 트렌치들(156) 내에 제1 비트 라인들(BL1), 제2 비트 라인들(BL2), 및 제1 배선들(L1)이 각각 형성될 수 있다(S30). 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)은 다마신 공정에 의해 동시에 형성될 수 있다. 구체적으로, 상기 제4 층간 유전막(147) 상에, 상기 제1 트렌치들(150), 상기 제2 트렌치들(152), 및 상기 제1 배선 트렌치들(156)을 채우는 도전막을 형성한 후, 상기 제4 층간 유전막(147)이 노출될 때까지 평탄화 공정을 수행하여 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)이 형성될 수 있다. 상기 도전막은, 일 예로, 구리(Cu)를 포함할 수 있다.
도 12, 및 도 8a 내지 도 8c를 참조하면, 상기 제4 층간 유전막(147) 상에, 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)을 덮는 제1 마스크 막 및 제2 마스크 막이 차례로 적층될 수 있다. 상기 제1 마스크 막은 일 예로, 실리콘 질화물(ex, SiN)을 포함할 수 있고, 상기 제2 마스크 막은 일 예로, 카본(carbon)이 함유된 산화물을 포함할 수 있다. 상기 제2 마스크 막의 두께는 상기 제1 마스크 막의 두께보다 두꺼울 수 있다. 상기 제1 및 제2 마스크 막들을 패터닝하여, 제3 비트 라인들 및 제2 배선들이 형성될 영역을 정의하는 개구부들을 가지는 제1 마스크 패턴들(170) 및 제2 마스크 패턴들(172)이 각각 형성될 수 있다.
상기 트렌치들(150, 152, 및 156)을 채우는 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)이 형성되기 전에, 상기 트렌치들(150, 152, 및 156)을 채우는 상기 제1 및 제2 마스크 막들이 형성되는 경우, 상기 트렌치들(150, 152, 및 156)의 형태에 기인하여, 상기 마스크 막들의 상면의 높이 산포가 발생할 수 있다. 특히, 상기 제2 트렌치들(152)의 폭(도 6a의 W4) 및 상기 제1 배선 트렌치들(156)의 폭(도 6a의 W6)은, 상기 제1 트렌치들(150)의 폭(도 6a의 W2)보다 더 크기 때문에, 상기 주변 영역들(PR1 및 PR2)에서 상기 마스크 막들의 상면의 높이 산포는 상기 셀 영역(CR)에서 상기 마스크 막들의 상면의 높이 산포보다 더 클 수 있다. 상기 마스크 막들의 상면의 높이 산포에 의해, 상기 마스크 패턴들(170 및 172)을 형성하기 위해 상기 마스크 막들을 패터닝하는 노광 공정에서 DOF(Depth of Focus) 마진이 감소할 수 있다.
본 발명의 개념에 따르면, 상기 제1 트렌치들(150), 상기 제2 트렌치들(152), 및 상기 제1 배선 트렌치들(156) 내에 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)이 각각 형성된 후, 상기 반도체 기판(100)의 전면 상에 상기 제1 및 제2 마스크 막들이 형성될 수 있다. 상기 트렌치들(150, 152, 및 156)은 각각 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)로 채워져 있기 때문에, 상기 마스크 막들의 상면들의 높이는 실질적으로 같은 레벨에 있을 수 있다. 이에 따라, 상기 마스크 막들을 패터닝하는 노광 공정에서 DOF(Depth of Focus) 마진이 증가할 수 있다.
상기 제1 및 제2 마스크 패턴들(170 및 172)을 식각 마스크로 상기 제1 주변 영역(PR1)의 상기 층간 유전막들(130, 145, 및 147)을 식각하여 상기 주변 플러그들(127)을 노출하는 제3 트렌치들(154)이 형성될 수 있다(S40). 상기 제3 트렌치들(154)은 상기 제2 비트 라인들(BL2) 사이에 형성될 수 있다. 즉, 상기 제2 트렌치들(152)과 상기 제3 트렌치들(154)은 상기 제2 방향(D2)을 따라 교대로 그리고 반복적으로 배치될 수 있다. 상기 제3 트렌치들(154)의 하부의 폭(W7)은 상기 제3 트렌치들(154)의 상부의 폭(W8)보다 작을 수 있다. 즉, 상기 제3 트렌치들(154)의 측벽은 경사질 수 있다. 상기 제3 트렌치들(154)의 상부의 폭(W8)은 상기 제1 트렌치들(150)의 상부의 폭(W2)보다 클 수 있다. 상기 제3 트렌치들(154)은 평면적 관점에 라인 형태를 가질 수 있다. 일 실시예에 따르면, 상기 제3 트렌치들(154)은 상기 제1 트렌치들(150) 중에서 하나와 연결될 수 있다.
상기 제1 및 제2 마스크 패턴들(170 및 172)을 식각 마스크로 상기 제2 주변 영역(PR2)의 상기 층간 유전막들(130, 145, 및 147)을 식각하여 제2 배선 트렌치들(158)이 형성될 수 있다. 상기 제2 배선 트렌치들(158)의 상부의 폭(W10)은 상기 제1 트렌치들(150)의 상부의 폭(W2)보다 클 수 있다. 상기 제2 배선 트렌치들(158)은 평면적 관점에서 라인 형태를 가질 수 있고, 상기 제3 트렌치들(154) 중 하나와 연결될 수 있다. 일 실시예에 따르면, 상기 제2 주변 영역(PR2)은 상기 제2 배선 트렌치들(158)의 일단과 상기 제1 배선 트렌치들(156)의 일단이 중첩되는 영역(K)을 포함할 수 있다. 상기 중첩 영역(K)에서, 상기 제1 및 제2 마스크 패턴들(170 및 172)은 상기 제1 배선들(L1)의 일단을 노출하는 개구부들을 가질 수 있다. 상기 제2 배선 트렌치들(158)을 형성하는 상기 식각 공정 동안, 상기 중첩 영역(K)에서, 상기 노출된 제1 배선들(L1)의 일단의 상부가 부분적으로 식각될 수 있다. 이에 더하여, 상기 제1 배선들(L1)이 경사진 측벽들을 가지는 경우, 상기 식각 공정 동안, 상기 중첩 영역(K)에서, 상기 노출된 제1 배선들(L1)의 일단의 하부 측벽 상에 상기 층간 유전막들(130, 145, 및 147)의 일부가 식각되지 않고 잔존할 수 있다. 상기 제2 배선 트렌치들(158)은 상기 제3 트렌치들(154)과 동시에 형성될 수 있다.
상기 제1 배선 트렌치들(156) 내에 상기 제1 배선들(L1)이 형성되기 전에 상기 제2 배선 트렌치들(158)이 형성되는 경우, 상기 중첩 영역(K)에서, 상기 제2 배선 트렌치들(158)의 식각 공정 동안 상기 제1 배선 트렌치들(156)의 일단의 하부면이 과식각될 수 있다. 따라서, 공정 마진이 감소할 수 있다.
본 발명의 개념에 따르면, 상기 제2 배선 트렌치들(158)이 형성되기 전에, 상기 제1 배선 트렌치들(156)은 상기 제1 배선들(L1)로 채워지기 때문에, 상기 제2 배선 트렌치들(158)의 식각 공정 동안, 상기 중첩 영역(K)에서 상기 제1 배선 트렌치들(156)의 일단의 하부면이 과식각되는 것이 방지될 수 있다. 따라서, 공정 마진이 증가할 수 있다.
도 12, 및 도 9a 내지 도 9c를 참조하면, 먼저, 상기 제2 마스크 패턴들(172)이 제거될 수 있다. 상기 제2 마스크 패턴들(172)은 에싱(ashing) 공정 및 인산 등을 이용한 스트립(strip) 공정을 이용하여 제거될 수 있다. 다음으로, 상기 제3 트렌치들(154) 및 상기 제2 배선 트렌치들(158) 내에 제3 비트 라인들(BL3) 및 제2 배선들(L2)이 각각 형성될 수 있다(S50). 상기 제3 비트 라인들(BL3) 및 상기 제2 배선들(L2)은 다마신 공정에 의해 동시에 형성될 수 있다. 구체적으로, 상기 제1 마스크 패턴들(170) 상에 상기 제3 트렌치들(154) 및 상기 제2 배선 트렌치들(158)을 채우는 도전막을 형성한 후, 상기 제1 마스크 패턴들(170)이 노출될 때까지 평탄화 공정을 수행하여 상기 제3 비트 라인들(BL3) 및 상기 제2 배선들(L2)이 형성될 수 있다. 상기 도전막은, 일 예로, 구리(Cu)를 포함할 수 있다. 상기 평탄화 공정에서 상기 제1 마스크 패턴들(170)이 정지막으로 이용됨에 따라, 상기 제3 비트 라인들(BL3) 및 상기 제2 배선들(L2)의 상면은 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)의 상면보다 높을 수 있다.
본 발명의 개념에 따르면, 상기 제2 배선들(L2)의 상면의 높이는 상기 제1 배선들(L1)의 상면의 높이보다 높을 수 있다. 따라서, 상기 제1 배선들(L1)의 일단과 상기 제2 배선들(L2)의 일단이 중첩되는 영역(K)에서, 상기 제1 배선들(L1)의 일단의 하부 측벽 상에 식각되지 않고 잔존하는 막들이 있는 경우라도, 상기 제1 배선들(L1)과 상기 제2 배선들(L2)이 상기 잔존하는 막들에 의해 분리되는 현상이 완화될 수 있다.
이 후, 상기 제1 마스크 패턴들(170)이 제거될 수 있다. 상기 제1 마스크 패턴들(170)은 건식 식각 공정을 이용하여 제거될 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 상기 반도체 기판(100) 상에 상기 비트 라인들(BL1, BL2, 및 BL3) 및 상기 배선들(L1 및 L2)를 덮는 제1 막(160), 및 제2 막(165)이 차례로 형성될 수 있다. 상기 제1 막(160)은 일 예로, 실리콘 질화물을 포함할 수 있고, 상기 제2 막(165)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
정보 저장 소자의 집적도가 높아짐에 따라, 상기 제1 주변 영역(PR1)의 동일 막 내에 교대로 배치되는 상기 제2 트렌치들(152) 및 상기 제3 트렌치들(154)이 동시에 형성되는 것이 어려울 수 있다. 따라서, 상기 동일 막 내에 상기 제2 트렌치들(152)이 먼저 형성되고, 상기 제2 트렌치들(152)이 형성된 상기 동일 막 상에 마스크 막을 형성한 후, 상기 마스크 막을 패터닝하여 형성된 마스크 패턴들을 이용하여 상기 동일 막 내에 상기 제3 트렌치들(154)이 형성될 수 있다. 이 경우, 상기 제2 트렌치들(152)의 형태에 기인하여, 상기 동일 막 상에 형성된 상기 마스크 막의 상면의 높이 산포가 발생할 수 있다. 상기 마스크 막의 상면의 높이 산포에 의해, 상기 마스크 패턴들을 형성하는 노광 공정 동안 DOF(Depth of Focus) 마진이 감소할 수 있다.
상기 제2 주변 영역(PR2)에서 상기 제1 배선 트렌치들(156)은 상기 제2 트렌치들(152)과 동시에 형성될 수 있고, 상기 제2 배선 트렌치들(158)은 상기 제3 트렌치들(154)과 동시에 형성될 수 있다. 따라서, 상술한 바와 같은 이유로, 상기 제2 배선 트렌치들(158)을 형성하기 위한 마스크 패턴들을 형성하는 노광 공정 동안 DOF(Depth of Focus) 마진이 감소할 수 있다. 또한, 상기 제2 배선 트렌치들(158)을 형성하기 위한 식각 공정 동안, 상기 제1 배선 트렌치들(156)과 상기 제2 배선 트렌치들(158)이 서로 중첩되는 영역(K)에서 과식각이 발생하여 공정 마진이 감소할 수 있다.
본 발명의 개념에 따르면, 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)을 형성하는 다마신 공정은, 상기 제3 비트 라인들(BL3), 및 상기 제2 배선들(L2)을 형성하는 다마신 공정과 분리되어 수행될 수 있다. 즉, 상기 제1 트렌치들(150), 상기 제2 트렌치들(152), 및 상기 제1 배선 트렌치들(156) 내에 상기 제1 비트 라인들(BL1), 상기 제2 비트 라인들(BL2), 및 상기 제1 배선들(L1)이 각각 형성된 후, 상기 마스크 패턴들(170 및 172)을 이용하여 상기 제3 트렌치들(154) 및 상기 제2 배선 트렌치들(158)이 형성될 수 있다. 이 경우, 상기 제2 트렌치들(152) 및 상기 제1 배선 트렌치들(156)은 상기 제2 비트 라인들(BL2) 및 상기 제1 배선들(L1)로 각각 채워져 있으므로, 그 위에 형성되는 마스크 막들은 상면의 높이가 균일할 수 있다. 따라서, 상기 마스크 막들으로부터 상기 마스크 패턴들(170 및 172)을 형성하는 노광 공정 동안 DOF 마진이 증가할 수 있다. 또한, 상기 제2 배선 트렌치들(158)을 형성하기 위한 식각 공정 동안, 상기 제1 배선 트렌치들(156)과 상기 제2 배선 트렌치들(158)이 서로 중첩되는 영역(K)에서 과식각이 방지되어 공정 마진이 증가할 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 정보 저장 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 정보 저장 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 14를 참조하면, 본 발명의 실시예들에 따른 정보 저장 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
본 발명의 실시예들에 따른 정보 저장 소자가 실장된 패키지는 상기 정보 저장 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 반도체 기판 102: 소자분리 패턴들
CR: 셀 영역 PR1, PR2: 주변 영역들
ALP: 활성라인 패턴들 CA: 셀 활성부들
PA1, PA2: 주변 활성부들 114: 주변 게이트 전극
IG: 격리 게이트 전극 CG: 셀 게이트 전극
104i: 격리 리세스 영역 104c: 셀 리세스 영역
106i: 격리 게이트 유전막 106c: 셀 게이트 유전막
108: 캐핑 패턴들 SL: 소스 라인들
140: 콘택 플러그들 DS: 정보저장 요소들
127: 주변 플러그들 130, 135, 145, 147: 층간 유전막들
150, 152, 154: 트렌치들 BL1, BL2, BL3: 비트 라인들
156, 158: 배선 트렌치들 L1, L2: 배선들

Claims (11)

  1. 기판 상에 층간 유전막을 형성하는 것;
    상기 기판의 주변 영역의 상기 층간 유전막을 패터닝하여 제2 트렌치들을 형성하는 것;
    상기 제2 트렌치들 내에 제2 비트 라인들을 형성하는 것;
    상기 제2 비트 라인들을 형성한 후, 상기 제2 비트 라인들 사이의 상기 층간 유전막을 패터닝하여, 상기 제2 트렌치들을 따라 연장되는 제3 트렌치들을 형성하는 것; 및
    상기 제3 트렌치들 내에 제3 비트 라인들을 형성하는 것을 포함하되,
    상기 제3 비트 라인들의 하면은 상기 제2 비트 라인들의 하면과 동일한 높이에 형성되는 정보 저장 소자의 제조방법.
  2. 청구항 1에 있어서,
    상기 제2 트렌치들과 상기 제3 트렌치들은 교대로 그리고 반복적으로 배열되도록 형성되는 정보 저장 소자의 제조방법.
  3. 청구항 1에 있어서,
    상기 제3 비트 라인들의 상면은 상기 제2 비트 라인들의 상면보다 높게 형성되는 정보 저장 소자의 제조방법.
  4. 청구항 1에 있어서,
    상기 제2 비트 라인들과 상기 제3 비트 라인들은 동일한 물질을 포함하는 정보 저장 소자의 제조방법.
  5. 청구항 1에 있어서,
    상기 주변 영역 상의 상기 층간 유전막을 식각하여 제1 배선 트렌치들을 형성하는 것; 및
    상기 제1 배선 트렌치들 내에 제1 배선들을 형성하는 것을 더 포함하되,
    상기 제1 배선 트렌치들은 상기 제2 트렌치들과 동시에 형성되고, 상기 제1 배선들을 상기 제2 비트 라인들과 동시에 형성되는 정보 저장 소자의 제조방법.
  6. 청구항 5에 있어서,
    상기 제3 비트 라인들의 상면은 상기 제1 배선들의 상면보다 높게 형성되는 정보 저장 소자의 제조방법.
  7. 청구항 5에 있어서,
    상기 주변 영역 상의 상기 층간 유전막을 식각하여 제2 배선 트렌치들을 형성하는 것; 및
    상기 제2 배선 트렌치들 내에 제2 배선들을 형성하는 것을 더 포함하되,
    상기 제2 배선 트렌치들은 상기 제3 트렌치들과 동시에 형성되고, 상기 제2 배선들을 상기 제3 비트 라인들과 동시에 형성되는 정보 저장 소자의 제조방법.
  8. 청구항 7에 있어서,
    상기 제2 배선들의 상면은 상기 제1 배선들의 상면보다 높게 형성되는 정보 저장 소자의 제조방법.
  9. 청구항 7에 있어서,
    상기 제2 배선들의 하면은 상기 제1 배선들의 하면과 동일한 높이를 가지도록 형성되는 정보 저장 소자의 제조방법.
  10. 청구항 7에 있어서,
    상기 제3 트렌치들 및 상기 제2 배선 트렌치들을 형성하는 것은:
    상기 제2 비트 라인들 및 상기 제1 배선들 상에 차례로 적층되고, 상기 제3 트렌치들 및 상기 제2 배선 트렌치들이 형성될 영역을 정의하는 개구부들를 가지는 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 것;
    상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 층간 유전막을 식각하는 것, 및
    상기 제2 마스크 패턴을 제거하는 것을 포함하고,
    상기 제3 비트 라인들 및 상기 제2 배선들을 형성하는 것은:
    상기 제3 트렌치들 및 상기 제2 배선 트렌치들을 채우는 도전막을 형성하는 것;
    상기 제1 마스크 패턴이 노출될 때까지 상기 도전막을 평탄화하는 것; 및
    상기 제1 마스크 패턴을 제거하는 것을 포함하는 정보 저장 소자의 제조방법.
  11. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102395997B1 (ko) * 2015-09-30 2022-05-10 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
KR20180086375A (ko) 2017-01-20 2018-07-31 삼성전자주식회사 반도체 메모리 장치
KR102524612B1 (ko) * 2017-09-19 2023-04-24 삼성전자주식회사 정보 저장 소자 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100136787A1 (en) 2006-04-13 2010-06-03 Seiichi Aritome Methods for forming bit line contacts and bit lines during the formation of a semiconductor device
US20120112362A1 (en) 2010-11-08 2012-05-10 Yong Chul Shin Semiconductor device and method of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0124644B1 (ko) 1994-05-10 1997-12-11 문정환 반도체소자의 다층금속배선의 형성방법
US6133144A (en) 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance
JP3329380B2 (ja) * 1999-09-21 2002-09-30 日本電気株式会社 半導体装置およびその製造方法
KR100456829B1 (ko) 2002-06-17 2004-11-10 삼성전자주식회사 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법
US6821879B2 (en) 2002-10-30 2004-11-23 Xerox Corporation Copper interconnect by immersion/electroless plating in dual damascene process
US8372757B2 (en) 2003-10-20 2013-02-12 Novellus Systems, Inc. Wet etching methods for copper removal and planarization in semiconductor processing
KR100552816B1 (ko) 2004-07-13 2006-02-21 동부아남반도체 주식회사 포토 마스크 및 그 제조방법과 포토 마스크를 이용한반도체 소자의 배선 형성방법
US7531448B2 (en) 2005-06-22 2009-05-12 United Microelectronics Corp. Manufacturing method of dual damascene structure
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7247560B1 (en) 2006-03-01 2007-07-24 Gary Neal Poovey Selective deposition of double damascene metal
KR100976682B1 (ko) * 2008-04-04 2010-08-18 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 제조 방법
US20090302472A1 (en) 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
KR20100055137A (ko) 2008-11-17 2010-05-26 주식회사 동부하이텍 반도체 소자 제조방법
KR20100109173A (ko) 2009-03-31 2010-10-08 주식회사 하이닉스반도체 반도체 장치의 듀얼 다마신 배선 제조 방법
KR101769612B1 (ko) 2010-12-10 2017-08-21 삼성디스플레이 주식회사 기판 평탄화 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100136787A1 (en) 2006-04-13 2010-06-03 Seiichi Aritome Methods for forming bit line contacts and bit lines during the formation of a semiconductor device
US20120112362A1 (en) 2010-11-08 2012-05-10 Yong Chul Shin Semiconductor device and method of manufacturing the same

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