CN105308737A - 制造f-ram的方法 - Google Patents

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Abstract

包括互补金属-氧化物-半导体晶体管和嵌入的铁电电容器的非易失性存储器单元以及形成相同器件的方法被描述。在一个实施例中，所述方法包括在基底的表面上形成栅级，其包括MOS晶体管的栅堆叠、覆盖在所述MOS晶体管上的第一介电层和通过所述第一介电层从其顶表面延伸到所述MOS晶体管的扩散区的第一触点。局部互连(LI)层被沉积在所述第一介电层的所述顶表面和所述第一触点上方，包括底部电极、顶部电极和二者之间的铁电层的铁堆叠被沉积在所述LI层上方，介电层且所述铁堆叠和所述LI层被图案化以形成铁电电容器和LI，所述底部电极通过LI被电耦合到所述MOS晶体管的所述扩散区。

Description

制造F-RAM的方法
相关申请的交叉引用
本申请要求在35U.S.C.119(e)下的于2013年6月27日递交的美国临时专利申请序列号61/839997、于2013年6月27日递交的美国临时专利申请序列号61/840128和于2013年6月28日递交的美国临时专利申请序列号61/841104的优先权的权益，这两者都通过引用并入本文。
技术领域
本公开一般地涉及半导体器件，更具体地说，涉及包括嵌入的或一体地形成的铁电电容器和互补金属-氧化物-半导体(CMOS)晶体管的铁电随机存取存储器(F-RAM)以及用于制造相同器件的方法。
背景
铁电随机存取存储器(F-RAM)通常包括存储元件或单元的栅格或阵列，每一个包括至少一个铁电电容器和一个或多个相关联的晶体管以选择该单元并控制到其的读或写。当外部电场被施加穿过在该单元中的铁电电容器铁电材料时，该材料中的偶极子对准场方向。在电场被移除之后，偶极子保持它们的极化状态。数据作为在每个数据存储单元中的两种可能的电极化之一而存储在单元中。例如，在一个晶体管-一个电容(1T1C)的单元中，“1”可以使用负剩余极化进行编码，且“0”使用正剩余极化进行编码。
F-RAM单元中的铁电电容器通常包括铁电材料，如上部电极和下部电极之间的锆钛酸铅(PZT)。单元中的晶体管通常是使用基准或基线互补金属-氧化物-半导体(CMOS)工艺流程制造的金属-氧化物-半导体(MOS)晶体管，包含导体、半导体、电介质和材料的形成和构图。这些材料的组合物，以及加工试剂的组合物和浓度和在这样的CMOS工艺流程中使用的温度对于每个操作受到严格控制，以确保所得到的MOS晶体管将运转正常。通常用于制造铁电电容器的材料和工艺与那些基线CMOS工艺流程显著区分开，并且可能不利地影响MOS晶体管。
因此，在传统的制造F-RAM的方法中，铁电电容器在覆盖在MOS晶体管上的单独的层中或在其中MOS晶体管被制造并通过一个或多个层被从其分离的层中被制造。本领域的技术人员将理解的是，制造F-RAM的传统的方法需要几个额外的掩模和工艺步骤，所有这些都增加制造时间、成本和降低工作存储器的成品率的缺陷密度。
概述
包括根据本公开内容的方法形成的互补金属-氧化物-半导体(CMOS)晶体管和嵌入的铁电电容器的非易失性存储器单元最小化对于CMOS工艺流程的改变、减少了制造铁电随机存取存储器(F-RAM)的成本、降低了缺陷密度且使能更严格的设计规则。
在一个实施例中，所述方法包括在第一介电层上方形成铁电电容器，该铁电电容器包括通过第一触点电耦合至MOS晶体管的扩散区的底部电极、顶部电极和两者之间的铁电层。第二介电层被形成为覆盖在铁电电容器上，第二触点通过第二介电层从其顶部表面延伸至铁电电容器的顶部电极。局部互连(LI)层沉积在第二介电层的顶部表面上方并且电耦合至第二触点。
在另一实施例中，所述方法包括在基底的表面上形成包括MOS晶体管的栅堆叠、覆盖所述MOS晶体管的第一介电层和通过所述第一介电层从其顶部表面延伸至所述MOS晶体管的扩散区的第一触点的栅级(gatelevel)。局部互连(LI)层被沉积在所述第一介电层的所述顶部表面和所述第一触点上方，包括底部电极、顶部电极和二者之间的铁电层的铁堆叠被沉积在所述LI层上方，并且所述铁堆叠和所述LI层被图案化以形成铁电电容器和LI，所述底部电极通过LI被电耦合至所述MOS晶体管的所述扩散区。
在又一实施例中，LI和LI触点使用双镶嵌工艺形成，降低了铁堆叠和得到的铁电电容器的总高度。
附图简述
本发明将从下面的详细描述中以及从下面提供的附图和所附权利要求中得到更充分的理解，其中：
图1是示出了用于制造包括嵌入的铁电电容器和金属-氧化物-半导体(MOS)晶体管的铁电随机存取存储器(F-RAM)的方法的实施例的流程图；
图2A-2I是示出了F-RAM单元在其根据图1的方法的制造期间的一部分的横截面视图的框图；
图2J是示出了根据图1的方法制造的F-RAM单元的一部分的横截面视图的框图；
图3是示出了用于制造包括嵌入的铁电电容器和MOS晶体管的F-RAM的方法的另一实施例的流程图，在该方法中局部互连的一部分形成铁电电容器的底部电极；
图4A-41是示出了F-RAM单元在其根据图3的方法的制造期间的一部分的横截面视图的框图；
图4I是示出了根据图3的方法制造的F-RAM单元的一部分的横截面视图的框图；
图5是示出了使用镶嵌或双镶嵌工艺制造包括嵌入的铁电电容器和MOS晶体管的F-RAM的方法的又一实施例的流程图；
图6A-6M是示出了F-RAM单元在其根据图5的方法的制造期间的一部分的横截面视图的框图；以及
图7是示出了根据图5的方法的可替代实施例制造的完整的F-RAM的一部分的横截面视图的框图。
详细描述
包括嵌入的或一体地形成的铁电电容器和互补金属-氧化物-半导体(MOS)晶体管的铁电随机存取存储器(F-RAM)的实施例以及制造相同器件的方法在这里参照附图进行描述。然而，特定实施例可以不用这些具体细节中的一个或多个来实施，或者可以与其他公知的方法、材料以及装置结合来实施。在下面的描述中，阐述了许多具体细节，诸如具体的材料、尺寸和工艺参数等，以提供本发明的彻底理解。在其他实例中，公知的半导体设计和制造技术没有特别详细地进行描述，以避免不必要地模糊本发明。整个说明书中对“实施例”的引用意味着，结合该实施例进行描述的特定的特征、结构、材料或特性包括在本发明的至少一个实施例中。因此，在整个说明书的不同地方，短语“在实施例中”的出现不一定都指本发明的同一实施例。此外，特定的特征、结构、材料或特性可以在一个或多个实施例中以任何合适的方式进行组合。
如本文所用的术语“在……上方”、“在……下方”、“在……之间”和“上”是指一个层相对于其他层的相对位置。因此，例如，沉积或布置在另一层的上方或另一层的下方的一个层可以直接地与另一层接触或者可以具有一个或多个中间层。此外，沉积或布置在层之间的一个层可以直接地与该层接触或者可以具有一个或多个中间层。相反，第二层“上”的第一层与该第二层接触。此外，一个层相对于其它层的相对位置被提供，假定相对于起始基底的沉积、修改以及删除膜的操作，而不考虑基底的绝对方向。
现在将参照图1和图2A至2J详细描述一种用于将铁电电容器集成或嵌入到基准或基线CMOS工艺流程中用于制造F-RAM的方法的实施例。图1是示出了用于制造包括嵌入的铁电电容器和金属-氧化物-半导体(MOS)晶体管的铁电随机存取存储器(F-RAM)的方法的实施例的流程图。图2A-2I是示出了F-RAM单元在其根据图1的方法的制造期间的一部分的横截面视图的框图。图2J是示出了根据图1的方法制造的完整的F-RAM单元的一部分的横截面视图的框图。
参照图1和图2A，工艺开始于在栅级206在基底210的表面208上形成之后使第一触点插塞或触点202和金属间电介质或第一介电层204的表面平坦，栅级包括一个或多个金属-氧化物-半导体(MOS)晶体管214的栅堆叠212，由一个或多个隔离结构216分离的第一介电层覆盖在MOS晶体管的上方和第一触点通过第一介电层从其顶部表面218延伸到在基底中的MOS晶体管中的扩散区220，如源极或漏极(方框102)。
除了源极或漏极之外，扩散区220可以包括沟道区(在该图中未示出)。一般地，基底210，以及因此，扩散区220，可以由适合用于半导体器件制造的任何材料组成。在一个实施例中，基底210是由材料的单晶体组成的体基底，材料可以包括，但不限于，硅、锗、硅-锗或III-V族化合物半导体材料。在另一个实施例中，基底210包括具有顶部外延层的体层。在具体的实施例中，体层由可包括，但不限于，硅、锗、硅-锗、III-V族化合物半导体材料和石英的材料的单晶体组成，而顶部外延层由可包括，但不限于，硅、锗、硅-锗和III-V族化合物半导体材料的单晶体层组成。顶部外延层由可包括，但不限于，硅(即以形成绝缘体上硅(SOI)半导体基底)、锗、硅-锗和III-V族化合物半导体材料的单晶体层组成。绝缘体层由可包括，但不限于，二氧化硅、氮化硅和氮氧化硅的材料组成。下部体层由可以包括，但不限于，硅、锗、硅-锗、III-V族化合物半导体材料和石英的单晶体组成。
基底210，以及因此，沟道区，可以包括掺杂剂杂质原子。在具体的实施例中，沟道区被掺杂为P型，并且在替代实施例中，沟道区被掺杂为N型。基底210中的源极和漏极扩散区220具有对于沟道区的相反的导电率。例如，在一个实施例中，基底210，以及因此，沟道区，由具有在1x1015-1x1019原子/cm3的范围内的硼浓度的掺杂硼的单晶硅组成。源极和漏极扩散区220由具有在5x1016-5x1019原子/cm3的范围内的N型掺杂剂的浓度的掺杂磷或砷的区组成。一般地，源极和漏极扩散区220具有在基底210中的80-200纳米(nm)的范围内的深度。根据本公开内容的替代实施例，源极和漏极扩散区220是P型掺杂区，而基底210和沟道区是N型掺杂区。
栅极堆叠212可以包括形成在基底210的表面208上的栅极氧化物222，形成在栅极氧化物上的栅极层224和将栅极层与第一介电层204隔离的一个或多个侧壁间隔物226。另外，虽然在该图中未示出，本领域技术人员将要理解的是，栅极层224通常被电耦合到上覆的局部互连(LI)或金属化层，诸如在下面更详细描述的第一金属化(M1)层。
第一介电层204可以包括电介质材料的单个层或电介质材料的多个层，如在实施例中所示。例如，在一个实施例中，第一介电层204包括含有由诸如等离子、低压或大气压CVD法的化学汽相沉积(CVD)工艺形成或沉积的磷硅玻璃(PSG)的下部或底部第一介电层204a，以及包括通过低压CVD(LPCVD)工具使用基于四乙基原硅酸盐(TEOS)的工艺气体或前体进行沉积的氧化硅的上部或顶部第一介电层204b。
第一触点202通过进行触点蚀刻来蚀刻暴露下方的扩散区220的第一介电层204随后填充用导电材料典型地为高熔点金属所形成的开口而形成。该触点蚀刻可使用标准的光刻技术和用于蚀刻氧化硅和/或PSG的任何合适的湿法或干法蚀刻化学来实现。合适的触点蚀刻化学可以包括，例如，使用氢氟酸(HF)的湿蚀刻，或使用包括HF和甲醇(methanol)或甲醇(methylalcohol)(CH3OH)的反应离子刻蚀(RIE)工艺气体的气相蚀刻(GPE)。形成在第一介电层204的触点开口用高熔点金属来填充。通过高熔点金属是指周期表的基团4、5和6的元件的金属，包括钛(Ti)、钽(Ta)、钨(W)和它们的氮化物或合金，它们是抗高温的。高熔点金属可以被沉积，例如，通过物理气相沉积，诸如溅射或蒸发，或通过CVD以及电解电镀。
如图1的步骤或方框102中所示，一旦形成的第一触点202和第一介电层204的表面例如使用化学机械研磨(CMP)工艺被平坦化。
接下来，参照图1和图2B，将从其中形成铁电电容器的铁堆叠层被沉积或形成在第一触点202和第一介电层204的平坦化的表面的上方(方框104)。一般地，铁堆叠层包括在顶部电极230和与下方的第一触点202中的一个电接触或电耦合到下方的第一触点202的底部电极232之间的铁电材料层，诸如锆钛酸铅(PZT)铁电层228。在一些实施例中，诸如所示出的，铁堆叠可以进一步包括氧气(O2)屏障234。氧气屏障234可以包括具有从约0.03至约0.10微米的厚度，且使用诸如CVD、原子层沉积(ALD)或物理气相沉积(PVD)的任何合适的沉积方法被沉积或形成的氮化钛铝(TiAlN)或氮化铝钛(AlTiN)的层。顶部和底部电极230、232可以包括具有从约0.05至约0.20微米的厚度，且使用CVD、ALD或PVD被沉积或形成的铱或铱氧化物的一个或多个层。在所示出的实施例中，顶部电极230是多层顶部电极，包括，例如，与PZT铁电层228接触的氧化铱(IrO2)的下部层和覆盖在顶部电极的下部层的铱(Ir)的上部层。PZT铁电层228使用CVD、ALD或PVD在底部电极232上被沉积为从约0.04至约0.10微米的厚度。
参照图1和图2C，硬掩模236形成在铁堆叠层的上方，且铁堆叠层使用图案化的硬掩模和标准蚀刻技术被图案化，以形成铁电电容器238(方框106)。在某些实施例中，硬掩模236可以包括多个层且硬掩模的材料被选择以形成氢气(H2)屏障，并在形成该铁电电容器238之后留在铁堆叠层上。硬掩模236可以包括，例如，具有从约0.15至约0.20微米的厚度，且使用PVD工艺沉积或形成的氮化铝钛(TiAlN)层。用于蚀刻铁叠层的合适的化学物质和技术可以包括标准金属蚀刻化学。
接下来，参照图1和图2D，H2屏障240的另外的层被沉积在铁电电容器238的顶部和侧壁的上方以及在第一介电层204的表面218和任何暴露的第一触点202的上方，基本上封装铁电电容器(方框108)。已经观察到，当铁电电容器238暴露于导入的氢气时，例如在后续的工艺期间，铁电电容器的性能可严重下降。H2屏障240可以包括单个材料层，或多个材料层。在一个实施例中，如所示出的，H2屏障240可以包括具有从约100至约的厚度，且通过ALD沉积的铝氧化物(Al2O3)的下部或第一氢气封装层240a，和具有从约0.02至约0.10微米的厚度，且通过CVD或ALD沉积的氮化硅(SiN)的上部或第二氢封装层240b。
参照图1和图2E，第一层间介电(ILD)层242被沉积或形成在H2屏障240的上方，ILD层被平坦化且第二或铁触点的开口244被蚀刻穿过ILD层和H2屏障到硬掩模236，以电耦合至铁电电容器238的顶部电极230，以及到任何暴露的第一触点202(方框110)。ILD层242可以包括未掺杂的氧化物的一个或多个层，诸如二氧化硅(SiO2)、氮化物，如氮化硅(SixNy)，硅氧氮化物(SixOyNz)或者作为与以上描述的金属间或第一介电层204一起的氧化物，如磷硅玻璃(PSG)。例如，在一个实施例中，ILD层242可以包括具有从约0.60至约0.80微米的厚度，由LPCVD使用TEOS沉积的SiO2。
如图1的步骤或方框110中所示，一旦形成的ILD层242的表面使用例如CMP工艺被平坦化，且第二或铁触点的开口244使用标准的光刻和触点蚀刻技术被蚀刻穿过ILD层和H2屏障240。对于SiO2ILD层242，合适的触点蚀刻技术可以包括形成图案化的光刻胶层，并用包括一氧化碳(CO)、氩(Ar)、八氟环丁烷(C4F8)或氟里昂318和可选地氮气(N2)的蚀刻化学物质来蚀刻ILD层。
接下来，参照图1和图2F，铁触点开口244被填充以形成第二或铁触点246，且局部互连(LI)层被沉积、掩模以及蚀刻以在铁触点和ILD层242的表面上方形成LI248(方框112)。按照上面所描述的第一触点202，铁触点246通过用诸如钛(Ti)、钽(Ta)、钨(W)以及它们的氮化物或合金的高熔点金属通过由诸如溅射、蒸发或CVD的物理汽相沉积来填充所述触点开口形成。在填充第一触点开口之后，例如，触点使用CMP工艺被平整化。LI248通过沉积包括使用CVD，ALD或PVD形成在铁触点和ILD层242的上方的具有从约850至约的厚度的钛(Ti)或氮化钛(TiN)的一个或多个层的LI层(该图中未示出)，且使用标准的光刻和蚀刻技术图案化该LI层而形成。例如，Ti/TiNLI层可以是使用诸如六氟化硫(SF6)、三氟化氮(NF3)或四氟甲烷(CF4)的氟基气体，诸如氯气(Cl2)或三氯化硼(BCl3)的氯基气体，和可选地氩气的混合物被干法蚀刻，以通过溅射增加蚀刻速率。
参照图1和图2G，LI248通过局部互连氮化物层(LINIT250)被覆盖或封装以在随后的工艺步骤中隔离以及保护LI(方框114)。LINIT250可以包括通过CVD或ALD被沉积至厚度约的氮化硅(SiN)层。
接下来，参照图1和图2H，第二ILD层252在LINIT250的上方被沉积或形成、被平整化，且第三或LI触点(LICON254)的开口被蚀刻穿过第二ILD层和LINIT至LI248，以电耦合至铁电电容器238的顶部电极230，以及至任何暴露的铁触点246(方框116)。按照上面描述的第一ILD层242，第二ILD层252可以包括通过CVD或LPCVD被沉积至从约0.35至约0.38微米的厚度的SiO2、氮化硅、硅氧氮化物或PSG的一个或多个层。按照上面描述的第一触点202和铁触点246，局部互连触点或LICON254通过用钛(Ti)、钽(Ta)、钨(W)以及它们的氮化物或合金被溅射、蒸发、CVD或电解电镀来填充触点开口而形成。在填充触点开口之后，触点使用例如CMP工艺被平坦化。
参照图1和图2I，金属层被沉积在第二ILD层252和LICON254上方，被掩模并蚀刻以形成第一金属化(M1)层256(方框118)。一般地，该金属层是包括铝、铜或它们的合金或混合物，并且通过诸如溅射、蒸发、或无电解电镀的PVD被沉积，至从约1000至约的厚度。该金属层使用包括例如高密度等离子体(HDP)蚀刻，以及为防止腐蚀的缺陷的各种后金属蚀刻清洁工艺的标准的光刻和金属蚀刻技术被图案化以形成M1层256。
接下来，第三ILD层258被沉积在M1层256上方被掩模被蚀刻且形成在第三ILD层的开口被填充以在基本上完整的F-RAM单元中形成第四或M1层触点260(方框120)。图2J是示出了根据图1的方法制造的完整的F-RAM单元的一部分的横截面图的框图。按照上面描述的第一和第二ILD层242、252，第三ILD层258可以包括通过CVD或LPCVD被沉积至从约0.50至约0.78微米的厚度的SiO2、氮化硅、硅-氮氧化物或PSG的一个或多个层。触点开口使用标准的触点或氧化物蚀刻形成，并且第四或M1层触点260通过用钛(Ti)、钽(Ta)、钨(W)以及它们的氮化物或合金被溅射、蒸发、CVD或电解电镀来填充触点开口而形成。在填充触点开口之后，触点使用例如CMP工艺被平坦化。
本领域的技术人员将理解的是，生产制造或制造包括上面描述的嵌入的或一体地形成的铁电电容器和CMOS晶体管的F-RAM单元的方法的实施例有利地最小化标准的互补金属-氧化物-半导体(CMOS)工艺流程中的变化，包括增加了仅仅两个附加掩模步骤，从而降低了制造铁电随机存取存储器(F-RAM)的成本。
现将参照图3和4A至4I详细描述一种用于制造包括嵌入的铁电电容器和MOS晶体管的F-RAM的方法的另一实施例，在其中局部互连的一部分形成铁电电容器的底部电极。
参照图3和图4A，工艺开始于在形成在基底406的表面404上的平坦化的栅级表面上方沉积局部互连(LI)层402(方框302)。按照图4A的实施例，栅级包括带有由一个或多个隔离结构414分离的一个或多个金属氧化物半导体(MOS)晶体管412的栅堆叠层410的金属间介电或第一介电层408，以及通过其延伸到MOS晶体管的如源极或漏极的扩散区418的一个或多个第一触点插塞或触点416。
第一介电层408可包括电介质材料的单个层或电介质材料的多个层，如在实施例中所示的。例如，在一个实施例中，第一介电层408包括含有通过CVD工艺被形成或沉积的PSG的下部或底部第一介电层408a，和包括氧化硅的、由LPCVD工具使用基于TEOS的工艺气体或前体沉积的上部或顶部第一介电层408b。
LI层402可以包括具有从约800至约的厚度，使用CVD、ALD或PVD形成在第一触点416和第一介电层408上方的钛(Ti)或氮化钛(TiN)的一个或多个层。
接下来，参照图3和图4B，铁堆叠层被沉积或形成在LI层402上方(方框304)。铁堆叠层包括PZT铁电体层420，在顶部电极422和与LI层402电接触或通过LI层402电耦合至下面的第一触点416的底部电极424之间。在一些实施例中，如所示出的，底部电极424包括LI层402的一部分或由LI层402的一部分构成。PZT铁电层420、顶部电极422和底部电极424的材料和厚度可以是与上面关于图2B描述的那些基本相同的。
可选地，在未示出的实施例中，铁堆叠层还可以包括单独的层，如在沉积PZT铁电体层420之前形成在LI层402上方的O2屏障，或者，如在实施例中示出的，LI层可以包括选择用来形成O2屏障的材料。
参照图3和图4C，硬掩模426使用标准的光刻和蚀刻技术形成在铁堆叠层上方，且铁堆叠层使用硬掩模进行蚀刻以停止在LI层402上(方框306)。
接下来，参照图3和图4D，LI掩模(图中未示出)形成在LI层402上，且该LI层被蚀刻以在铁电电容器下方形成氧气(O2)屏障429且在第一介电层408的上方形成LI430(方框308)。
参照图3和图4E，H2屏障432被沉积在铁电电容器428的顶部和侧壁上方，在第一介电层408和任何暴露的LI430的表面上方，基本上封装了铁电电容器和LI(方框310)。H2屏障432可以包括单个材料层，或包括下部或第一氢气封装层432a和上部或第二氢气封装层432b的多个材料层。沉积氢气封装层的材料、厚度和方法是与上面关于图2D描述的那些基本相同的。
接下来，参照图3和图4F，第一ILD层434被沉积或形成在H2屏障432上方，第一ILD层被平坦化且第二或铁触点的开口436被蚀刻穿过ILD层和H2屏障以电耦合至铁电电容器428的顶部电极422，至MOS晶体管的扩散区(在该图中未示出)的触点416，以及至未被铁电电容器覆盖的LI430的一个或多个部分(方框312)。沉积并蚀刻第一ILD层434和H2屏障432的材料、厚度和方法是与上面关于图2E描述的那些基本相同的。
参照图3和图4G，铁触点开口436被填充以形成第二或铁触点438(方框314)。铁触点438的材料和填充铁触点开口436的方法是与上面关于图2F描述的那些基本上相同的。
接下来，参照图3和图4H，金属层被沉积在第一ILD层434上方且被掩模并被蚀刻以形成第一金属化(M1)层440(方框316)。沉积并蚀刻第一金属层以形成M1层440的材料、厚度和方法是与上面关于图2I描述的那些基本相同的。
第二ILD层442可以沉积在M1层440上方、被掩模被蚀刻，且形成在第二ILD层的开口被填充以在基本上完整的F-RAM单元形成第三或M1层触点444(方框318)。图4I是示出了根据图3的方法制造的完整的F-RAM单元的一部分的横截面图的框图。第二ILD层的材料、厚度、以及形成第三或M1层触点444是与上面关于图2J描述的那些基本相同的。具体地，应注意的是，按照第二ILD层442可以包括一个或多个层，其包括含有SiO2、氮化硅、硅-氮氧化物或PSG的第一或下部第二ILD层442a，和含有氧化硅、由LPCVD工具使用基于TEOS的工艺气体或前体沉积的第二或上部第二ILD层442b。
本领域的技术人员将要理解的是，生产制造或制造包括上面描述的嵌入的或一体地形成的铁电电容器和CMOS晶体管的F-RAM单元的方法，有利地最小化对于标准的互补金属-氧化物-半导体(CMOS)工艺流程的改变，包括增加仅仅单一的附加的掩模步骤，以形成铁电电容器和另一个修改，即所涉及的结合与在方框308和图4D中撰述的步骤的LI掩模，从而进一步减少了制造F-RAM的成本，并使能更严格的设计规则。将进一步理解的是，在铁电电容器428的下方引入LI430以及利用LI的一部分作为底部电极424使能更严格的设计规则。
在用于制造包括嵌入的铁电电容器和MOS晶体管的F-RAM的又一种方法中，局部互连(LI)和LI触点使用镶嵌或双镶嵌工艺形成。该方法的实施例现在将参考图5和图6A至6M进行详细描述。
参照图5和图6A，工艺开始于在形成在基底606的表面604上的栅级603的表面上方沉积未掺杂的氧化物帽(NCAPOX)层602(方框502)。按照上面描述的图2A和4A的实施例，栅级603包括带有由一个或多个隔离结构614分离的一个或多个MOS晶体管612的栅堆叠610的金属间介电或第一介电层608，以及MOS晶体管的一个或多个扩散区618，诸如源极或漏极。
第一介电层608可以包括电介质材料的单个层或电介质材料的多个层，诸如通过CVD工艺形成或沉积的PSG。NCAPOX层602可以通过CVD或ALD被沉积至从约1800至约2200的厚度。
接下来，参照图5，NCAPOX层602和第一介电层608被掩模并蚀刻以使用双镶嵌工艺形成局部互连(LI)的触点(LICON)的开口(方框504)。通过双镶嵌工艺是指一个用于形成一个多层结构的反复的工艺，在其中几个工艺步骤包括，例如，形成第一掩模并蚀刻LICON的第一开口穿过NCAPOX层602和第一介电层608，接着形成第二掩模并蚀刻LI穿过NCAPOX层的也被称为镶嵌沟槽的第二开口。参照图6B，LICON的开口620可以使用标准的光刻技术以及用于蚀刻氧化硅和/或PSG的任何合适的湿法或干法蚀刻化学来蚀刻穿过NCAPOX层602和第一介电层608，如上面关于图1和2A所述的。
参照图6C，然后形成具有较大的开口的第二图案化掩模，且然后进行对于NCAPOX层602的材料选择性的第二蚀刻以蚀刻用于LI的第二开口或镶嵌沟槽622通过NCAPOX层(方框506)。
参照图5和图6D，LICON的开口620和镶嵌沟槽622被填充以形成若干个第一或LICON624和LI626(方框508)。应当理解，虽然LICON624的上部部分由与LI626相同的材料形成，并且可以具有与LI的部分相同的尺寸，LICON的这些上部部分不物理或电耦合至LI且不作为LI的一部分起作用。而这些LICON624位于随后形成的铁电电容器之下且将铁电电容器耦合至MOS晶体管612的扩散区域618。按照上面关于图2A所描述的第一触点，LICON624和LI626可以通过用诸如钛(Ti)、钽(Ta)、钨(W)和它们的氮化物或合金之类的高熔点金属通过物理气相沉积(诸如溅射或蒸发、或通过CVD或电解电镀)填充LICON的开口620和镶嵌沟槽622来形成。在一个实施例中，LICON624和LI626是通过利用CVD工艺用钨填充LICON的开口620和镶嵌沟槽622而形成。
接下来，参照图5和图6E，铁堆叠层被沉积或形成在第一介电层608和LI626的表面上方(方框510)。铁堆叠层包括与MOS晶体管612的扩散区618电接触或通过LI626以及下面的LICON624中的一个电耦合至MOS晶体管612的扩散区618的底部电极628、形成在底部电极上的PZT铁电层630和形成在PZT铁电层上的单层或多层顶部电极632。铁堆叠可以进一步包括在沉积底部电极628之前被形成或沉积的O2屏障634。O2屏障634是形成在LI626上方或顶部上的材料的分离层。LI626的材料是钨(W)且一般地可以具有与上面关于图4B描述的那些基本相同的尺寸或厚度。底部电极628、PZT铁电层630、顶部电极632和O2屏障634的材料和厚度可以是与上面关于图4B描述的那些基本相同的。
参照图5和图6F，硬掩模636形成在铁叠层的上方，且铁叠层使用诸如上面关于图4C描述的那些的硬掩模和标准蚀刻技术进行蚀刻，以停止在O2屏障634上(方框512)。
接下来，参照图5和图6G，光刻胶掩模638被形成在O2屏障634上方，且O2屏障被蚀刻以形成包括如图6H所示的形成在其上的O2屏障的铁电电容器640和LI626(方框514)。
参照图5和图6I，H2屏障642被沉积在铁电电容器640的顶部和侧壁的上方，在第一介电层608和形成在LI626上的O2屏障的表面上方，基本上封装铁电电容器和LI(方框516)。H2屏障642可以包括单个材料层，或包括下部或第一氢气封装层642a和上部或第二氢气封装层642b的多个材料层。沉积氢气封装层的材料、厚度和方法是与上面关于图2D和4E描述的那些基本相同的。
接下来，参照图5和图6J，第一ILD层644被沉积或形成在H2屏障642的上方(方框518)。沉积并蚀刻第一ILD层644和H2屏障642的材料、厚度和方法是与上面关于图2E和4F描述的那些基本相同的。
参照图5和图6K，第一ILD层644被平坦化且第二或铁触点的开口646被蚀刻穿过第一ILD层和H2屏障以电耦合至铁电电容器640的顶部电极632，以及至未被铁电电容器覆盖的LI626的一个或多个部分(方框520)。蚀刻第一ILD层644和H2屏障642的方法是与上面关于图2E和4F描述的那些基本相同的。
接下来，参照图5和图6L，铁触点开口646被填充以形成第二或铁触点648(方框520)。铁触点648的材料和填充铁触点开口646的方法是与上面关于图2F和4G描述的那些基本上相同的。
接下来，参照图5和图6M，金属层被沉积在第一ILD层644上方且被掩模并被蚀刻以形成第一金属化(M1)层650(方框522)。沉积并蚀刻第一金属层以形成M1层650的材料、厚度和方法是与上面关于图2I和4H描述的那些基本相同的。
第二ILD层652可以被沉积在M1层650上方、被掩模被蚀刻，且形成在第二ILD层的开口被填充以在基本上完整的F-RAM单元形成第三或M1层触点654(方框524)。图6M是示出了根据图5的方法制造的完整的F-RAM单元的一部分的横截面图的框图。第二ILD层的材料、厚度以及形成第三或M1层触点654是与上面关于图2J和4I描述的那些基本相同的。具体地，应注意的是，如第二ILD层652可以包括一个或多个层，其包括含有SiO2、氮化硅、硅-氮氧化物或PSG的第一或下部第二ILD层652a，和含有氧化硅、由LPCVD工具使用基于TEOS的工艺气体或前体沉积的第二或上部第二ILD层652b。
本领域的技术人员将理解的是，生产制造或制造包括使用上面描述的双镶嵌工艺嵌入的或一体地形成的铁电电容器和CMOS晶体管的F-RAM单元的方法，有利地最小化对于标准CMOS工艺流程的改变，从而进一步降低了制造F-RAM的成本以及使能更严格的设计规则。还应该理解的是，在NCAPOX层602的表面之下引入LI626使能更严格的设计规则。
图7是示出了根据图5方法的可替换的实施例制造的完整的F-RAM单元的一部分的横截面视图的框图。参照图7，在本实施例中，光致抗蚀剂掩模的形成是在关于方块514和图6G的步骤所描述的O2屏障634的上方，光致抗蚀剂掩模的形成被省略且O2屏障在形成H2屏障642的步骤之前被蚀刻或从LI626除去。
因此，包括嵌入的或一体地形成的F-RAM电容器和CMOS晶体管的铁电随机存取存储器以及制造相同器件的方法的实施例已被描述。尽管本公开内容已经参考特定的示例性实施例进行了描述，但显而易见的是，可以对这些实施例做出各种修改和改变而不脱离本公开的更宽的精神和范围。相应地，说明书和附图应被认为是说明性的而不是限制性的。
在本公开的摘要被提供以符合37C.F.R§1.72(b)，要求摘要将允许读者快速确定技术公开的技术的一个或多个实施例的性质。它根据这样的理解被提交，即它不会被用来解释或限制权利要求的范围或含义。另外，在前述详细描述中，可以看出，各种特征在单个实施例中组合在一起用于简化本公开的目的。该公开的方法不应被解释为反映所要求保护的实施例需要比在每个权利要求中表达性陈述的更多的特征的意图。相反，如以下权利要求所反映的，发明主题在于少于单个公开实施例的所有特征。因此，下面的权利要求由此被并入详细描述中，每个权利要求独立地作为单独实施例。
说明书中对一个实施例或实施例的引用意味着，结合该实施例进行描述的特定的特征、结构或特性包括在本电路或方法的至少一个实施例中。短语一个实施例在说明书中各个地方的出现不一定都指代同一实施例。

Claims (21)

1.一种方法，包括：
在基底的表面上形成栅级，所述栅级包括金属-氧化物-半导体(MOS)晶体管的栅堆叠、上覆于所述MOS晶体管的第一介电层和通过所述第一介电层从其顶表面延伸到在所述基底中的所述MOS晶体管的扩散区的第一触点；
在所述第一介电层的所述顶表面和所述第一触点上沉积局部互连(LI)层；
在所述LI层上方沉积铁堆叠，所述铁堆叠包括底部电极、顶部电极和这两者之间的铁电层，所述底部电极电耦合到所述LI层；以及
图案化所述铁堆叠和所述LI层以形成铁电电容器和LI，通过所述LI所述底部电极被电耦合到所述MOS晶体管的所述扩散区。
2.如权利要求1所述的方法，其中，所述铁堆叠的所述底部电极包括所述LI层的一部分。
3.如权利要求2所述的方法，其中，沉积所述LI层包括沉积被选择以形成氧气(O2)屏障的材料。
4.如权利要求2所述的方法，还包括用封装层封装所述铁电电容器和所述LI。
5.如权利要求4所述的方法，其中，所述封装层包括多个层，所述多个层包括氢气(H2)屏障，所述氢气(H2)屏障包含沉积在所述铁电电容器和所述LI之上的氧化铝(Al2O3)。
6.如权利要求5所述的方法，其中，所述封装层还包括在H2屏障上方的含有氮化硅的氮化物层。
7.一种方法，包括：
在基底的表面上形成栅级，所述栅级包括金属-氧化物-半导体(MOS)晶体管的栅堆叠和上覆于所述MOS晶体管的第一介电层；
在所述第一介电层中使用双镶嵌工艺形成并填充用于局部互连(LI)的沟槽和用于LI触点的开口，所述LI触点通过所述第一介电层延伸到所述基底中的所述MOS晶体管的扩散区；以及
形成包括在顶部电极和底部电极之间的铁电层的铁电电容器，其中，所述底部电极上覆于所述LI，并且通过所述LI和所述LI触点被电耦合到所述MOS晶体管的所述扩散区。
8.如权利要求7所述的方法，还包括用封装层封装所述铁电电容器和所述LI。
9.如权利要求8所述的方法，其中，所述封装层包括多个层，所述多个层包括氢气(H2)屏障，所述氢气(H2)屏障包含沉积在所述铁电电容器和所述LI上方的氧化铝(Al2O3)。
10.如权利要求9所述的方法，其中，所述封装层还包括在所述H2屏障上方的含有氮化硅的氮化物层。
11.如权利要求7所述的方法，还包括在形成所述铁电电容器之前在所述LI上方形成氧气(O2)屏障。
12.如权利要求7所述的方法，其中，形成并填充用于所述LI的沟槽以及包括在所述LI的顶部上沉积被选择以形成氧气(O2)屏障的材料层。
13.如权利要求7所述的方法，其中，形成并填充用于所述LI的沟槽以及用于所述LI触点的开口包括用钨(W)填充所述LI的所述沟槽和所述LI触点的所述开口。
14.一种方法，包括：
在基底的表面上形成栅级，所述栅级包括金属-氧化物-半导体(MOS)晶体管的栅堆叠，上覆于所述MOS晶体管的第一介电层和通过所述第一介电层从其顶表面延伸到在所述基底中的所述MOS晶体管的扩散区的第一触点；
在所述第一介电层上方形成铁电电容器，所述铁电电容器包括底部电极、顶部电极和这两者之间的铁电层，所述底部电极通过所述第一触点被电耦合到所述MOS晶体管的所述扩散区；
形成上覆于所述铁电电容器的第二介电层和穿过所述第二介电层从其顶表面延伸到所述铁电电容器的所述顶部电极的第二触点；以及
在所述第二介电层的所述顶表面上方沉积电耦合到第二触点的局部互连(LI)层。
15.如权利要求14所述的方法，还包括用封装层封装所述铁电电容器。
16.如权利要求15所述的方法，其中，所述封装层包括多个层，所述多个层包括氢气(H2)屏障，所述氢气(H2)屏障含有沉积在所述铁电电容器上方的氧化铝(Al2O3)。
17.如权利要求16所述的方法，其中，所述封装层还包括在H2屏障上方的含有氮化硅的氮化物层。
18.如权利要求14所述的方法，还包括在形成所述铁电电容器之前在所述第一触点上方形成氧气(O2)屏障。
19.如权利要求14所述的方法，还包括用局部互连氮化物层封装所述LI层。
20.如权利要求19所述的方法，还包括形成上覆于所述铁电电容器的第三介电层和通过所述第三介电层从其顶表面延伸到所述LI层的第三触点。
21.如权利要求20所述的方法，还包括在所述第三介电层上形成金属1(M1)层，其中，所述M1层通过所述第三触点被电耦合到所述LI层。
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