CN107710412B - 在预先图案化的底部电极和阻挡氧化层上制造铁电随机存取存储器的方法 - Google Patents

在预先图案化的底部电极和阻挡氧化层上制造铁电随机存取存储器的方法 Download PDF

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Abstract

描述了F‑RAM单元的结构和制造方法。F‑RAM单元包括形成在预先图案化的阻挡结构之上和形成有预先图案化的阻挡结构的铁电电容器，预先图案化的阻挡结构具有平坦化/化学和/或机械抛光的顶表面。预先图案化的阻挡结构包括具有在阻氧层上的底部电极层的结构的多个阻氧层。底部电极层形成在其上形成的铁电电容器的底部电极的至少一部分。

Description

在预先图案化的底部电极和阻挡氧化层上制造铁电随机存取 存储器的方法
相关申请的交叉引用
本申请是于2016年3月9日提交的第15/065,410号美国专利申请的国际申请，要求于2015年8月31日提交的第62/212,273号美国临时申请的优先权和权益，所有所述申请通过引用以其整体并入本文。
技术领域
本公开一般地涉及半导体器件，更具体地说，涉及包括嵌入式或一体地形成的铁电电容器和互补金属-氧化物-半导体(CMOS)晶体管的铁电随机存取存储器(F-RAM)以及用于制造所述器件的方法。
背景
铁电随机存取存储器(F-RAM)被认为是非易失性(NV)存储器，并且可以包括存储元件或单元的网格或阵列，每个存储元件或单元包括NV元件，诸如至少一个铁电电容器。F-RAM电路还可以包括选择单元并控制对NV元件的读取或写入的一个或更多个相关联的晶体管。
当外部电场被施加穿过该单元中的铁电电容器的铁电材料时，该材料中的偶极子对准电场方向。在电场被移除之后，偶极子保持它们的极化状态。数据作为每个数据存储单元中的两种可能的电极化状态之一而存储在单元中。例如，在一个晶体管-一个电容器(1T1C)的单元中，“1”可以使用负剩余极化进行编码，且“0”使用正剩余极化进行编码，或反之亦然。
概述
根据本公开内容的方法形成的、包括互补金属-氧化物-半导体(CMOS)晶体管和嵌入式铁电电容器的非易失性存储器单元最小化对于CMOS工艺流程的改变，减少了制造铁电随机存取存储器(F-RAM)的成本，降低了缺陷密度且使实现更严格的设计规则。
在一个实施例中，该方法包括形成延伸穿过基底表面上的第一电介质层的触头。在触头上形成阻挡结构。一般而言，形成阻挡结构包括：(i)在阻氧层之上以及在第一电介质层和触头的顶表面之上沉积底部电极层；(ii)图案化底部电极和阻氧层两者以在触头之上形成阻挡结构；(iii)在图案化的阻挡层和第一电介质层之上沉积第二电介质层，以及(iv)平坦化第二电介质层以暴露阻挡结构的顶表面。铁电堆叠(铁电堆)沉积在阻挡结构上。铁电堆包括沉积在阻挡结构之上的底部电极过渡层、底部电极层上的铁电层以及铁电层上的顶部电极。最后，对铁电堆进行图案化以形成具有阻挡结构的底部电极层的铁电电容器，其中阻挡层是导电的，并且铁电电容器的底部电极通过阻挡层电耦合到触头。
在另一个实施例中，形成阻挡结构还包括在沉积第二电介质层之前，使用阻氢(H2)层封装所述图案化的底部电极和阻挡层，以及平坦化第二电介质层包括去除所述阻挡结构的顶表面上的阻氢层以暴露图案化的阻挡层。
可选地，图案化底部电极和阻挡层可以包括图案化底部电极和阻挡层以同时形成局部互连(LI)和着陆焊盘(landing pad)。
附图简述
从以下的详细描述以及附图和以下提供的所附权利要求中，本发明的实施例将得到更完整的理解，其中：
图1是示出根据一个实施例制造的铁电随机存取存储器(F-RAM)单元的一部分的横截面图的框图；
图2A和图2B是示出了用于制造包括至少一个嵌入式铁电电容器和金属-氧化物-半导体场效应晶体管(MOSFET)的铁电随机存取存储器(F-RAM)的方法的实施例的流程图；
图3A-3Q是示出了在F-RAM单元根据图2A和图2B的方法制造期间其一部分的横截面视图的框图；
图3R是示出了根据图2A和图2B的方法制造的F-RAM单元的一部分的横截面视图的框图；
图4是示出了根据图2A和图2B的方法的一个可替代实施例制造的F-RAM单元的一部分的横截面视图的框图；以及
图5是示出了根据图2A和图2B的方法的另一个可替代实施例制造的F-RAM单元的一部分的横截面视图的框图。
详细描述
包括嵌入式或一体地形成的铁电电容器和金属-氧化物-半导体场效应晶体管(MOSFET)的F-RAM以及制造F-RAM的方法的实施例在这里参照附图进行描述。然而，可在没有这些具体细节的一个或更多个的情况下或与其他已知方法、材料和装置结合的情况下，实践特定的实施例。在下文的描述中，阐述了许多具体的细节(例如特定的材料、尺寸和工艺参数等)以提供对本文档的完全理解。在其他实例中，没有特别详细地描述公知的半导体设计和制造技术和工艺以避免不必要地使本文档模糊。贯穿本说明书对“实施例”的引用意味着结合该实施例描述的特定的特征、结构、材料或特性被包括在本文档的至少一个实施例中。因此，在贯穿本说明书的不同位置出现的短语“在实施例中”不一定指的是本文档的同一实施例。此外，特定的特征、结构、材料或特性可以被以任意适当的方式在一个或更多个实施例中进行组合。
本文所使用的术语“在......之上”，“在......之下”，“在......之间”和“在......上”指的是一层相对于其他层的相对位置。因此，例如，被沉积或布置或形成在另一层之上或之下的一层可与该另一层直接接触或可具有一个或更多个中间层。此外，被沉积或布置或形成在多个层之间的一层可与该多个层直接接触或可具有一个或更多个中间层。作为对比，“在”第二层“上”的第一层与该第二层接触。此外，一层相对于其他层的相对位置被提供，假设操作相对于初始基底沉积、改性和移除薄膜，而不考虑基底的绝对定向。
图1示出根据一个实施例制造的F-RAM单元100的一部分的横截面图。如图1所示，F-RAM单元100可以被称为使电容器在插头结构上，其中铁电电容器102被布置在触头118(插头)上。参照图1，铁电电容器102可以包括在顶部或上部电极106与底部或下部电极108之间的铁电材料层104。F-RAM单元100中的晶体管110可以是在基底112上制造的MOSFET或FET，其使用标准或基准互补-金属-氧化物-半导体(CMOS)工艺流程制造，涉及导电的、半导体的和电介质的材料的形成和图案化。这些材料的组分以及处理试剂的组分和浓度和这种CMOS工艺流程中使用的温度被针对每个操作严格控制，以确保所得到的MOSFET将正常工作并符合系统设计要求。因此，在F-RAM 100的一些制造方法中，铁电电容器102被制造在覆盖CMOS层116的单独的F-RAM层114中，在所述CMOS层116中制造MOSFET 110并且通过一个或更多个触头或插头118将MOSFET 110连接到其上。触头延伸到基底112中的MOS晶体管110的扩散区120和/或到达单独的布线层122，布线层122在覆盖在F-RAM层114上的另一个电介质层124中被制造并且通过另外的触头126连接到MOSFET 110和铁电电容器102。
用于制造MOSFET 110、触头118和布线层122的材料和工艺可能与铁电电容器工艺流程不兼容，并且可能不利地影响其性能。例如，当在CMOS层116中的触头118之上制造铁电电容器102时，用于制造铁电电容器102的工艺和/或材料可能氧化金属元件(例如在触头118中使用的钨)，并影响其导电性。因此，在这种触头118之上形成的铁电电容器102通常包括触头118和底部电极108之间的氧化阻挡层或阻氧层128。在一个实施例中，顶部电极106、铁电材料层104、底部电极108和阻氧层128可以在单个工艺步骤中同时被图案化或者在单个步骤中被图案化以形成铁电电容器102堆叠。
本领域技术人员将会理解，上述制造F-RAM单元100的方法，特别是在单个工艺步骤中图案化以形成铁电电容器102堆叠，可以增加铁电电容器102的高宽比以及F-RAM单元100的总体尺寸或高度，铁电电容器102的高宽比为堆叠/堆叠之间的间隙(空间)的高度。此外，可能需要多个额外的掩模和处理步骤，所有这些都会增加制造时间、成本和缺陷密度，降低可行存储器的产量。
现在将参照图2A和2B及图3A-3Q详细描述用于将铁电电容器集成或嵌入到标准或基准CMOS工艺流程中以制造F-RAM的方法的另一个实施例。图2A和2B是示出了用于制造包括至少一个在插头上的嵌入式铁电电容器和金属-氧化物-半导体(MOS)晶体管的铁电随机存取存储器(F-RAM)的方法的实施例的组合流程图。图3A-3Q是示出了F-RAM单元300在其根据图2A和2B的方法制造期间的一部分的横截面视图的框图。图3R是示出了根据图2A和2B的方法制造的包括铁电电容器的完成的F-RAM单元300的一部分的横截面视图的框图。
参考图2A和图3A，在基底或晶圆310的表面306上形成CMOS电路之后，该工艺开始于平坦化第一接触插头或触头302以及第一电介质层304或互补金属-氧化物-半导体(CMOS)层的表面。CMOS电路可以包括由一个或更多个隔离结构314例如浅沟槽隔离物(STI)隔开的一个或更多个MOS晶体管312。第一电介质层304被布置成覆盖并至少部分地封装MOS晶体管312。第一触头302可以从第一电介质层304的顶表面316延伸穿过第一电介质层304到基底310上的MOS晶体管312的扩散区318，例如源极或漏极(框202)。
除了源极和漏极之外，扩散区318也可以包括用于MOS晶体管312的沟道区。一般地，基底310以及因此扩散区318，可以由适合用于半导体器件制造的任何材料组成。在一个实施例中，基底310是由以下材料的单晶体组成的大块基底(bulk substrate)，该材料可以包括，但不限于，硅、锗、硅-锗或III-V族化合物半导体材料。在另一个实施例中，基底310可包括具有顶部外延层的体层。在具体的实施例中，体层由可包括，但不限于，硅、锗、硅-锗、III-V族化合物半导体材料和石英的材料的单晶体组成，而顶部外延层由可包括，但不限于，硅、锗、硅-锗和III-V族化合物半导体材料的单晶体层组成。顶部外延层由可包括，但不限于，硅(即以形成绝缘体上硅(SOI)半导体基底)、锗、硅-锗和III-V族化合物半导体材料的单晶体层组成。
基底310，以及因此，沟道区，可以包括掺杂物杂质原子。在一个实施例中，沟道区为掺杂的P型，并且在替代实施例中，沟道区为掺杂的N型。基底310中的源极和漏极扩散区318可具有与沟道区相反的导电类型(即，P型或N型)。例如，在一个实施例中，基底310，以及因此，沟道区，由具有在1x 1015-1x 1019原子/cm3的范围内的硼浓度的掺杂硼的单晶硅组成，这可使其为掺杂的P型。源极和漏极扩散区318由具有在5x 1016到5x 1019原子/cm3的范围内的N型掺杂物浓度的掺杂磷或砷的区组成，这可以使MOS晶体管312成为N-沟道MOS(NMOS)。在一个实施例中，源极和漏极扩散区318在基底310中可具有在80到200纳米(nm)的范围内的深度。根据本公开的替代实施例，源极和漏极扩散区318是P型掺杂区，而基底310和沟道区是N型掺杂区，这可使MOS晶体管312成为P-沟道MOS(PMOS)。
每个MOS晶体管312可以包括形成在基底310的表面306上的栅极氧化物322，形成在栅极氧化物322上的栅极层324和将栅极层324与第一电介质层304隔离的一个或更多个侧壁间隔物326。另外，虽然在该图中未示出，本领域技术人员将要理解的是，栅极层324通常被电耦合到上覆的局部互连(LI)层或金属化层，诸如在下面更详细描述的。
第一电介质层304可包括电介质材料的单个层或电介质材料的多个层，如图3A清楚所示的实施例中一样。例如，在一个实施例中，第一电介质层304包括含有由诸如等离子、低压或常压化学汽相沉积(CVD)的CVD工艺形成或沉积的磷硅玻璃(PSG)的下部或底部第一电介质层304a，以及包括通过低压CVD(LPCVD)工具使用基于原硅酸四乙酯(TEOS)的工艺气体或前体进行沉积的二氧化硅的上部或顶部第一电介质层304b。
可通过首先执行触头开口蚀刻步骤来在第一电介质层304中蚀刻触头开口直到下方的扩散区318暴露而形成第一触头302。之后可以使用诸如高熔点金属之类的导电材料填充形成的触头开口。该触头开口蚀刻步骤可使用标准的光刻技术和用于蚀刻氧化硅层和/或PSG的任何合适的湿蚀刻或干蚀刻化学工艺来实现。合适的触头开口蚀刻化学工艺可以包括，例如，使用氢氟酸(HF)的湿蚀刻，或使用包括HF和甲醇(methanol)或甲醇(methylalcohol)(CH3OH)的反应离子蚀刻(RIE)工艺气体的气相蚀刻(GPE)。形成在第一电介质层304的触头开口用高熔点金属来填充。高熔点金属元素通常是指周期表的4、5和6族，包括钛(Ti)、钽(Ta)、钨(W)和它们的氮化物或合金，这些是抗高温的。高熔点金属可以例如通过物理气相沉积(PVD)，诸如溅射或蒸发，或通过CVD以及无电电镀被沉积。
如图2的步骤或方框202所示，一旦被形成，第一触头302和第一电介质层304的表面例如使用化学机械抛光(CMP)工艺被平坦化或抛光。CMP工艺的结果是公共平坦顶表面316，如图3A清楚所示。
参考图2A和图3B，形成预先图案化的阻挡结构400(该图中未示出)开始于在第一触头302和第一电介质层304的公共平坦顶表面316之上沉积或形成阻氧层328(方框204)。接下来，在一个或更多个触头302之上形成阻挡结构(未在该图中示出)，在该阻挡结构上将形成铁电电容器(未在该图中示出)。阻挡结构包括选择用于形成对湿气、铅、氧气(O2)和/或氢气(H2)的阻挡的材料。通常，所选材料是导电的。在一个实施例中，阻氧层328可以包括沉积在第一电介质层304和触头302的公共平坦顶表面316之上的单个材料层，诸如厚度约为0.05μm至约0.5μm或其他适当厚度的钛铝氮化物(TiAlN)层。
在其他实施例中，例如图3B中所示的那样，阻氧层328可以包括多个层，其包括第一阻氧层328a和第二阻氧层328b，第一阻氧层328a沉积在第一电介质层304的和触头302的公共平坦顶表面316之上、包括厚度为约0.03μm至约0.2μm的氮化钛(TiN)，第二阻氧层328b沉积在第一阻氧层328a之上、包括厚度为约0.03μm至约0.10μm或其他适当厚度的钛铝氮化物(TiAlN)。可以使用诸如CVD、原子层沉积(ALD)或物理气相沉积(PVD)的任何合适的沉积方法沉积或形成第一和第二阻氧层328中的任一个或两者。在另一个实施例中，阻氧层328可以包括通过CVD、ALD或PVD沉积在公共平坦顶表面316之上的单层钛铝氮氧化物(TiAlOxNy)。由TiAlOxNy构成的阻氧层328的一部分可以在其顶表面附近相对富氧且在其底表面附近富含氮。
参考图2A和图3C，制造过程继续进行底部电极层329沉积。底部电极层329可以包括使用CVD、ALD或PVD沉积或形成的厚度为约60nm至360nm或其他合适厚度的单层铱(Ir)。可选地或另外地，底部电极层329可以包括使用CVD、ALD或PVD沉积或形成的铂(Pt)。在一个实施例中，底部电极层329可以最终充当可以在其上形成的铁电电容器(在该图中未示出)的底部电极。
参考图2A和图3D，掩模(未示出)形成在阻氧层328和底部电极层329之上。随后，蚀刻阻氧层328和底部电极层329以形成一个或更多个图案化的阻挡叠层331，如图3D所示(方框208)。在一个实施例中，根据器件设计和要求，可以在第一触头302和第一电介质层304的公共平坦顶表面316上的不同位置形成多个图案化的阻氧叠层331。并且根据它们的位置、随后的连接和/或尺寸，每个图案化的阻氧叠层331可以形成为下列结构的一部分并且最终被配置为下列结构：i.用于铁电电容器(在该图中未示出)的形成在触头302之上的阻氧/底部电极结构330，ii.本地互连(LI)332，或者iii.在触头302之上形成的着陆焊盘333。在一个实施例中，LI 332通过触头302将第一电介质层304的顶部上的器件电连接到形成在CMOS或第一电介质层304中的器件，和/或通过第二或铁触头356电连接到在形成LI的层上方形成的器件，如图3R所示。着陆焊盘333将一些触头302盖到下面的扩散区318，并作为附加触头356的着落焊盘，如图3R所示。在一个实施例中，在两个相邻的阻氧/底部电极结构330之间可以存在着陆焊盘333。
在一个实施例中，用于形成图案化的阻氧叠层331的掩模(未示出)可以包括硬掩模或光刻胶掩模，并且可以使用标准的光刻和蚀刻技术蚀刻阻氧层328和底部电极层329。例如，可以使用诸如六氟化硫(SF6)、三氟化氮(NF3)或四氟甲烷(CF4)等氟基气体、诸如氯气(Cl2)或三氯化硼(BCl3)的氯基气体以及任选的氩气的混合物以通过溅射提高蚀刻速率，来对由TiN或TiAlN或TiAlOxNy构成的阻氧层328进行干蚀刻。在一个实施例中，用于蚀刻包括Ir或Pt的底部电极层329的合适的化学工艺和技术可以包括标准金属蚀刻化学工艺，包括例如高密度等离子体(HDP)蚀刻，以及各种金属后蚀刻清洁处理以防止腐蚀缺陷。
接着，参考图2A和图3E，形成预先图案化的阻挡结构400(该图中未示出)可以进一步包括用阻氢(H2)层334封装或沉积在图案化的阻氧/底部电极结构331之上(方框210)。已经观察到，当在第一电介质层304之中或之下的CMOS电路之上形成的铁电电容器和/或器件或晶体管暴露于引入的氢气时，CMOS电路之上的器件诸如铁电器件的性质可能会严重退化。在一些实施例中，例如所示出的，阻氢层334可以包括多个层，包括厚度为约至约或其他合适厚度的氧化铝(Al2O3)的第一阻氢层334a，其通过ALD沉积在已经图案化的阻氧叠层331和公共平坦顶部表面316之上，以及包括厚度为到约或其他合适厚度的氮化硅(SiXNY)的上部或第二阻氢层334b，其通过CVD或ALD沉积。在一个替代实施例中，阻氢层334可以是仅包括氮化硅(SiXNY)的单层。
参考图2A和图3F，可选地，共形的第二电介质层336可以沉积在阻氢层334之上(方框212)。在替代实施例中，与第一电介质层304一样，第二电介质层336可以包括一层或更多层与阻氢层334的材料兼容的合适的电介质材料以及用于制造铁电电容器和第二触头(在该图中未示出)的材料。用于第二电介质层336的合适的电介质材料可以包括磷硅酸盐玻璃(PSG)和氧化硅。例如，如图3F清楚所示，第二电介质层336包括通过CVD工艺，例如使用基于原硅酸四乙酯(TEOS)的工艺气体或足以用于化学机械抛光(CMP)工艺的前体的等离子体、低压或常压CVD，沉积在两层阻氢层334(上部的SixNy阻氢层334b和下部的Al2O3阻氢层334a)之上的单层氧化硅。或者，第二电介质层336包括沉积在SixNy的单个阻氢层334之上的单层氧化硅。
在一个可选的实施例中，如图3G清楚所示，第二电介质层336不被沉积且被去除。代替地，由SixNy组成的顶部阻氢层334b使用CVD或本领域已知的其它适当沉积方法沉积在由Al2O3组成的底部阻氢层334a之上。
在另一个可选的实施例中，如图3H清楚所示，Al2O3的底部阻氢层334a被省略，并且仅SixNy的阻氢层334b直接沉积在第一触头302和第一电介质层304的公共平坦顶表面316和图案化的阻氧叠层331的顶表面。
接着，参考图2A和图3I，当阻氢结构337和图案化的阻氧叠层331的顶表面被抛光或平坦化以形成平坦化的顶部阻挡表面402时，完成了预先图案化的阻挡结构400的形成。例如，平坦化可以包括CMP工艺以暴露图案化的阻氧叠层331中的底部电极层329的顶表面(方框214)。在一个实施例中，平坦化工艺包括去除第二电介质层336和/或阻氢层334，直到至少一个图案化的阻氧叠层331的底部电极层329的顶表面被暴露。如之前所解释的，每个图案化的阻氧叠层331可以形成下列项的主要部分并且作为任一下列项执行：i.形成在触头302之上的用于铁电电容器(在该图中未示出)的阻氧/底部电极结构330，ii.本地互连(LI)332，或者iii.在触头302之上形成的着陆焊盘333。因此，将理解，如在所示的实施例中，当第二电介质层336和/或阻氢层334被移除以暴露多于一个图案化的阻氧叠层331的顶表面时，各种数量的阻氧/底部电极结构330、LI 332和着陆焊盘333可以被形成并彼此由多于一个新形成的阻氢结构337分开。
参考图3J，示出了根据图3A-3I中描述的实施例制造的预先图案化的阻挡结构400的代表性横截面图。在一个实施例中，预先图案化的阻挡结构400包括平坦化的顶部阻挡表面402，其可以是图2A、方框214中描述的处理步骤的结果。根据器件设计和要求，在预先图案化的阻挡结构400中的不同位置上形成有多个阻氧/底部电极结构330、LI 332和着陆焊盘333，其可以通过配置在方框208中使用的掩模进行调整。如图3J清楚所示，阻氧/底部电极结构330、LI 332和着陆焊盘333中的每一个可以被阻氢结构337分开，并且包括类似的结构，其中图案化的底部电极层329被布置在图案化的阻氧层328上。
如图3J清楚所示，可以调整用于形成图案化的阻氧叠层331的掩模(未示出)以配置阻氧/底部电极结构330、LI 332和着陆焊盘333的长度。例如，阻氧/底部电极结构330包括长度L1，其可以根据随后在其上形成的铁电电容器(在该图中未示出)来配置，反之亦然。
也如图3J所示，可以有阻氢结构的四个可选实施例337a-d。阻氢结构的第一可选实施例337a可以根据图3H中描述的工艺来制造，其中仅布置由SixNy组成的顶部阻氢层334b。阻氢结构的第二可选实施例337b可以根据图3G中描述的工艺来制造，其中由SixNy组成的顶部阻氢层334b布置在由Al2O3组成的底部阻氢层334a之上。阻氢结构的第三和第四可选实施例337c和337d可以根据图3F中描述的工艺来制造，其中第二电介质层336可以布置在阻氢层334上。阻氢结构的第三可选实施例337c包括单个顶部阻氢层334b及阻氢结构的第四可选实施例337d包括双层阻氢层334(顶部和底部阻氢层334b与334a)。
参考图2A和图3K，将在其上形成铁电电容器的至少一部分的铁电堆叠层沉积或形成在预成型或预先图案化的阻挡结构400的平坦化的顶部阻挡表面402之上。在一个实施例中，铁电堆叠层包括布置在顶部电极340和薄的底部电极(BE)过渡层342之间的铁电材料层，例如锆钛酸铅(PZT)铁电层338。在一个实施例中，薄的BE过渡层342可以电接触一个或更多个下面的第一触头302或通过阻氧/底部电极结构330的底部电极层329和阻氧层328的导电材料电耦合到一个或更多个下面的第一触头302，并且通过第一触头302电耦合到MOS晶体管312的扩散区318。
在一个实施例中，顶部电极340可以包括具有约0.05μm至约0.20μm的组合厚度或其他合适的厚度的一层或更多层铱或二氧化铱，且使用CVD、ALD或PVD被沉积或形成。如图3K所示，顶部电极340是多层顶部电极，包括例如与PZT铁电层338接触的下层二氧化铱(IrO2)和覆盖在顶部电极340的下层的上层铱(Ir)。PZT铁电层338使用CVD、ALD或PVD在薄的BE过渡层342上形成约0.04μm至约0.10μm的厚度。薄的BE过渡层342可以布置在预先图案化的阻挡结构400的平坦化的顶表面402上。在一个实施例中，薄的BE过渡层342可以包括使用CVD、ALD或PVD沉积或形成的IrO2或Ir的薄层。与在其下方在阻氧/底部电极结构330中的具有大约60nm到360nm的厚度或其他适当厚度的厚的多的底部电极层329相比，薄的BE过渡层342可以具有大约5nm到30nm的厚度或者其他合适的厚度。薄的BE过渡层342和底部电极层329之间的厚度比因此大约为1:12。由于薄的BE过渡层342和底部电极层329以至少两个单独步骤分开形成或图案化，并且在薄的BE过渡层342沉积之前平坦化或抛光底部电极层329的顶表面，所以可以存在两个层342和329之间的底部电极界面410。在一个实施例中，即使薄的BE过渡层342和底部电极层329包括类似的构建材料，例如Ir，底部电极界面410仍然可以存在。薄的BE过渡层342和底部电极层329可以由不同的材料构成。
在所公开的制造工艺中，薄的BE过渡层342的功能之一是在铁电堆叠的形成期间在PZT铁电层338与阻氢层结构337之间提供物理阻挡。PZT铁电层338可以与电介质(例如可能存在于阻氢结构337中的氧化物)发生化学反应，并且这种化学反应可能影响PZT铁电层338的完整性。此外，与底部电极层329的抛光/平坦化顶表面相比，薄的BE过渡层342可以提供未抛光和新形成的顶表面，以更好地接收PZT铁电层338沉积。在去除薄的BE过渡层342的实施例中，经过CMP工艺的预图案化的阻挡结构400的平坦化顶表面402可包括可能不利地影响PZT铁电层338沉积的粗糙表面。
参考图2A和图3L，图案化的硬掩模344利用标准的沉积、光刻和蚀刻技术在铁电堆叠层338、340、342之上形成(方框218)。在某些实施例中，硬掩模344可以包括多个层且硬掩模的材料被选择以形成诸如阻氢(H2)层的阻挡层，其在蚀刻以形成铁电电容器(未示出)之后留在铁电堆叠层上。硬掩模344可以包括例如具有约0.15μm至约0.30μm的厚度或其他合适的厚度，且使用PVD工艺沉积或形成的钛铝氮化物(TiAlN)层。用于蚀刻硬掩模344的适合的化学工艺和技术可包括使用诸如六氟化硫(SF6)、三氟化氮(NF3)或四氟甲烷(CF4)的氟基气体，诸如氯气(Cl2)或三氯化硼(BCl3)的氯基气体，和可选地氩气的混合物以通过溅射增加蚀刻速率。
接着，参考图2B和图3M，使用图案化的硬掩模344和标准蚀刻技术对铁电堆叠层338、340、342进行图案化，以在先前制造的阻氧/底部电极结构330之上形成铁电电容器346(方框220)。在一个实施例中，每个铁电电容器346可以包括图案化的硬掩模344、顶部电极340、PZT铁电层338和底部电极341。如图3M所示，底部电极341是由薄的BE过渡层342和底部电极层329形成的复合结构，BE过渡层342和底部电极层329之间具有潜在的底部电极界面410。在一个实施例中，薄的BE过渡层342和底部电极层329的厚度比大约在1:12的范围内。厚度上的相对显著差异可以指示作为铁电电容器346的电极之一的底部电极341的功能可以主要由底部电极层329执行。此外，可以理解的是，与某些常规实施例相反，底部电极层329和铁电电容器346的其余部分以至少两个分开的步骤被图案化或蚀刻或显影。
用于蚀刻铁电堆叠层338、340、342的合适的化学工艺和技术可以包括标准金属蚀刻化学工艺，包括例如高密度等离子体(HDP)蚀刻，以及各种金属后蚀刻清洁工艺以防止腐蚀缺陷。应该理解，本公开的方法的显著优点在于，因为铁电电容器346形成在预先图案化的阻氧/底部电极结构330之上并具有预先图案化的阻氧/底部电极结构330，所以在蚀刻或图案化层以形成预先图案化的阻氧/底部电极结构330尤其是由Ir或Pt构成的底部电极层329期间形成的导电残留物，不会被重新沉积在铁电电容器346的侧壁上。图案化或蚀刻具有相对较小厚度的由Ir或IrO2构成的薄的BE过渡层342可能导致关于导电残留物的较少问题。铁电电容器346的侧壁上的导电残留物可以在底部电极341和顶部电极340之间形成高泄漏路径，损害铁电电容器346的操作，或者当导电残留物过量时，使底部电极341和顶部电极340短路，从而使铁电电容器346不起作用。由于诸如Ir或IrO2的导电残留物难以从铁电电容器346的侧壁清除，所以它也可能成为蚀刻工艺中的障碍。应该理解的是，由于BE过渡层342相对较薄，与某些传统实施例相比，铁电堆叠层338、340、342的蚀刻时间可能大大减少。在一个实施例中，由蚀刻引起的PZT铁电层338中的估计破坏可由于较短的蚀刻时间而减少。铁电堆叠层338、340、342的图案化被构造成停止在阻挡结构的顶表面。
在一个实施例中，以两个单独的步骤图案化，铁电电容器346的长度L2可以通过调整图案化的硬掩模344的尺寸而相应于预图案化的阻氧/底部电极结构330的长度L1来配置。在一些实施例中，铁电堆叠层338、340、342可以不具有相同的长度。在那些实施例中，铁电电容器346的长度L2可以指薄的BE过渡层342的长度。
参考图2B和图3N，阻氢或H2封装层348被沉积在铁电电容器346的顶表面和侧壁之上以及LI 332、着陆焊盘333的顶表面之上，包括阻氢结构337的预先图案化的阻挡结构400的任何暴露的表面之上，基本上封装了铁电电容器346(方框222)。已经观察到，当铁电电容器346的任一部分暴露于引入的氢气时，例如在后续的处理期间，铁电电容器346的性能可严重下降。H2封装层348可以包括单个材料层或多个材料层。在一个实施例中，如所示出的，H2封装层348可以包括具有约至约的厚度或其他合适的厚度，且通过ALD沉积的氧化铝(Al2O3)的下部或第一氢气封装层348a，和包括具有约至约的厚度或其他合适的厚度，且通过CVD或ALD沉积的氮化硅(SixNy)的上部或第二氢气封装层348b。
参考图2B和图3O，第三电介质层350或层间电介质(ILD)在H2封装层348之上沉积或形成并随后被平面化(方框224)。第三电介质层350可以包括一层或更多层未掺杂的诸如二氧化硅(SiO2)的氧化物，诸如氮化硅(SixNy)的氮化物，氮氧化硅(SixOyNz)或者与上文描述的第一电介质层304一样的氧化物，如磷硅玻璃(PSG)。例如，在一个实施例中，第三电介质层350可以包括具有从H2封装层348的顶部开始的约0.1μm至约0.3μm的最终后CMP厚度或其他合适的厚度的SiO2，并且其通过使用原硅酸四乙酯Si(OC2H5)4(TEOS)的LPCVD沉积。
接着，参考图2B和图3P，在第三电介质层350上形成图案化的掩模层352(方框226)。现在参考图2B和图3Q，使用标准的光刻和蚀刻技术，第二触头开口354被蚀刻穿过第三电介质层350用于铁电触头或第二触头(在这些图中未示出)通过硬掩模344电耦合到铁电电容器346的顶部电极340以及LI 332和/或着陆焊盘333(方框228)。对于由SiO2构成的第三电介质层350，适当的掩模和蚀刻技术可以包括形成图案化的光致抗蚀剂层，并用蚀刻化学物质蚀刻第三电介质层350，所述蚀刻化学物质包括一氧化碳(CO)、氩(Ar)、八氟环丁烷(C4F8)或和任选的氮气(N2)。
参考图2B和图3R，可以填充铁电触头开口354以形成第二或铁电触头356(方框230)。与上面描述的第一触头302一样，铁电触头356可通过用诸如钛(Ti)、钽(Ta)、钨(W)以及它们的氮化物或合金的高熔点金属通，经由诸如溅射、蒸发或CVD的物理汽相沉积来填充触头开口形成。在填充第二触头开口354之后，使用例如CMP工艺将铁电触头356和第三电介质层350平坦化。图3R是示出了根据图2A和2B的方法制造的包括铁电电容器346的F-RAM单元300的基本完成的部分的横截面视图的框图。
参考图2B并再次参考图3R，金属层被沉积在第三电介质层350之上且被掩模和蚀刻以形成多个第一金属化(M1)层358(方框232)。通常，M1层358可以是或者包括铝、铜或者其合金或者其混合物，并且通过诸如溅射、蒸发或者无电电镀的PVD来沉积至大约至的厚度或者其他适当的厚度。在一个实施例中，使用标准的光刻和金属蚀刻技术(包括例如高密度等离子体(HDP)蚀刻)和各种后金属蚀刻清洁工艺来防止腐蚀缺陷，将金属层图案化以形成M1层358。
本领域的技术人员将理解的是，生产或制造上面描述的包括嵌入式或一体地形成的铁电电容器和CMOS晶体管的F-RAM单元的方法的实施例有利地最小化标准的互补金属-氧化物-半导体(CMOS)工艺流程中的变化，包括增加了仅仅两个附加掩模步骤，从而降低了制造铁电随机存取存储器(F-RAM)的成本。在作为例子示出在图3R的实施例中，在两个铁电电容器346之间布置着陆焊盘333。
将进一步理解的是，完成的铁电电容器346中的多个层被减少了至少一个层(即，阻氧和底部电极层329)，所述阻氧和底部电极层329通常形成并图案化为具有以传统方法形成的铁电堆叠层，铁电电容器的堆叠高度比通过传统方法形成的那些降低了约50％。
另外，由于高宽比的改变，蚀刻铁电堆叠层338、340、342的挑战减小，使得铁电电容器346的侧壁更加垂直，并且对于相同的设计布局，提供更大的帽尺寸(铁电电容器346的顶表面)，或者两个铁电电容器346之间的较小的间隙/节距距离，或者相同的顶表面尺寸的铁电电容器346可以更靠近地布置在一起。例如，基于130nm工艺要求，铁电电容器346之间的距离/节距可以从大约180nm减小到大约145nm，这可能导致F-RAM单元尺寸缩小大约5％，或者总的存储器单元尺寸缩小大约15％。除上述之外，较薄的第三电介质层350使得第二或铁电触头356具有较低的高宽比，有利于触头蚀刻和填充，并增加可行器件的产量。最后，要注意的是，通过从图案化的阻氧叠层331形成LI 332和着陆焊盘333，其在后续处理期间基本上消除了氧化在下面的第一触头302中使用的金属的可能性。而且，可以不需要蚀刻穿透第三电介质层350和第一电介质层304两者以到达扩散层318的深通孔。
图4是示出了根据图2A-2B和图3A-3R的方法的可替换的实施例制造的完成的F-RAM 400的一部分的横截面视图的框图。参考图4，在该实施例中，图案化铁电堆以在先前制造的阻氧/底部电极结构330之上形成铁电电容器346(方框220)包括图案化铁电堆以形成具有比阻氧/底部电极结构330的长度L1更大的长度L2的薄的底部电极342。在一个实施例中，薄的BE过渡层342可以部分地布置并且与阻氢结构337直接接触。本领域技术人员将会理解，其中阻氧/底部电极结构330具有比铁电电容器346的薄的BE过渡层342更小的尺寸的该实施例将改善未对准公差，从而有助于制造过程并增加可行器件的产量。而且，如图4所示，F-RAM 400可以包括采用图3J中的337d的实施例的阻氢结构337，其中阻氢结构337包括第一和第二阻氢层334a、334b和第二电介质层336。将会理解的是，其他实施例，例如图3J中清楚地示出的包括337a、337b、337c和337d的实施例可以在F-RAM 400中采用。
图5是示出了根据图2A-2B和图3A-3R的方法的另一可替换的实施例制造的完成的F-RAM 500的一部分的横截面视图的框图。参考图5，在该实施例中，图案化铁电堆以在先前制造的阻氧/底部电极结构330之上形成铁电电容器346(方框220)包括图案化铁电堆以形成具有与阻氧/底部电极结构330的长度L1类似的长度L2的薄的底部电极342。此外，薄的BE过渡层342被图案化以与先前制造的阻氧/底部电极结构330对准。在一个实施例中，如果阻氧/底部电极结构330包括的厚度或其他适当的厚度，则薄的BE过渡层342与阻氧/底部电极结构330之间的未对准公差将在大约至
因此，包括嵌入式或一体地形成的F-RAM电容器和CMOS晶体管的铁电随机存取存储器以及制造相同器件的方法的实施例已被描述。虽然参考具体的示例性实施例描述了本公开，但显然地，在不背离本公开的更广泛的精神和范围的情况下，可以对这些实施例作出各种修改和变化。因此，说明书和附图被认为是说明性的而不是限制性的。
本公开的摘要被提供以符合37C.F.R§1.72(b)，要求摘要能让读者快速确定技术公开的一个或更多个实施例的性质。其被提交且应当理解的是，它将不用于解释或限制权利要求的范围或意义。此外，在上述的详细描述中可以看出，为了简化本公开的目的，各个特征被组合在单个实施例中。本公开的方法不被解释为反映所要求保护的实施例要求比每个权利要求中明确地记载的更多的特征的意图。相反，如下面的权利要求所反映的，发明的主题在于少于单一所公开的实施例的所有特征。因此，以下权利要求由此被并入到详细描述中，其中每个权利要求作为单独的实施例是独立的。
描述中对一个实施例或实施例的引用意味着结合实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书的不同地方出现的短语“一个实施例”并不一定都指的是相同的实施例。

Claims (19)

1.一种存储器器件，包括：
阻挡层，其包括图案化的阻挡结构，所述图案化的阻挡结构包括布置在阻氧(O2)层之上的第一电极层和至少一个第一阻氢结构，所述至少一个第一阻氢结构布置成与所述图案化的阻挡结构的至少一个侧壁接触，其中所述阻挡层包括暴露所述图案化的阻挡结构和所述至少一个第一阻氢结构的顶表面的平坦化顶表面；和
图案化的铁电堆叠，其至少部分地布置在所述图案化的阻挡结构之上，其中所述图案化的铁电堆叠包括布置在铁电层之上的第二电极层，
其中，所述图案化的阻挡结构的所述第一电极层、所述图案化的铁电堆叠的所述铁电层和第二电极层形成铁电电容器。
2.根据权利要求1所述的存储器器件，其中所述阻挡层布置在第一触头和第一电介质层之上。
3.根据权利要求1所述的存储器器件，其中所述图案化的铁电堆叠还包括过渡层，所述过渡层包括铱和氧化铱中的至少一种，布置在所述铁电层下方，其中所述过渡层包括5nm至30nm范围内的厚度，并且其中所述过渡层的厚度和所述第一电极层的厚度之比为1:12。
4.根据权利要求1所述的存储器器件，其中所述至少一个第一阻氢结构包含氮化硅层。
5.根据权利要求1所述的存储器器件，其中所述第一电极层包括铱(Ir)和铂(Pt)中的至少一种。
6.根据权利要求1所述的存储器器件，其中所述阻氧层包括多个层，并且其中所述多个层包括包含氮化钛TiN的第一阻氧层以及布置在所述第一阻氧层之上的包含钛铝氮化物TiAlN的第二阻氧层。
7.根据权利要求1所述的存储器器件，其中所述阻氧层包括钛铝氮氧化物TiAlOxNy层，其中所述TiAlOxNy层在所述阻氧层的顶表面附近富含氧，并且在所述阻氧层的底表面附近富含氮。
8.根据权利要求4所述的存储器器件，其中所述至少一个第一阻氢结构包括多个层，其中所述多个层至少包括布置在氧化铝层之上的氮化硅层。
9.根据权利要求4所述的存储器器件，还包括：
第二阻氢层，其包括TiN和TiAlN中的至少一种，布置在所述铁电电容器之上；
第二电介质层，其布置在所述第二阻氢层之上；和
第二触头，其从所述第二电介质层的平坦化顶表面延伸到所述铁电电容器的所述第二电极层。
10.根据权利要求3所述的存储器器件，其中所述图案化的阻挡结构的所述第一电极层包括第一长度(L1)，并且所述图案化的铁电堆叠的所述过渡层包括第二长度(L2)，并且其中所述第二长度大于所述第一长度。
11.根据权利要求3所述的存储器器件，其中所述图案化的阻挡结构的所述第一电极层包括第一长度(L1)，并且所述图案化的铁电堆叠的所述过渡层包括第二长度(L2)，其中所述第二长度等于所述第一长度。
12.一种器件，包括：
第一电介质层，其布置在基底之上以封装形成在所述基底上的互补金属-氧化物-半导体(CMOS)电路的至少一部分；
预先图案化的阻挡结构，其布置在所述第一电介质层之上，其中所述预先图案化的阻挡结构包括多个底部电极BE/阻氧结构和多个阻氢(H2)结构，其中每个底部电极BE/阻氧结构包括形成在阻氧层之上的底部电极BE层，并且其中每个底部电极BE/阻氧结构形成在两个相邻的阻氢结构之间，并且其中所述预先图案化的阻挡结构包括暴露所述多个底部电极BE/阻氧结构的顶表面的平坦化公共表面；和
图案化的铁电堆叠，其布置在相应的底部电极BE/阻氧结构之上以形成铁电电容器。
13.根据权利要求12所述的器件，其中所述图案化的铁电堆叠包括在铁电层和底部电极BE过渡层之上的顶部电极TE层，并且其中图案化的BE过渡层和其下的BE层形成所述铁电电容器的底部电极。
14.根据权利要求12所述的器件，其中所述多个阻氢结构中的每一个与所述多个底部电极BE/阻氧结构中的一个的至少一个侧壁接触。
15.根据权利要求13所述的器件，其中所述图案化的BE过渡层中的每一个包括第二长度(L2)，并且所述图案化的BE过渡层之下的BE层包括第一长度(L1)，并且其中所述第二长度大于所述第一长度。
16.根据权利要求13所述的器件，其中所述图案化的BE过渡层中的每一个包括第二长度(L2)，并且所述图案化的BE过渡层之下的BE层包括第一长度(L1)，并且其中所述第二长度与所述第一长度相同。
17.一种器件，包括：
第一电介质层，其布置在基底之上以封装形成在所述基底上的互补金属-氧化物-半导体CMOS电路的至少一部分；
阻挡层，其包括图案化的阻挡结构、局部互连LI和着陆焊盘，其中所述图案化的阻挡结构、所述LI和所述着陆焊盘各自包括布置在阻氧(O2)层之上的第一电极层；和
图案化的铁电堆叠，其至少部分地布置在所述图案化的阻挡结构之上，其中所述图案化的铁电堆叠包括布置在铁电层之上的第二电极层，并且其中所述图案化的阻挡结构的所述第一电极层、所述图案化的铁电堆叠的所述铁电层和第二电极层形成铁电电容器。
18.根据权利要求17所述的器件，还包括：
第二电介质层，其布置在所述阻挡层之上以封装所述铁电电容器、所述LI和所述着陆焊盘；
多个第一触头，其至少部分地布置在所述第一电介质层内，将所述图案化的阻挡结构和所述着陆焊盘中的一个连接到所述CMOS电路；和
多个第二触头，其至少部分地布置在所述第二电介质层内。
19.根据权利要求17所述的器件，其中所述图案化的铁电堆叠还包括过渡层，所述过渡层包括铱和氧化铱中的至少一种，布置在所述铁电层下方，其中所述过渡层包括5nm至30nm范围内的厚度，并且其中所述过渡层的厚度和所述图案化的阻挡结构的所述第一电极层的厚度之比为1:12。
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