JP2018523914A - 予備パターン化された底部電極及び酸化障壁上に強誘電体ランダムアクセスメモリを製造する方法 - Google Patents

Abstract

Ｆ−ＲＡＭセルの構造及び製造方法を開示する。このＦ−ＲＡＭセルは化学的に及び／又は機械的に研磨された研磨上面を有する予備パターン化された障壁構造の上に形成された強誘電体キャパシタを含む。予備パターン化された障壁構造は酸素障壁層の上に底部電極層を有する構造の複数の酸素障壁を含む。底部電極層はその上に形成される強誘電体キャパシタの底部電極の一部分を形成する。
【選択図】図３Ｒ

Description

［関連出願の相互参照］
本出願は、２０１５年８月３１日に出願された米国仮特許出願第６２／２１２，２７３号の優先権の利益を主張して２０１６年３月９日に出願された米国特許出願第１５／０６５，４１０号の国際出願であり、これらの出願のすべては引用することにより本明細書に組み込まれるものとする。

本発明は、概して、半導体デバイスに関し、特に埋め込み型又は一体形成型強誘電体キャパシタ及び相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）、及びその製造方法に関する。

強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）は不揮発性（ＮＶ）メモリとみなされ、グリッド状又はアレイ状に配列された記憶素子又はセルを含み、各記憶素子又はセルはＮＶ素子、例えば少なくとも一つの強誘電体キャパシタを含み得る。Ｆ−ＲＡＭ回路は、セルを選択しＮＶ素子に対する読み出し又は書き込みを制御する１つ以上の関連するトランジスタも含み得る。

外部電界がセル中の強誘電体キャパシタの強誘電体材料間に印加されると、その材料中の双極子は外部電界の方向に整列する。外部電界を取り除いた後も、双極子は分極状態を保持する。データは各々のデータ記憶セルにおいて２つの可能な電気分極状態の一つとしてセルに記憶される。例えば、１つのトランジスタと１つのキャパシタよりなるセル（１Ｔ１Ｃセル）では、「１」は負の残留分極を用いて符号化され、「０」は正の残留分極を用いて符号化され、その逆も可能である。

本発明の方法に従って形成された相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び埋め込み型強誘電体キャパシタを含む不揮発性メモリセルはＣＭＯＳプロセスフローへの変更を最小限に抑え、強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）の製造コストを低減し、欠陥密度を下げるとともに、より厳しい設計ルールを可能にする。

一実施形態において、本方法は基板の表面上の第１の誘電体層を貫通するコンタクトを形成するステップを含む。そのコンタクトの上に障壁構造を形成する。一般に、この障壁構造を形成するステップは、（ｉ）酸素障壁層の上及び第１の誘電体層及びコンタクトの上面の上に底部電極層を堆積するステップ、（ii）前記底部電極層と前記酸素障壁層の両層をパターン化してコンタクトの上に障壁構造を形成するステップ、（iii）前記パターン化された障壁層及び第１の誘電体層の上に第２の誘電体層を堆積するステップ、及び（iv）第２の誘電体層を平坦化して前記障壁構造の上面を露出させる。前記障壁構造の上に強誘電体スタック（フェロスタック）を堆積する。フェロスタックは前記障壁構造上に堆積された底部電極遷移層、前記底部電極層上に堆積された強誘電体層及び前記強誘電体層上に堆積された上部電極を含む。最後に、フェロスタックをパターン化して前記障壁構造の底部電極層を有する強誘電体キャパシタを形成する。この強誘電体キャパシタにおいて、その障壁層は導電性であり、その底部電極はこの障壁層を介してコンタクトに電気的に結合される。

別の実施形態において、前記障壁構造を形成するステップは更に、前記第２の誘電体層を堆積する前に、前記パターン化された底部電極層及び障壁層を水素（Ｈ_２）障壁層で封入するステップ、及び前記障壁構造の上面上の前記Ｈ_２障壁層を除去して前記パターン化された障壁層を露出させる。

必要に応じ、前記底部電極層及び障壁層をパターン化するステップは、ローカルインターコネクト（ＬＩ）及びランディングパッドを同時に形成するように前記底部電極層及び障壁層をパターン化してもよい。

本発明の実施形態は、以下の詳細な説明、以下で与えられる添付の図面及び添付の請求の範囲からより完全に理解される。

一実施形態に従って製造された強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルの一部分の断面図を示すブロック図である。 図２Ａ及び２Ｂは、少なくとも一つの埋め込み型強誘電体キャパシタ及び金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）セルを製造する方法の一実施形態を示すフローチャートである。 図３Ａ−３Ｑは図２Ａ及び２Ｂの方法に従って製造中のＦ−ＲＡＭセルの一部分の断面図を示すブロック図であり、図３Ｒは図２Ａ及び２Ｂの方法に従って製造されたＦ−ＲＡＭセルの一部分の断面図を示すブロック図である。 図２Ａ及び２Ｂの方法の一代替実施形態に従って製造されたＦ−ＲＡＭセルの一部分の断面図を示すブロック図である。 図２Ａ及び２Ｂの方法の別の実施形態に従って製造されたＦ−ＲＡＭセルの一部分の断面図を示すブロック図である。

埋め込み型又は一体形成型強誘電体キャパシタ及び相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むＦ−ＲＡＭ及びその製造方法の実施形態が図面を参照して本明細書に説明される。しかしながら、特定の実施形態はこれらの具体的な詳細を一つ以上欠いても実施することができ、また他の既知の方法、材料及び装置と組み合わせて実施することもできる。以下の説明では、本発明の完全な理解を提供するために、具体的な材料、寸法及びプロセスパラメータ等の多数の具体的な詳細について記載される。他の例では、本発明を不必要に不明瞭にすることを避けるため、周知の半導体設計及び製造技術については特に詳細には記載しない。本明細書中において、「一実施形態」とは、その実施形態と関連して説明される特定の特徴、構造、材料又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所に出現する「一実施形態において」とは、必ずしも本発明の同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、材料、又は特性は、一つ以上の実施形態において任意の適切な態様で組み合わせることができる。

本明細書で用いられる「の上に」、「の下に」、「の間に」及び「上に」という用語は、一つの層の他の層に対する相対的位置を示す。よって、例えば、別の層の上に又は下に堆積され又は配置された一つの層は、他の層と直接的に接触している場合もあれば、一つ以上の層が介在している場合もある。さらに、層の間に堆積され又は配置された一つの層は、それらの層と直接的に接触している場合もあれば、一つ以上の層が介在している場合もある。対照的に、第２の層「上に」ある第１の層はその第２の層と接触している。加えて、一つの層の他の層に対する相対位置は、膜の堆積、修正及び除去操作を基板の絶対方位を考慮せずに基板の出発状態に対して行うという仮定のもとで与えられる。

図１は、一実施形態に従って製造されたＦ−ＲＡＭセル１００の一部分の断面図を示す。図１に最もよく示されるように、Ｆ−ＲＡＭセル１００はキャパシタオンプラグ構造を有するセルと称することができ、このセルでは強誘電体キャパシタ１０２はコンタクト１１８（プラグ）上に配置される。図１を参照するに、強誘電体キャパシタ１０２は頂部又は上部電極１０６と底部又は下部電極１０８との間に強誘電体材料層１０４を含んでよい。Ｆ−−ＲＡＭセル１００内のトランジスタ１１０は標準の又は基本的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスフローを用いて基板１１２上に製造されたＭＯＳＦＥＴ又はＦＥＴであってよく、そのプロセスフローは、導電性、半導電性及び／又は誘電体材料の形成及びパターン化を含む。これらの材料の組成並びにこのようなＣＭＯＳプロセスフローで使用される処理試薬の組成及び濃度及び温度は、得られるＭＯＳトランジスタの機能を適切に保証するために、システム設計要件に従って各処理ごとに厳重に制御される。従って、Ｆ−ＲＡＭ１００の幾つかの製造方法では、強誘電体キャパシタ１０２はＣＭＯＳ層１０６を覆う別のＦ−ＲＡＭ層１１４内に製造され、ＣＭＯＳ層１１６内にはＭＯＳＦＥＴ１１０が製造され、１つ以上のコンタクト又はプラグ１１８によって強誘電体キャパシタ１０２に接続される。これらのコンタクトは基板１１２内のＭＯＳトランジスタ１１０の拡散領域１２０まで延在し、及び／又はＦ−ＲＡＭ層１１４を覆う別の誘電体層１２４内に製造された別の配線層１２２は追加のコンタクト１２６を介してＭＯＳＦＥＴ１１０及び強誘電体キャパシタ１０２に接続される。

ＭＯＳＦＥＴ１１０、コンタクト１１８及び配線層１２２の製造に使用される材料及びプロセスは、強誘電体キャパシタプロセスフローと適合し得ず、それらの性能に悪影響を与え得る。例えば、強誘電体キャパシタ１０２をＣＭＯＳ層１１６内のコンタクト１１８の上に製造するとき、強誘電体キャパシタ１０２の製造に使用されるプロセス及び／又は材料はコンタクト１１８の製造に使用される金属元素、例えばタングステン、を酸化し得る。従って、このようなコンタクト１１８の上に形成される強誘電体キャパシタ１０２は一般的にコンタクト１１８と底部電極１０８との間に酸化又は酸素障壁１２８を含む。一実施形態では、強誘電体キャパシタ１０２スタックを単一の工程で形成するために、上部電極１０６、強誘電体材料層１０４、底部電極１０８及び酸素障壁１２８は同時に又は単一の製造工程でパターン化してよい。

当業者であれば理解されるように、Ｆ−ＲＡＭセル１００を製造する上記の方法、特に単一の製造工程で強誘電体キャパシタ１０２スタックを形成するパターン化方法は、強誘電体キャパシタ１０２のアスペクト比（スタックの高さ／スタック間のギャップ（空間））並びにＦ−ＲＡＭセル１００の外形寸法又は全高）を増加し得る。更に、いくつかの余分のマスク及び処理ステップが必要とされ、それらの全てが製造時間、コスト及び欠陥密度を増加し、正常動作メモリの歩留まりを低減し得る。

Ｆ−ＲＡＭを製造する標準の又は基本的なＣＭＯＳプロセスフローに強誘電体キャパシタを組み込む又は埋め込む別の実施形態をこれから図２Ａ及び２Ｂ及び図３Ａ−３Ｑを参照して詳細に説明する。図２Ａ及び２Ｂは、少なくとも１つのプラグオン型埋め込み強誘電体キャパシタと金属酸化膜半導体（ＭＯＳ）トランジスタを含む強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）を製造する方法の一実施形態を示す複合フローチャートである。図３Ａ−３Ｑは図２Ａ及び２Ｂの方法によるその製造中のＦ−ＲＡＭセル３００の一部分の断面図を示すブロック図である。図３Ｒは図２Ａ及び２Ｂの方法に従って製造された強誘電体キャパシタを含む完成Ｆ−ＲＡＭセル３００の一部分の断面図を示すブロック図である。

図２Ａ及び図３Ａを参照するに、本プロセスは、基板又はウェハ３１０の表面３０６上にＣＭＯＳ回路を形成した後に、第１のコンタクトプラグ又はコンタクト３０２及び第１の誘電体層３０４又は相補型金属酸化膜半導体（ＣＭＯＳ）層の表面を平坦化することから始まる。ＣＭＯＳ回路は浅いトレンチ分離（ＳＴＩ）などの１つ以上の絶縁構造３１４により分離された１つ以上のＭＯＳトランジスタ３１２を含んでよい。第１の誘電体層３０４はＭＯＳトランジスタ３１２の上にその少なくとも一部分を封入するように配置される。第１のコンタクト３０２は第１の誘電体層３０４の上面３１６から該層を貫通して基板３１０上のＭＯＳトランジスタ３１２の拡散領域３１８、例えばソース又はドレイン、まで延在する。

ソース及びドレインに加えて、拡散領域３１８はチャネル領域を含んでよい。概して、基板３１０、従って、拡散領域３１８は半導体デバイスの製造に適した任意の材料で構成してよい。一実施形態では、基板３１０はシリコン、ゲルマニウム、シリコン‐ゲルマニウム、又はIII‐Ｖ族の化合物半導体材料を含むがこれらに限定されない材料の単結晶からなるバルク基板である。他の実施形態では、基板３１０は頂部エピタキシャル層を有するバルク層を含んでよい。特定の実施形態では、バルク層はシリコン、ゲルマニウム、シリコン‐ゲルマニウム、III‐Ｖ族の化合物半導体材料及び石英を含むがこれらに限定されない材料の単結晶からなるが、頂部エピタキシャル層はシリコン、ゲルマニウム、シリコン‐ゲルマニウム、及びIII‐Ｖ族の化合物半導体材料を含むがこれらに限定されない単結晶層からなる。頂部エピタキシャル層はシリコン（すなわち、シリコン・オン・インシュレータ（ＳＯＩ）半導体基板を形成するためのシリコン）、ゲルマニウム、シリコン‐ゲルマニウム、及びIII‐Ｖ族の化合物半導体材料を含むがこれらには限定されない単結晶層からなる。

基板３１０、従ってチャネル領域はドーパント不純物原子を含んでよい。一実施形態では、チャネル領域はＰ型にドープされ、代替実施形態では、チャネル領域はＮ型にドープされる。基板３１０内のソース及びドレイン拡散領域３１８はチャネル領域とは反対の導電型（即ちＰ型又はＮ型）を有してよい。例えば、一実施形態では、基板３１０、従ってチャネル領域は１×１０^１５〜１×１０^１９atoms/cm³の範囲のボロン濃度を有するボロンドープ（Ｐ型ドープ）単結晶シリコンからなる。ソース及びドレイン拡散領域３１８は５×１０^１６〜５×１０^１９atoms/cm³の範囲のＮ型ドーパント濃度を有するリン又はヒ素ドープ領域からなり、これによりＭＯＳトランジスタ３１２はＮ型チャネルＭＯＳ（ＮＭＯＳ）にすることができる。一実施形態では、ソース及びドレイン拡散領域３１８は基板３１０内に８０〜２００ナノメートル（ｎｍ）の範囲の深さを有してよい。本発明の代替実施形態によれば、ソース及びドレイン拡散領域３１８がＰ型ドープ領域であり、基板３１０及びチャネル領域がＮ型ドープ領域であり、これによりＭＯＳトランジスタ３１２はＰ型チャネルＭＯＳ（ＰＭＯＳ）にすることができる。

各ＭＯＳトランジスタ３１２は、基板３１０の表面３０６上に形成されたゲート酸化物３２２と、ゲート酸化物３２２上に形成されたゲート層３２４と、ゲート層３２４を第１の誘電体層３０４から分離する１つ以上の側壁スペーサ３２６とを含み得る。加えて、図に示されていないが、当業者であれば、ゲート層３２４は概して、以下でより詳細に説明される上部ローカルインターコネクト（ＬＩ）又は金属化層に電気的に結合されることは理解されよう。

第１の誘電体層３０４は、図３Ａに最もよく示される実施形態のように、誘電体材料の単層又は誘電体材料の多層を含んでよい。例えば、一実施形態では、第１の誘電体層３０４は、化学気相成長（ＣＶＤ）、例えばプラズマ、減圧又は大気圧ＣＶＤ等、によって形成又は堆積されたリン珪酸ガラス（ＰＳＧ）を含む第１の誘電体層の下部又は底部層３０４ａと、オルトケイ酸テトラエチル（ＴＥＯＳ）系プロセスガス又は前駆体を用いる減圧ＣＶＤ（ＬＰＣＶＤ）装置によって堆積される酸化ケイ素を含む第１の誘電体層の上部又は頂部層３０４ｂを含む。

第１のコンタクト３０２は、最初にコンタクト開口エッチング工程を実行することによって第１の誘電体層３０４をその下の拡散領域３１８が露出するまでエッチングしてコンタクト開口部を形成し、続いて形成された開口部に耐熱金属のような導電性材料を充填することによって形成される。このコンタクト開口エッチング工程は、標準のフォトリトグラフィ技術及び酸化ケイ素層及び／又はＰＳＧ層をエッチングするための任意の適切なウエット又はドライ化学エッチングを用いて達成することができる。適切なコンタクト開口化学エッチングは、例えば、フッ化水素酸（ＨＦ）を用いるウエットエッチング、又はＨＦとメタノール又はメチルアルコール（ＣＨ_３ＯＨ）を含む反応性イオンエッチング（ＲＩＥ）プロセスガスを用いる気相エッチング（ＧＰＥ）を含んでよい。第１の誘電体層３０４に形成されたコンタクト開口部は耐熱金属によって充填される。耐熱金属は、一般にチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、及びそれらの窒化物又は合金を含む、周期表の４、５、及び６族の金属元素であり、高温耐性を示す。耐熱金属は、例えば、スパッタリング又は蒸発等の物理気相蒸着又はＣＶＤ及び無電解メッキによって堆積することができる。

図２Ａのステップ又はブロック２０２に示されるように、形成後に、第１のコンタクト３０２及び第１の誘電体層３０４の表面は、例えば、化学機械研磨（ＣＭＰ）プロセスを用いて、平坦化又は研磨される。ＣＭＰプロセスの結果は、図３Ａに最もよく示されるように、共平面上面になる。

図２Ａ及び図３Ｂを参照するに、予備パターン化された障壁構造４００（この図には示されていない）を形成するステップは、第１のコンタクト３０２及び第１の誘電体層３０４の共平面上面３１６の上に酸素障壁層３２８を体積又は形成することから始まる（ブロック２０４）。次に、強誘電体キャパシタ（この図には示されていない）がその上に形成されるコンタクト３０２の１つ以上の上に障壁構造（この図には示されていない）が形成される。この障壁構造は水分、鉛、酸素（Ｏ_２）及び／又は水素（Ｈ_２）に対する障壁を形成するために選択される材料を含む。一般的に、選択される材料は導電性である。一実施形態では、Ｏ_２障壁層３２８は、第１の誘電体層３０４及びコンタクト３０２の共平面上面３１６の上に堆積された約０．０５μｍから約０．５μｍの厚さ又は他の適切な厚さを有する窒化チタンアルミニウム（ＴｉＡｌＮ）等の材料の単層を含んでよい。

他の実施形態、例えば図３Ｂに示される実施形態では、Ｏ_２障壁層３２８は、第１の誘電体層３０４及びコンタクト３０２の共平面上面３１６の上に堆積された約０．０３μｍから約０．２μｍの厚さの窒化チタン（ＴｉＮ）を含む第１のＯ_２障壁層３２８ａと、第１のＯ_２障壁層３２８ａの上に堆積された約０．０３μｍから約０．１μｍの厚さ又は他の適切な厚さの窒化チタンアルミニウム（ＴｉＡｌＮ）を含む第２のＯ_２障壁層３２８ｂとを含んでよい。第１及び第２のＯ_２障壁層のいずれか一方及び両方は任意の適切な堆積方法、例えばＣＶＤ、原子層堆積（ＡＬＤ）又は物理気相成長（ＰＶＤ）を用いて堆積してよい。別の実施形態では、Ｏ_２障壁層３２８は、ＣＶＤによって共平面上面３１６の上に堆積されたオキシ窒化チタンアルミニウム（ＴｉＡｌＯ_ｘＮ_ｙ）の単層を含んでもよい。ＴｉＡｌＯ_ｘＮ_ｙよりなるＯ_２障壁層３２８の一部分はその上面近傍で酸素リッチに及びその底面近傍で窒素リッチにしてよい。

図２Ａ及び図３Ｃを参照するに、この製造プロセスは底部電極層３２９の堆積を続ける。底部電極層３２９はＣＶＤ、ＡＬＤ又はＰＶＤを用いて堆積又は形成された約６０ｎから３６０ｎｍの厚さ又は他の適切な厚さを有するイリジウムの単層を含んでよい。代わりに又は加えて、底部電極３２９はＣＶＤ、ＡＬＤ又はＰＶＤを用いて堆積又は形成されたプラチナ（Ｐｔ）を含んでもよい。一実施形態では、底部電極層３２９はその上に形成される強誘電体キャパシタ（この図には示されていない）の底部電極として最終的に機能し得る。

図２Ａ及び図３Ｄを参照するに、Ｏ_２障壁層３２８及び底部電極層３２９の上にマスク（図示せず）が形成される。その後、Ｏ_２障壁層３２８及び底部電極層３２９の両層が図３Ｄに示すような１つ以上のパターン化された障壁スタック３３１を形成するためにエッチングされる（ブロック２０８）。一実施形態では、デバイス設計及び要件に応じて、多数のパターン化されたＯ_２障壁スタック３３１を第１のコンタクト３０２及び第１の誘電体層３０４の共平面上面３１６上の様々な位置に形成することができる。そして、それらの位置、その後の接続及び／又は寸法に応じて、各パターン化されたＯ_２障壁スタック３３１は、最終的には（i）コンタクト３０２の上に形成された強誘電体キャパシタ（この図には示されていない）用のＯ_２障壁／底部電極構造３３０、（ii）ローカルインターコネクト（ＬＩ）３３２、又は（iii）コンタクト３０２の上に形成されたランディングパッド３３３として構成されるそれらの一部分をなす。一実施形態では、ＬＩ３３２は、第１の誘電体層３０４の上のデバイスをコンタクト３０２を通してＣＭＯＳ又は第１の誘電体層３０４内に形成されたデバイスに接続する、及び／又はＬＩが形成された層の上に形成されるデバイスに図３Ｒに示されるように第２の又はフェロコンタクト３５６を通して接続する。ランディングパッド３３３は下位の拡散領域３１８に至るコンタクト３０２の幾つかを覆い、図３Ｒに示されるように追加のコンタクト３５６のためのランディングパッドとして作用する。幾つかの実施形態では、２つの隣接するＯ_２障壁／底部電極構造３３０の間にランディングパッド３３３が存在してよい。

一実施形態では、Ｏ_２障壁スタック３３１を形成するために使用するマスク（図示せず）はハードマスク又はフォトレジストマスクとしてよく、Ｏ_２障壁層３２８及び底部電極層３２９は標準のフォトリトグラフィ及びエッチング技術を用いてエッチングすることができる。例えば、ＴｉＮ又はＴｉＡｌＮ又はＴｉＡｌＯ_ｘＮ_ｙからなるＯ_２障壁層３２８は、例えば六フッ化硫黄（ＳＦ_６）、三フッ化窒素（ＮＦ_３）、又はテトラフルオロメタン（ＣＦ_４）等のフッ素系ガスと、塩素（Ｃｌ_２）又は三塩化ホウ素（ＢＣｌ_３）等の塩素系ガスと、必要に応じスパッタリングによるエッチング速度を増加させるアルゴンガスとを含む混合ガスを用いてドライエッチングすることができる。一実施形態では、Ｉｒ又はＰｔを含む底部電極層３２９をエッチングする適切な化学エッチング及び技術は、標準の金属エッチング技術、例えば高密度プラズマ（ＨＤＰ）エッチング及び腐食欠陥を防止するための様々なポスト金属エッチングプロセスなどがある。

次に、図２Ａ及び図３Ｅを参照するに、予備パターン化された障壁構造４００の形成ステップ（この図には示されていない）は更に、Ｏ_２障壁／底部電極構造３３１の上に水素（Ｈ_２）障壁層３３４を堆積し、封入するステップを含む（ブロック２１０）。第１の誘電体層３０４内又はその下のＣＭＯＳ回路の上に形成される強誘電体キャパシタ及び／又はデバイス又はトランジスタが導入される水素に曝されると、ＣＭＯＳ回路の上のデバイス、例えば強誘電体デバイス等、の特性が大幅に悪化し得ることが観測されている。幾つかの実施形態では、図に示されるように、Ｈ_２障壁層３３４は、ＡＬＤによって既にパターン化されたＯ_２障壁スタック３３１及び共平上面３１６の上に堆積された、約１００Åから約３００Åの厚さ又は他の適切な厚さを有する酸化アルミニウム（Ａｌ_２Ｏ_３）の第１のＨ_２障壁層３３４ａと、ＣＶＤ又はＡＬＤによって堆積された、約２００Åから約１０００Åの厚さ又は他の適切な厚さを有する窒化シリコン（Ｓｉ_ｘＮ_ｙ）の上部又は第２のＨ_２障壁層３３４ｂとを含んでよい。一つの代替実施形態では、Ｈ_２障壁層３３４は窒化シリコン（Ｓｉ_ｘＮ_ｙ）のみを含む単層としてもよい。

図２Ａ及び図３Ｆを参照するに、必要に応じ、第２のコンフォーマル誘電体層３３６をＨ_２障壁層３３４の上に堆積してよい（ブロック２１２）。代替実施形態では、第１の誘電体層３０４と同様に、第２の誘電体層３３６は、Ｈ_２障壁層３３４の材料及び強誘電体キャパシタ及び第２のコンタクト（この図には示されていない）を製造するために使用される材料と適合する適切な誘電体材料の１つ以上の層を含んでよい。第２の誘電体層３３６の適切な材料は、珪燐酸ガラス（ＰＳＧ）及び酸化ケイ素を含んでよい。例えば、図３Ｆに最もよく示されるように、第２の誘電体層３３６は、２層のＨ_２障壁層３３４（上部Ｓｉ_ｘＮ_ｙ層３３４ｂ及び下部Ａｌ_２Ｏ_３層）の上に、例えばプラズマ、減圧又は大気圧ＣＶＤ等のＣＶＤプロセスによって、オルトケイ酸テトラエチル（ＴＥＯＳ）系プロセスガス又は前駆体を用いて、化学機械研磨（ＣＭＰ）のために十分に堆積された酸化ケイ素の単層を含む。代わりに、第２の誘電体層３３６はＳｉ_ｘＮ_ｙの単一のＨ_２障壁層３３４の上に堆積された酸化ケイ素の単層を含む。

一つの代替実施形態では、図３Ｇに最もよく示されるように、第２の誘電体層３３６は堆積されず、除外される。代わりに、Ｓｉ_ｘＮ_ｙからなるＨ_２障壁層３３４ｂが従来知られているＣＶＤ又は他の適切な堆積方法によってＡｌ_２Ｏ_３からなる底部Ｈ_２障壁層３３４ａの上に堆積される。

別の代替実施形態では、図３Ｈに最もよく示されるように、Ａｌ_２Ｏ_３からなる底部Ｈ_２障壁層３３４ａが省略され、Ｓｉ_ｘＮ_ｙからなるＨ_２障壁層３３４ｂのみが、第１のコンタクト３０２及び第１の誘電体層３０４の共平面上面３０６及びパターン化されたＯ_２障壁スタック３３１の上面の上に直接堆積される。

次に、図２Ａ及び図３Ｉを参照するに、Ｈ_２障壁構造３３７及びパターン化されたＯ_２障壁スタック３３１の上面が研磨又は平坦化されて平坦化された上部障壁表面４０２が形成されたとき、予備パターン化された障壁構造４００の形成は完了する。平坦化は、例えば、パターン化されたＯ_２障壁スタック３３１の底部電極層３２９の上面を露出させるＣＭＰプロセスを含んでよい（ブロック２１４）。一実施形態では、平坦化プロセスは、第２の誘電体層３３６及び／又はＨ_２障壁層３３４を少なくとも１つのＯ_２障壁スタック３３１の底部電極層３２９の上面が露出されるまで除去するステップを含む。先に説明したように、各パターン化されたＯ_２障壁スタック３３１は、（i）コンタクト３０２の上に形成された強誘電体キャパシタ（この図には示されていない）用のＯ_２障壁／底部電極構造３３０、（ii）ローカルインターコネクト（ＬＩ）３３２、又は（iii）コンタクト３０２の上に形成されたランディングパッド３３３の何れかの重要部分を形成し、それらの何れかとして機能する。従って、図示の実施形態では、第２の誘電体層３３６及び／又はＨ_２障壁層３３４が複数のパターン化されたＯ_２障壁スタック３３１の上面を露出させるために除去されると、様々な個数のＯ_２障壁／底部電極構造３３０、ＬＩ３３２及びランディングパッド３３３が形成され、複数の新たに形成されるＨ_２障壁構造３３７によって互いに分離される。

図３Ｊを参照するに、図３Ａ−３Ｉにつき説明した実施形態に従って製造される予備パターン化された障壁構造の代表的な断面図が示されている。一実施形態では、予備パターン化された障壁構造４００は平坦化された障壁上面４０２を含み、この障壁上面４０２は図２Ａのブロック２１４に記載するプロセスステップの結果であり得る。デバイス設計及び要件に従って予備パターン化された障壁構造４００内の様々な位置に形成された多数のＯ_２障壁／底部電極構造３３０、ＬＩ３３２、及びランディングパッド３３３が存在し、それらはブロック２０８で使用されるマスクの構成によって調整することができる。図３Ｊに最もよく示されるように、Ｏ_２障壁／底部電極構造３３０、ＬＩ３３２、及びランディングパッド３３３の各々はＨ_２障壁構造３３７により分離され且つパターン化されたＯ_２障壁層３２８上にパターン化された底部電極層３２９が堆積された同様の構造を含み得る。

図３Ｊに最もよく示されるように、パターン化されたＯ_２障壁スタック３３１を形成するために使用するマスク（図示せず）はＯ_２障壁／底部電極構造３３０、ＬＩ３３２及びランディングパッド３３３の長さを設定するために調整してよい。例えば、Ｏ_２障壁／底部電極構造３３０は長さＬ１を有し、この長さはその上にその後形成する又はその前に形成する強誘電体キャパシタ（この図には示されない）に従って設定可能である。

図３Ｊに更に示されるように、Ｈ_２障壁構造３３７ａ−ｄの４つの代替実施形態が可能である。Ｈ_２障壁構造３３７ａの第１の代替実施形態は図３Ｈで述べたプロセスに従って製造することができ、Ｓｉ_ｘＮ_ｙからなる上部Ｈ_２障壁層３３４ｂのみが堆積される。Ｈ_２障壁構造３３７ｂの第２の代替実施形態は図３Ｇで述べたプロセスに従って製造することができ、Ａｌ_２Ｏ_３からなる底部Ｈ_２障壁層３３４ａの上にＳｉ_ｘＮ_ｙからなる上部Ｈ_２障壁層３３４ｂが堆積される。Ｈ_２障壁構造３３７ｃ及びＨ_２障壁構造３３７ｄの第３及び第４の代替実施形態は図３Ｆで述べたプロセスに従って製造することができ、Ｈ_２障壁層３３４の上に第２の誘電体層３３６が堆積される。Ｈ_２障壁構造３３７ｃの第３の代替実施形態は単層の上部Ｈ_２障壁層３３４ｂを含み、Ｈ_２障壁構造３３７ｄの第４の代替実施形態は２層のＨ_２障壁層３３４（上部及び底部Ｈ_２障壁層３３４ｂ及び３３４ａ）を含む。

図２Ａ及び図３Ｋを参照するに、強誘電体キャパシタの少なくとも一部分を形成するフェロスタックの層が、予備成形された又は予備パターン化された障壁構造４００の平坦化された障壁上面の上に堆積又は形成される。一実施形態では、フェロスタック層は、強誘電体材料の層、例えば上部電極３４０と薄い底部電極（ＢＥ）遷移層３４２との間に配置されたチタン酸ジルコン酸鉛（ＰＺＴ）強誘電体層３３８を含む。一実施形態では、薄いＢＥ遷移層３４２は、Ｏ_２障壁／底部電極構３３０の底部電極３２９及びＯ_２障壁層３２８の導電材料を通してその下の第１のコンタクト３０２の１つ以上と電気的に接触又は電気的結合され、第１のコンタクト３０２を通してＭＯＳトランジスタ３１２の拡散領域３１８に電気的に結合される。

一実施形態では、上部電極３４０は、約０．００５μｍから約０．２０μｍの総合厚さ又は他の適切な厚さを有する、ＣＶＤ、ＡＬＤ又はＰＶＤによって堆積されたイリジウム又は酸化イリジウムの１つ以上の層を含んでよい。図３Ｋに示されるように、上部電極３４０は多層上部電極、例えば、ＰＺＴ強誘電体層３３８と接触する酸化イリジウム（ＩｒＯ_２）の下層と該下層を覆うイリジウム（Ｉｒ）の上層を含む多層上部電極としてよい。ＰＺＴ強誘電体層３３８は、ＣＶＤ、ＡＬＤ又はＰＶＤによって、薄いＢＥ遷移層３４２上に約０．０４μｍから約０．１０μｍの厚さ又は他の適切な厚さに形成してよい。薄いＢＥ遷移層３４２は予備パターン化された障壁構造４００の平坦化された上面４０２上に堆積してよい。一実施形態では、薄いＢＥ遷移層３４２はＣＶＤ、ＡＬＤ又はＰＶＤによって堆積又は形成されるＩｒＯ_２又はＩｒの薄い層を含んでよい。薄い遷移層３４２は、その下にあるＯ_２障壁／底部電極構造３３０内の約６０ｎｍから約３６０ｎｍの厚さ又は他の適切な厚さを有する厚い底部電極層３２９と比較して、約５ｎｍから約３０ｎｍの厚さ又は他の適切な厚さを有する。従って、薄いＢＥ遷移層３４２と底部電極層３２９との厚さ比は約１：１２である。薄いＢＥ遷移層３４２と底部電極層３２９は少なくとも２つの別個のステップで別々に形成又はパターン化され、底部電極層３２９の上面は薄いＢＥ遷移層３４２の堆積前にパターン化又は研磨されるため、２つの層３４２及び３２９の間に底部電極界面４１０が存在し得る。一実施形態では、たとえ薄いＢＥ遷移層３４２と底部電極層３２９が同じ形成材料、例えばイリジウム、を含んでも、底部電極界面４１０は依然として存在し得る。薄いＢＥ遷移層３４２と底部電極層３２９は異なる材料で構成してもよい。

開示の製造プロセスにおける薄いＢＥ遷移層３２９の機能の一つは、フェロスタックの形成中、ＰＺＴ強誘電体層３３８とＨ_２障壁構造３３７との間に物理的障壁を提供することにある。ＰＺＴ強誘電体層３３８はＨ_２障壁構造３３７内に存在し得る誘電体、例えば酸化物、と化学反応する可能性があり、このような化学反応はＰＺＴ強誘電体層３３８の完全性に影響を与え得る。加えて、薄いＢＥ遷移層３４２は、底部電極層３２９の研磨／平坦化された上面と対照的に、研磨されてないフレッシュな上面を提供し、ＰＺＴ強誘電体層３３８のよりよい堆積をもたらす。薄いＢＥ遷移層３４２が除外された実施形態では、ＣＭＰプロセスが行われた予備パターン化障壁構造４００の平坦化上面４０２は粗面を含み、ＰＺＴ強誘電体層３３８の堆積に悪影響を与え得る。

図２Ａ及び図３Ｌを参照するに、フェロスタック層３３８、３４０、３４２の上にパターン化されたハードマスク３４４が標準の堆積、フォトリトグラフィ及びエッチング技術によって形成される（ブロック２１８）。幾つかの実施形態では、ハードマスク３４４は多数の層を含んでよく、ハードマスクの材料は障壁、例えば水素（Ｈ_２）障壁、を形成するために選択し、この障壁は強誘電体キャパシタ（図示せず）を形成するエッチング後にフェロスタック層に残存させてよい。ハードマスク３４４は、例えば、堆積又はＰＶＤプロセスを用いて堆積又は形成された、約０．１５μｍから約０．３０μｍの厚さ又は他の適切な厚さを有する窒化チタンアルミニウム（ＴｉＡｌＮ）の層を含んでよい。ハードマスク３４４をエッチングする適切な化学反応及び技術は、六フッ化硫黄（ＳＦ_６）、三フッ化窒素（ＮＦ_３）、又はテトラフルオロメタン（ＣＦ_４）等のフッ素系ガスと、塩素（Ｃｌ_２）又は三塩化ホウ素（ＢＣｌ_３）等の塩素系ガスと、必要に応じ、スパッタリングによるエッチング速度を増加させるアルゴンガスを混合した混合ガスを用いることができる

次に、図２Ｂ及び図３Ｍを参照するに、フェロスタック層３３８、３４０、３４２はハードマスク３４４及び標準のエッチング技術を用いてパターン化され、既に製造されたＯ_２障壁／底部電極構造３３０の上に強誘電体キャパシタ３４６を形成する（ブロック２２０）。一実施形態では、各強誘電体キャパシタ３４６はパターン化されたハードマスク３４４、上部電極３４０、ＰＺＴ強誘電体層３３８、及び底部電極３４１を含んでよい。図３Ｍに示されるように、底部電極３４１は薄いＢＥ遷移層３４２と底部電極層３２９とにより形成される複合構造であり、それらの間に潜在的な底部電極界面４１０が存在する。一実施形態では、薄いＢＥ遷移層３４２と底部電極層３２９の厚さの比はほぼ１：１２の範囲である。比較的大きな厚さの差は、強誘電体キャパシタ３４６の電極の一つとしての底部電極３４１の機能が主に底部電極層３２９により実行されることを示す。加えて、一部の従来の実施形態と対照的に、底部電極３２９と強誘電体キャパシタ３４６の残部を少なくとも２つの分離したステップでパターン化又はエッチング又は形成されることが理解されよう。

フェロスタック層３３８、３４０、３４２をエッチングする適切な化学及び技術は、例えば高密度プラズマ（ＨＤＰ）エッチング等の標準の金属化学エッチング、及び腐食欠陥を防止するための様々なポスト金属エッチングクリーニングプロセスを含み得る。本開示の方法の重要な利点は、強誘電体キャパシタ３４６が予備パターン化されたＯ_２障壁／底部電極構造３３０の上に形成されるため、予備パターン化されたＯ_２障壁／底部電極構造３３０を形成するための層、特にＩｒ又はＰｔからなる底部電極層３２９、のエッチング又はパターン化中に形成される導電性残留物が強誘電体キャパシタ３４６の側壁に再堆積されないことは理解されよう。相対的に薄いＩｒＯ_２からなる薄いＢＥ遷移層３４２のパターン化又はエッチングは導電性残留物に関する問題が少ない。強誘電体キャパシタ３４６の側壁上の導電性残留物は、底部電極３４１と上部電極３４０との間に高い漏れ経路を形成し、強誘電体キャパシタの動作を損なう可能性があり、導電性残留物が過剰になると、底部電極３４１と上部電極３４０を短絡し、強誘電体キャパシタ３４６を動作不能にする可能性がある。Ｉｒ又はＩｒＯ_２のような導電性残留物を強誘電体キャパシタの側壁からなくすことは困難であるため、エッチングプロセスにおける難関とみなせる。ＢＥ遷移層３４２は相対的に薄いため、フェロスタック層３３８、３４０、３４２のエッチング時間を従来の実施形態と比較して大きく低減することができることは理解されよう。一実施形態では、エッチングにより生じるＰＺＴ強誘電体層３３８の推定されるダメージはより短いエッチング時間によって低減され得る。フェロスタック層３３８、３４０、３４２のパターン化は障壁構造の上面で停止するように行われる。

一実施形態では、長さＬ２の強誘電体キャパシタ３４６の２つの別個のステップでのパターン化は、パターン化されたハードマスク３４４の寸法を調整することによって予備パターン化されたＯ_２障壁／底部電極構造３３０の長さＬ１に対応するように行ってよい。幾つかの実施形態では、フェロスタック層３３８、３４０、３４２は同じ長さにしなくてもよい。これらの実施形態では、強誘電体キャパシタ３４６の長さＬ２は薄いＢＥ遷移層３４２の長さを示すものとしてよい。

図２Ｂ及び図３Ｎを参照するに、Ｈ_２障壁又はＨ_２封入層３４８が、強誘電体キャパシタ３４６の上面及び側壁の上及びＬＩ３３２、ランディングパッド３３３の上面の上、Ｈ_２障壁構造３３７を含む予備パターン化された障壁構造４００のあらゆる露出表面の上に堆積され、強誘電体キャパシタ３４６を実質的に封入する（ブロック２２２）。強誘電体キャパシタ３４６の何れかが、例えば後続の処理中に導入される水素に曝されると、その強誘電体キャパシタ３４６の特性は大幅に低下し得ることが観測されている。Ｈ_２封入層３４８は単材料層又は多材料層を含んでよい。一実施形態では、図に示されるように、Ｈ_２封入層３４８は、約１００Åから約３００Åの厚さ又は他の適切な厚さを有するＡＬＤによって堆積された酸化アルミニウム（Ａｌ_２Ｏ_３）の下部又は第１の水素封入層３４８ａと、約２００Åから約１０００Åの厚さ又は他の適切な厚さを有するＣＶＤ又はＡＬＤによって堆積された窒化ケイ素（Ｓｉ_ｘＮ_ｙ）の上部又は第２の水素封入層３４８ｂとを含んでよい。

図２Ｂ及び図３Ｏを参照するに、第３の誘電体層３５０又は中間層誘電体（ＩＬＤ）がＨ_２封入層３４８の上に堆積又は形成され、次いで平坦化される（ブロック２２４）。第３の誘電体層３５０は、アンドープ酸化物、例えば酸化ケイ素（ＳｉＯ_２）、窒化物、例えば窒化シリコン（Ｓｉ_ｘＮ_ｙ）、オキシ窒化ケイ素（Ｓｉ_ｘＯ_ｙＮ_ｚ）、又は上述した第１の誘電体層３０４と同様にリン珪酸ガラス（ＰＳＧ）のような酸化物の１つ以上の層を含んでよい。例えば、一実施形態では、第３の誘電体層３５０は、Ｈ_２封入層３４８の上面から約０．１〜０．３μｍのＣＭＰ後の最終厚さ又は他の適切な厚さを有する、テトラシリケートオルト酸塩Ｓｉ（ＯＣ_２Ｈ_５）_４（ＴＥＯＳ）を用いてＬＰＣＶＤによって堆積されたＳｉＯ_２を含んでよい。

次に、図２Ｂ及び図３Ｐを参照するに、パターン化されたマスク層３５２が第３の誘電体層３５０上に形成される（ブロック２６）。ここで図２Ｂ及び図３Ｑを参照するに、第３の誘電体層３５０に、ハードマスク３４４を貫通して強誘電体キャパシタ３４６の上部電極３４０、ＬＩ３３２及び／又はランディングパッド３３３に電気的に結合する第２のコンタクトのための第２のコンタクト開口３５４が標準のフォトリトグラフィ及びエッチング技術によりエッチングされる（ブロック２２８）。ＳｉＯ_２からなる第３の誘電体層３５０に対して、適切なマスキング及びエッチング技術は、パターン化されたフォトレジスト層を形成し、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）、オクタフルオロシクロブタン（Ｃ４Ｆ８）又はＦｒｅｏｎ^（Ｒ）Ｃ３１８及び必要に応じ窒素（Ｎ_２）を含む化学エッチングによって第３の誘電体層３５０をエッチングしてよい。

図２ｂ及び図３Ｒを参照するに、フェロコンタクト開口３５４は第２の又はフェロコンタクト３５６を形成するために充填されてよい（ブロック２３０）。上述した第１のコンタクト３０２と同様に、フェロコンタクト３５６は、コンタクト開口にスパッタリング、蒸着等の物理気相成又はＣＶＤにより耐熱金属、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）及び窒化物又はそれらの合金等、を充填することによって形成してよい。第２のコンタクト開口３５４の充填後に、フェロコンタクト３５６及び第３の誘電体層３５０は、例えばＣＭＰプロセスによって平坦化される。図３Ｒは、図２Ａ及び２Ｂの方法に従って製造された、強誘電体キャパシタ３４６を含むＦ−ＲＡＭセル３００のほぼ完成した部分の断面を示すブロック図である。

図２Ｂ及び図３Ｒを再度参照するに、金属層が第３の誘電体層３５０の上に堆積され、マスクされ、エッチングされて複数の第１の金属化（Ｍ１）層３５８が形成される（ブロック２３２）。一般的に、Ｍ１層３５８はアルミニウム、銅又はそれらの合金又は混合物であってもよく、スパッタリング、蒸着又は化学メッキなどのＰＶＤによって約１０００Åから約５０００Åの厚さ又は他の適切な厚さに堆積される。一実施形態では、この金属層は、Ｍ１層３５８を形成するために、標準のフォトリトグラフィ及び金属エッチング技術、例えば高密度プラズマ（ＨＤＰ）エッチング等及び腐食欠陥を防止するための様々なポストメタルエッチクリーニングプロセスを用いてパターン化される。

当業者であれば、上述した埋め込み型又は一体形成型強誘電体キャパシタ及びＣＭＯＳトランジスタを含むＦ−ＲＡＭセルを製造又は製作する方法の実施形態は、有利に標準の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスフローへの変更を２つのマスク工程の追加だけに抑えることができ、それによって強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）の製造コストが減少することは理解されよう。一例として、図３Ｒに示す実施形態では、ランディングパッド３３３は２つの強誘電体キャパシタ３４６の間に配置される。

更に、完成強誘電体キャパシタ３４６の層数は、少なくとも１つの層、即ち通常は従来の方法で形成されるフェロスタック層で形成されパターン化されるＯ_２障壁及び底部電極層３２９、だけ少なくなり、強誘電体キャパシタのスタック高さは従来の方法で形成されるものより約５０％超低減されることは理解されよう。

加えて、フェロスタック層３３８、３４０、３４２のエッチングの課題はアスペクト比の変更によって軽減され、強誘電体キャパシタ３４６の側壁をより垂直にすることができ、同じ設計レイアウトに対してより大きなキャパシタサイズ（強誘電体キャパシタ３４６の上面）又は２つの強誘電体キャパシタ３４６間のより小さいギャップ／ピッチ間隔をもたらし、同じ上面サイズの強誘電体キャパシタ３４６を互いにより近接して配置することができる。例えば、１３０ｎｍプロセス要件に基づいて、強誘電体キャパシタ３４６間の間隔／ピッチは１８０ｎｍから１４５ｎｍに低減することができ、これはＦ−ＲＡＭセルサイズの約５％の縮小、又は全メモリセルサイズの約１５％の縮小に貢献する。以上に加えて、より薄い第３の誘電体層３５０は第２の又はフェロコンタクト３５６のより低いアスペクト比を可能にし、コンタクトエッチング及び充填を容易にし、正常動作デバイスの歩留まりを高める。最後に、ＬＩ３３２及びランディングパッド３３３をパターン化されたＯ_２障壁スタック３３１から形成することによって、その下の第１のコンタクト３０２で使用された金属が次の処理中に酸化されることを実質的になくすことができる。更に、第３の誘電体層３５０及び第１の誘電体層３０４貫通して拡散層３１８まで達する深いビアをエッチングする必要をなくすこともできる。

図４は図２Ａ−２Ｂ及び図３Ａ−３Ｒの方法の代替実施形態に従って製造された完成Ｆ−ＲＡＭ４００の一部分の断面図を示すブロック図である。図４を参照するに、この実施形態では、既に製造されたＯ_２障壁／底部電極構造３３０の上に強誘電体キャパシタ３４６を形成するためのフェロスタックのパターン化（ブロック２２０）は、Ｏ_２障壁／底部電極構造３３０の長さＬ１より大きい長さＬ２を有する薄い底部電極３４２を形成するようにフェロスタックをパターン化する。一実施形態では、薄いＢＥ遷移層３４２は部分的に堆積し、Ｈ_２障壁構造３３７と直接接触させてよい。当業者であれば、Ｏ_２障壁／底部電極構造３３０が強誘電体キャパシタ３４６の薄いＢＥ遷移層３４２と較べて小さい寸法を有するこの実施形態は、ミスアライメント公差を改善し、製造プロセスを容易にし、正常動作デバイスの歩留まりを増加することを理解されよう。更に、図４に示されるように、Ｆ−ＲＡＭ４００は、第１及び第２の水素障壁層３３４ａ、３３４ｂと第２の誘電体層３３６を含む図３Ｊの３３７ｄの実施形態を採用するＨ_２障壁構造３３７を含んでよい。他の実施形態、例えば図３Ｊに示されるような実施形態３３７ａ、３３７ｂ、３３７ｃ及び３３７ｄをＦ−ＲＡＭに採用してもよいことは理解されよう。

図５は、図２Ａ−２Ｂ及び図３Ａ−３Ｒの方法の別の代替実施形態に従って製造された完成Ｆ−ＲＡＭ５００の一部分の断面図を示すブロック図である。図５を参照するに、この実施形態では、既に製造されたＯ_２障壁／底部電極構造３３０の上に強誘電体キャパシタ３４６を形成するためのフェロスタックのパターン化（ブロック２２０）は、Ｏ_２障壁／底部電極構造３３０の長さＬ１と同等の長さＬ２を有する薄い底部電極３４２を形成するようにフェロスタックをパターン化する。更に、薄いＢＥ遷移層３４２は既に形成されたＯ_２障壁／底部電極構造３３０と整列するようにパターン化される。一実施形態では、Ｏ_２障壁／底部電極構造３３０が１７００Åの厚さ又は他の適切な厚さを有する場合には、薄いＢＥ遷移層３４２とＯ_２障壁／底部電極構造３３０との間のミスアライメント公差は約２９６Åから約５９０Åである。

このように、埋め込み型又は一体形成型Ｆ−ＲＡＭキャパシタ及びＣＭＯＳトランジスタを含む強誘電体ランダムアクセスメモリ及びその製造方法の実施形態について説明した。本開示は特定の例示的な実施形態につき説明してきたが、本開示のより広い精神及び範囲から逸脱することなくこれらの実施形態に対して様々な修正及び変更ができることは明らかである。従って、明細書及び図面は限定的な意味ではなく例示的な意味で解釈されるべきである。

開示の要約は、読者が技術的開示の１つまたは複数の実施形態の本質を即座に把握することができるような要約を求める３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠して提供されている。それは、請求項の範囲または意味を解釈または限定するためには用いられないという理解で提出されている。加えて、上記の詳細な説明において、開示を効率化する目的で、種々の特徴が一緒に単一の実施形態にまとめられている。この開示の方法は、特許請求されている実施形態が、各請求項に明確に述べられているよりも多くの特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、開示されている単一の実施形態の全特徴よりも少ない特徴に存在する。このように、以下の特許請求の範囲は、この結果、詳細な説明に組み込まれ、各請求項はそれ自体で別個の実施形態である。

本明細書における一実施形態またはある実施形態への言及は、実施形態に関連して記載した特定の特徴、構造、または特性が、回路または方法の少なくとも１つの実施形態に含まれることを意味する。明細書の種々の箇所における一実施形態という句の登場は、すべて同一の実施形態を指すとは限らない。

Claims (20)

1. 第１の誘電体層の上に予備パターン化された障壁構造を形成するステップであって、
   前記第１の誘電体層の上に酸素障壁層（Ｏ_２障壁層）を配置するステップ、
   前記Ｏ_２障壁層の上に底部電極層（ＢＥ層）を配置するステップ、
   前記ＢＥ層及び前記Ｏ_２障壁層をパターン化して、少なくとも１つのＢＥ／Ｏ_２障壁構造を形成するステップ、
   前記少なくとも１つのＢＥ／Ｏ_２障壁構造の上に第１の水素障壁層（第１のＨ_２障壁層）を配置するステップ、及び
   前記Ｈ_２障壁層を平坦化して、前記予備パターン化された障壁構造の平坦化された上面を形成し、前記少なくとも１つのＢＥ／Ｏ_２障壁構造の上面を露出させるステップ、
   を含むステップと、
   前記予備パターン化された障壁構造の上に強誘電体スタック（フェロスタック）を形成するステップと、
   前記フェロスタックをパターン化して、前記少なくとも１つのＢＥ／Ｏ_２障壁構造の各々を有する強誘電体キャパシタを形成するステップと、
   を備える、方法。
2. 前記予備パターン化された障壁構造の上に前記フェロスタックを形成するステップは、
   前記予備パターン化された障壁構造の前記平坦化された上面の上に底部電極遷移層（ＢＥ遷移層）を配置し、前記ＢＥ遷移層の上に強誘電体層を配置し、前記強誘電体層の上に上部電極を配置するステップ、
   を含む、請求項１記載の方法。
3. 前記Ｏ_２障壁層を配置するステップは、
   窒化チタン（ＴｉＮ）を含む第１のＯ_２障壁層を配置するステップ、及び
   前記第１のＯ_２障壁層の上に窒化チタンアルミニウム（ＴｉＡｌＮ）を含む第２のＯ_２障壁層を配置するステップ、
   を含む、請求項１記載の方法。
4. 前記Ｏ_２障壁層はオキシ窒化チタンアルミニウム層（ＴｉＡｌＯ_ｘＮ_ｙ層）を含み、前記ＴｉＡｌＯ_ｘＮ_ｙ層は前記Ｏ_２障壁層の上面の近くで酸素リッチであり、前記Ｏ_２障壁層の底面の近くで窒素リッチである、請求項１記載の方法。
5. 前記ＢＥ層はイリジウム（Ｉｒ）又はプラチナ（Ｐｔ）の少なくとも１つを含む、請求項１記載の方法。
6. 前記第１のＨ_２障壁層は複数の層を含み、前記第１のＨ_２障壁層を配置するステップは、
   前記少なくとも１つのＢＥ／Ｏ_２障壁構造の上に酸化アルミニウム（Ａｌ_２Ｏ_３）の層を配置するステップ、及び
   前記Ａｌ_２Ｏ_３の層の上に窒化ケイ素の層を配置するステップ、
   を含む、請求項１記載の方法。
7. 前記予備パターン化された障壁構造を形成するステップは更に、
   前記第１のＨ_２障壁層の上に第２の誘電体層を配置するステップ、及び
   前記第２の誘電体層の一部分を前記第１のＨ_２障壁層の平坦化と同時に除去するステップであって、前記少なくとも１つのＢＥ／Ｏ_２障壁構造の上面の上に配置された前記第２の誘電体層の前記一部分と前記第１のＨ_２障壁層の一部分が除去されるステップ、
   を含む、請求項１記載の方法。
8. 前記ＢＥ遷移層は略５ｎｍ〜３０ｎｍの範囲内の厚さを有し、前記ＢＥ遷移層は更にイリジウム又は酸化イリジウムの少なくとも１つを含み、前記ＢＥ遷移層の前記厚さと前記ＢＥ層の厚さの比は１：１２である、請求項１記載の方法。
9. 前記フェロスタックをパターン化して前記少なくとも１つのＢＥ／Ｏ_２障壁構造の各々を有する前記強誘電体キャパシタを形成するステップは更に、
   前記フェロスタックのパターン化されるＢＥ遷移層と、前記少なくとも１つのＢＥ／Ｏ_２障壁構造の予備パターン化されたＢＥ層とを、前記パターン化されるＢＥ遷移層が前記予備パターン化されたＢＥ層と直接接触して、前記強誘電体キャパシタの底部電極（ＢＥ）を合同で形成するように整列させるステップ、
   を含む、請求項１記載の方法。
10. 前記少なくとも１つのＢＥ／Ｏ_２障壁構造の前記予備パターン化されたＢＥ層は第１の長さ（Ｌ１）を有し、前記フェロスタックの前記パターン化されたＢＥ遷移層は第２の長さ（Ｌ２）を有し、Ｌ２がＬ１より大きい、請求項９記載の方法。
11. 前記少なくとも１つのＢＥ／Ｏ_２障壁構造の前記予備パターン化されたＢＥ層は第１の長さ（Ｌ１）を有し、前記フェロスタックの前記パターン化されたＢＥ遷移層は第２の長さ（Ｌ２）を有し、Ｌ２がＬ１に略等しい、請求項９記載の方法。
12. 更に、前記第１の誘電体層を貫通して基板の表面まで達する複数の第１のコンタクトを形成するステップであって、前記予備パターン化された障壁構造は前記複数の第１のコンタクト及び前記第１の誘電体層の上面の上に配置されるステップを含む、請求項１記載の方法。
13. 前記予備パターン化された障壁構造を形成するステップは更に、
    ローカルインターコネクト（ＬＩ）及びランディングパッドを前記複数の第１のコンタクト及び前記第１の誘電体層の前記上面の上に形成するステップを含み、前記ＬＩ及び前記ランディングパッドは前記Ｏ_２障壁層の上に前記ＢＥ層を備える前記少なくとも１つのＢＥ／Ｏ_２障壁構造に類似の構造を有し、前記ランディングパッド及び前記少なくとも１つのＢＥ／Ｏ_２障壁構造は対応するコンタクトの各々と電気的に結合される、請求項１２記載の方法。
14. 更に、前記ＬＩ、前記ランディングパッド及び前記少なくとも１つの強誘電体キャパシタを封入するためにＴｉＮ又はＴｉＡｌＮの少なくとも１つを含む第２のＨ_２障壁層を配置するステップと、
    前記第２のＨ_２障壁層の上に第３の誘電体層を配置するステップと、
    前記第３の誘電体層の平坦化された上面から前記ＬＩ、前記ランディングパッド又は前記少なくとも１つの強誘電体キャパシタの上部電極の少なくとも１つまで延在する複数の第２のコンタクトを形成するステップと、
    を含む、請求項１３記載の方法。
15. 基板上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）回路の少なくとも一部分を封入するために第１の誘電体層を前記基板の上に配置するステップと、
    前記第１の誘電体層の上に予備パターン化された障壁構造を形成するステップであって、前記予備パターン化された障壁構造は複数の底部電極／酸素障壁構造（ＢＥ／Ｏ_２障壁構造）及び複数の水素障壁構造（Ｈ_２障壁構造）を備え、各ＢＥ／Ｏ_２障壁構造はＯ_２障壁層の上に堆積された底部電極層（ＢＥ層）を備え、且つ各ＢＥ／Ｏ_２障壁構造は２つの隣接するＨ_２障壁構造の間に形成されている、ステップと、
    前記複数のＢＥ／Ｏ_２障壁構造の各々を有する強誘電体キャパシタを形成するために前記予備パターン化された障壁構造の上にフェロスタックを堆積しパターン化するステップと、
    を含む、方法。
16. 前記フェロスタックを堆積しパターン化するステップは、
    強誘電体層及び底部電極遷移層（ＢＥ遷移層）の上に上部電極層（ＴＥ層）を堆積するステップ、及び
    前記ＴＥ層、前記強誘電体層及び前記ＢＥ遷移層を、パターン化されたＢＥ遷移層の各々が前記複数のＢＥ／Ｏ_２障壁構造の１つのＢＥ層と整列するようにパターン化するステップ、
    を含み、前記パターン化されたＢＥ遷移層の各々とその下の前記ＢＥ層が前記強誘電体キャパシタの底部電極を形成する、請求項１５記載の方法。
17. 前記パターン化されたＢＥ遷移層の各々は第２の長さ（Ｌ２）を有し、その下の前記ＢＥ層は第１の長さ（Ｌ１）を有し、Ｌ２がＬ１より大きい、請求項１６記載の方法。
18. 前記パターン化されたＢＥ遷移層の各々は第２の長さ（Ｌ２）を有し、その下の前記ＢＥ層は第１の長さ（Ｌ１）を有し、Ｌ２がＬ１に略等しい、請求項１６記載の方法。
19. 基板の表面上の第１の誘電体層を貫通して前記基板の前記表面に形成された金属酸化膜半導体（ＭＯＳ）トランジスタの拡散領域まで達するコンタクトを形成するステップと、
    前記第１の誘電体層及び前記コンタクトの上に酸素障壁層（Ｏ_２障壁層）を堆積するステップと、
    前記Ｏ_２障壁層の上に底部電極層を堆積するステップと、
    前記コンタクトの上にＯ_２障壁構造を形成するために前記Ｏ_２障壁層及び前記底部電極層をパターン化するステップと、
    前記Ｏ_２障壁構造を水素障壁層（Ｈ_２障壁層）で封入するステップと、
    前記Ｈ_２障壁層の上に第２の誘電体層を堆積するステップと、
    前記第２の誘電体層及び前記Ｈ_２障壁層を平坦化して前記Ｏ_２障壁構造の上面を露出させるステップと、
    前記Ｏ_２障壁構造の上にフェロスタックを堆積するステップであって、前記フェロスタックは、前記Ｏ_２障壁構造の予備パターン化された底部電極層上に堆積された底部電極遷移層、前記底部電極遷移層上に堆積された強誘電体層及び前記強誘電体層上に堆積された上部電極を含む、ステップと、
    前記フェロスタックをパターン化して前記Ｏ_２障壁構造を有する強誘電体キャパシタを形成するステップであって、パターン化された底部電極遷移層と前記予備パターン化された底部電極層が前記強誘電体キャパシタの底部電極を形成し、前記底部電極は予備パターン化されたＯ_２障壁層を貫通する前記コンタクトに電気的に結合される、ステップと、
    を備える、方法。
20. 前記Ｏ_２障壁層をパターン化するステップは、ローカルインターコネクト（ＬＩ）及びランディングパッドを同時に形成するように前記Ｏ_２障壁層をパターン化するステップを含み、前記Ｏ_２障壁構造を封入するステップは、前記ＬＩ及び前記ランディングパッドを前記Ｈ_２障壁層で封入するステップを含む、請求項１９記載の方法。

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