TW202240851A - 製作半導體裝置的方法 - Google Patents

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Abstract

本發明實施例公開製作半導體裝置的方法。所述方法包括：在半導體裝置上的第一裝置區中形成電晶體裝置；以及在半導體裝置上的第二裝置區中形成記憶體裝置，所述記憶體裝置連接到所述電晶體裝置。在一些實施例中，形成記憶體裝置包括：形成第一位元線；形成連接到第一位元線的第一字元線；形成連接到第一字元線及第一位元線的板線；形成連接到板線的第二位元線；以及形成連接到第二位元線及板線的第二字元線。

Description

製作半導體裝置的方法
本發明實施例是有關於一種製作半導體裝置的方法。
隨著半導體技術的進步，對更快的裝置及更高的儲存容量的需求越來越大。為使電晶體按比例縮小，半導體行業繼續使半導體裝置（例如其中形成有通道區及源極/汲極區的包括具有高的高寬比的半導體鰭的鰭場效電晶體（fin field effect transistor，finFET））的尺寸按比例縮小。閘極結構形成在鰭的側之上且沿著鰭的側形成（例如，包繞鰭的側），從而提供通道的表面積增大的優點。
為使記憶體單元（memory cell）按比例縮小，半導體行業一直在減小側向裝置尺寸以減小裝置大小，同時增大垂直尺寸以增大記憶體電荷儲存。半導體行業還一直在探索用於改善記憶體性能的新架構及新材料。
此種按比例縮小已增加了半導體製造製程的複雜性。由於裝置特徵大小持續減小，製作製程繼續變得更加難以實行。因此，非常需要改善的記憶體裝置技術。
近來，已引入多閘極裝置，以試圖通過增加閘極-通道耦合來改善閘極控制、減小關斷狀態電流且減少短通道效應（short-channel effect，SCE）。已被引入的一種此種多閘極裝置是全環繞閘極（gate-all around，GAA）電晶體。GAA裝置得名於可圍繞通道區延伸從而在兩個側或四個側上提供進入通道的閘極結構。GAA裝置與傳統的互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）製程相容，且GAA裝置的結構使得GAA裝置能夠在維持閘極控制及減輕SCE的同時積極地按比例縮放。在傳統製程中，GAA裝置在矽奈米線中提供通道。然而，圍繞奈米線的GAA特徵的集成製作可具有挑戰性。舉例來說，儘管當前方法在許多方面令人滿意，然而關於形成應變增強、源極/汲極形成及其他特徵的挑戰使當前方法並非在所有方面均令人滿意。
根據本發明的實施例，一種製作半導體裝置的方法包括：在所述半導體裝置上的第一裝置區中形成電晶體裝置；以及在所述半導體裝置上的第二裝置區中形成記憶體裝置，所述記憶體裝置連接到所述電晶體裝置。在一些實施例中，形成所述記憶體裝置包括：形成第一位元線；形成連接到所述第一位元線的第一字元線；形成連接到所述第一字元線及所述第一位元線的板線；形成連接到所述板線的第二位元線；以及形成連接到所述第二位元線及所述板線的第二字元線。
根據本發明的實施例，一種製作半導體裝置的方法包括形成第一記憶體裝置。其中形成所述第一記憶體裝置包括：在半導體基底上形成多個第一鐵電通道區；形成多個閘極結構，所述多個閘極結構各自環繞所述鐵電通道區中的一者；將所述閘極結構電連接到閘極電極；將所述通道區電連接到源極電極；以及將所述通道區電連接到汲極電極。
根據本發明的實施例，一種製作半導體裝置的方法包括：形成第一記憶體裝置，其中形成所述第一記憶體裝置包括：在半導體基底上形成多個第一鐵電通道區，所述第一鐵電通道區將第一汲極區連接到源極區；形成多個第一閘極結構，所述多個第一閘極結構各自環繞所述第一鐵電通道區中的一者；形成第二記憶體裝置，其中形成所述第二記憶體裝置包括：在所述半導體基底上形成多個第二鐵電通道區，所述第二鐵電通道區將第二汲極區連接到所述源極區；形成多個第二閘極結構，所述多個第二閘極結構各自環繞所述第二鐵電通道區中的一者；將所述第一汲極區電連接到第一電極；將所述第一閘極結構電連接到第二電極；將所述源極區電連接到第三電極；將所述第二閘極結構電連接到所述第二電極；以及將所述第二汲極區電連接到第四電極。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中在第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除了圖中所繪示的取向以外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地作出解釋。
一電晶體一電容器（one-transistor one-capacitor，1T1C）記憶體單元是一種包括電容器及電晶體的記憶體。電容器儲存與儲存在電容器中的各別資料位元對應的各種電荷電平，且電晶體利於對電容器進行存取以進行讀取操作及寫入操作。1T1C記憶體單元的相對簡單的結構使得能夠實現高的記憶體密度，此會實現高的記憶體容量及每位元的低成本。1T1C記憶體單元可與動態隨機存取記憶體（dynamic random-access memory，DRAM）一起使用。
然而，隨著DRAM達到性能極限，其變成易失性的，可能具有高功耗且依賴於複雜的刷新電路系統。當DRAM變成易失性的時，其可能無法在沒有電力的情況下儲存資料。性能可比DRAM好的一種有潛力的記憶體裝置是鐵電隨機存取記憶體（FeRAM）。鐵電體是一類由展現出自發電極化的晶體組成的材料。鐵電體可處於兩種狀態，這兩種狀態可被外部電場逆轉。當施加此種場時，在鐵電材料的晶體結構中形成的電偶極子傾向於與場方向對齊。在移除場之後，電偶極子保持其極化狀態，從而使材料具有非揮發性特性。鐵電材料在施加的電場與極化電荷之間具有非線性關係，從而使鐵電極化-電壓（polarization-voltage，P-V）特性具有磁滯回線（hysteresis loop）的形式。
FeRAM一般被稱為類似DRAM的記憶體，其中鐵電體被實施為記憶體的電容器部分中的介電質。與DRAM相比，FeRAM具有更低的功耗、更好的性能潛力、不依賴於複雜的刷新電路系統且是非易失性的。FeRAM記憶體單元通常包括電晶體及鐵電電容器結構，所述鐵電電容器結構包括夾置在頂部電極與底部電極之間的鐵電結構。FeRAM記憶體單元被配置成依據原子在鐵電電容器結構中如何相對於彼此對齊而定來儲存資料位元。舉例來說，FeRAM記憶體單元的其中鐵電結構中的原子在“向上”方向上極化的第一狀態可表示二進位值“1”，而FeRAM記憶體單元的其中鐵電結構中的原子在“向下”方向上極化的第二狀態可表示二進位值“0”，或反之亦然。
然而，複雜鐵電材料的問題已呈現顯著的挑戰。早期的嘗試是基於屬於鋯鈦酸鉛（lead-zirconate-titanate，PZT）的鈣鈦礦族的鐵電材料。但事實證明，將這些材料共形地沉積在薄層中非常具有挑戰性。另外，這些材料的非常高的介電常數（大約300）對將這些材料集成到功能電晶體中構成了障礙。
然而，氧化鉿（HfO 2）中鐵電相的發現已引發製造包括FeRAM的記憶體裝置的一些新觀點。已發現，可通過使用例如矽（Si）對HfO 2進行摻雜來穩定正交晶相–鐵電相。與PZT相比，HfO 2具有較低的介電常數且可以共形的方式沉積在薄層中。除此之外，HfO 2是在邏輯裝置中用作閘極堆疊介電材料的材料。通過修改此種CMOS相容材料，邏輯電晶體現在可轉變成非易失性鐵電場效電晶體（ferroelectric FET，FeFET）記憶體電晶體。
功能FeFET已在二維平面架構中得到驗證。但製成共形HfO 2層的能力為垂直變化提供了機會，例如通過在垂直“壁”上沉積鐵電材料且以第三維度堆疊電晶體。在材料方面，這些3D FeFET可解決2D FeFET結構帶來的挑戰中的一些。一個挑戰與HfO 2介電質的多結晶性質有關。按比例縮放HfO 2層的尺寸會顯著限制層內晶粒的數目。並非所有這些顆粒均具有相同的極化方向，且此會影響這些顆粒對外部電場的回應，從而導致大的可變性。通過三維化，此種限制至少在第三維度被移除，從而使可變性變松且使得能夠實現更好的統計資料控制。
根據本公開實施例，提供一種製造裝置的製程。在一些實施例中，記憶體裝置的製作包括製作一個或多個FeRAM單元。在那些實施例中，FeRAM單元是共同使用共用板線（接地線，在本文中被稱為“PL”）的多位元單元。在那些實施例中，當記憶體裝置在製造期間以3D形式堆疊時，由多位元FeRAM單元共同使用共用PL會改善記憶體裝置的尺寸密度，進而改善記憶體裝置性能和/或提供任何其他益處。
根據本公開實施例，提供一種包括在記憶體裝置中的多位FeRAM。在一些實施例中，多位FeRAM包括一個或多個共用PL，當與基底晶圓上的其他記憶體裝置一起製造時，此會改善記憶體裝置的尺寸密度。在一個實施例中，多位FeRAM是包括位於2個單元之間的一個共用PL的2個位元的單元。
在一些實施例中，包括在記憶體裝置中的多位元FeRAM單元具有全環繞閘極（GAA）結構，所述GAA結構具有第一電極及包繞在第二電極周圍的介電材料。在那些實施例中，用於FeRAM單元的介電材料包括高介電常數材料及鐵電材料。在那些實施例中，FeRAM單元被形成為記憶體裝置的被動裝置。在那些實施例中，記憶體裝置包括電晶體裝置。在那些實施例中，電晶體裝置是具有閘極電極及包繞在電晶體的通道區周圍的閘極介電質的GAA電晶體。在那些實施例中，GAA晶體管用於處理器核心、輸入/輸出或靜態隨機存取記憶體（static random access memory，SRAM）。在那些實施例中，記憶體裝置被稱為GAA FeRAM。在那些實施例中，多個GAA FeRAM是3D堆疊的且因此被稱為3D GAA FeRAM結構。
圖1到圖17示出根據本公開的製造包括FeRAM單元的示例性記憶體裝置的示例性製程。在這些圖中，為簡化圖式，使用相同的參考編號標識共用元件。此外，對於示例性製程的連續處理階段中的中間裝置結構，除非另有說明，否則參考編號僅用於標記前一階段的改變。應理解，儘管在這些圖中僅示出一個FeRAM單元，然而此並不旨在將本公開僅限制於僅具有一個FeRAM單元的記憶體裝置。應理解，根據本公開的記憶體裝置可具有多於一個的FeRAM單元。
圖1A及圖1B示出用於製作包括FeRAM單元的示例性記憶體裝置的示例性製程的早期階段的中間結構的剖視圖及示例性三維（3D）視圖。可看到，為製作示例性記憶體裝置，在此示例性製程中形成兩個裝置區（如圖所示的裝置區1及裝置區2）。圖1A示出裝置區的剖視圖，且圖1B示出裝置區的三維視圖。圖1A中的剖視圖是沿著圖1B中的A-A’剖切線截取。圖1B還示出與剖切線A-A’垂直的第二剖切線B-B’，在後續圖式中（例如，在圖5B、圖14A、圖14B、圖15A、圖15B、圖16A及圖16B中）參照第二剖切線B-B’。
在後續各圖中，在裝置區1及2中製作半導體裝置的各個階段的中間裝置結構分別被稱為裝置結構100及裝置結構200。在一些實施例中，在同一半導體晶圓上及同一積體電路（integrated circuit，IC）晶片中同時製作中間裝置結構100與中間裝置結構200。然而，此未必是唯一的情形。在一些實施例中，分開或不同時製作中間裝置結構100與中間裝置結構200。
如圖1A及圖1B中所示，中間裝置結構100及200分別包括位於基底上的第一裝置區及第二裝置區中的堆疊結構。堆疊結構中的每一者包括交替的第一半導體層110與第二半導體層120的堆疊。在一些實施例中，基底是塊狀半導體基底。在一些實施例中，基底是絕緣體上半導體（semiconductor-on-insulator，SOI）基底，所述基底可為經摻雜的（例如，經p型摻雜劑或n型摻雜劑摻雜）以在其中形成各種阱區或摻雜區或者可為未經摻雜的。在那些實施例中，SOI基底可包括形成在絕緣體層上的半導體材料層。絕緣體層可為隱埋氧化物（buried oxide，BOX）層、氧化矽層等。絕緣體層設置在矽基底或玻璃基底上。基底可由矽或另一半導體材料製成。舉例來說，基底可為矽晶圓。
在一些實施例中，基底由化合物半導體（例如矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）或另一合適的化合物半導體）製成。在一些實施例中，基底由合金半導體（例如磷化鎵砷（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）或砷磷化鎵銦（GaInAsP）或另一合適的合金半導體）製成。
在圖1A及圖1B中所示的實例中，基底包括層101、102及103。在實施例中，層101是Si層，層102是Si/Ge層且層103是另一Si層。在另一實施例中，層102是介電層（例如，氧化矽層），從而形成包括層103、102及101的氧化物上矽（silicon-on-oxide，SOI）基底。在任一情形中，層101可為Si晶圓的頂部部分。
如圖1A及圖1B中所示，在此實例中，堆疊結構各自包括交替的第一半導體層110與第二半導體層120的堆疊。儘管示出包括在堆疊結構中的110及120的6個層，然而此並不旨在進行限制。在一些實例中，堆疊結構中的層的總數目介於三與二十之間。舉例來說，在堆疊結構中的每一者中可存在六個層或十個層。在其他實施例中，可存在更多的層或更少的層。在一些實例中，堆疊的半導體層110與半導體層120的厚度介於從約5 nm到約100 nm的範圍內。在其他實施例中，厚度可更薄或更厚。還應理解，儘管在此實例中示出相同數目的交替的半導體層110及120，然而此並不旨在進行限制。應理解，中間裝置結構100的堆疊結構可具有與中間裝置結構200的堆疊結構不同數目的交替的半導體層110與半導體層120。
在各種實施例中，半導體層110與半導體層120由不同的半導體材料（例如矽、鍺、矽鍺（SiGe）、砷化鎵（GaAs）、砷化銦（InAs）、碳化矽（SiC）、砷化銦鎵（InGaAs）或其他合適的半導體材料）製成。在一些實施例中，半導體層110由SiGe製成且半導體層120由Si製成。可通過毯覆式磊晶生長製程（blanket epitaxial growth process）在基底上交替形成半導體層110或半導體層120。接下來，使用微影製程及蝕刻製程將基底上的堆疊的交替的第一半導體層110與第二半導體層120圖案化，以在基底的裝置區1及裝置區2中形成兩個單獨的中間裝置結構100與中間裝置結構200的堆疊；裝置區1與裝置區2可分別位於IC晶片的基底的不同部分中。在一些實施例中，裝置區1與裝置區2可位於基底的相鄰的部分中，以便於進行內連。
為形成堆疊，例如使用磊晶製程（epitaxial process，EPI）依序沉積半導體層。為將堆疊圖案化，採用圖案化製程及蝕刻製程在堆疊的半導體層110與半導體層120上形成圖案化罩墓（未示出）。罩墓可為光阻罩墓或硬罩墓。在一些實例中，硬罩墓由氧化矽（SiO 2）、氮化矽碳（SiCN）、碳氧化矽（SiOC）、碳氮氧化矽（SiOCN）、氮化矽（SiN或Si 3N 4）或另一合適的材料製成。使用沉積製程、微影製程及蝕刻製程形成硬罩墓。蝕刻製程可包括反應性離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、電感耦合電漿（inductive coupled plasma，ICP）蝕刻、或另一合適的蝕刻製程或其組合。
圖2、圖3、圖4、圖5A及圖5B分別示出根據本公開的用於在裝置區1及2中製作示例性記憶體裝置的示例性方法中的圖1A到圖1B中所示階段的後續階段的相應中間結構的剖視圖。
如圖2中所示，在堆疊結構的側處形成多個隔離結構131。如圖所示，在此實例中，移除堆疊結構的一些部分以在相鄰的堆疊結構之間形成溝渠，且在溝渠中沉積隔離材料以在堆疊結構的側處形成隔離結構131。移除堆疊結構的一些部分的製程相似於以上結合圖1A及圖1B闡述的罩墓及蝕刻製程。
在各種實施例中，隔離結構131是環繞剩餘的堆疊結構的淺溝渠隔離（shallow-trench-isolation，STI）結構。在那些實施例中，通過使用絕緣材料填充溝渠來形成隔離結構131。絕緣材料可為氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）或另一低介電常數（低k）介電材料。可使用沉積製程（例如化學氣相沉積（chemical vapor deposition，CVD）製程、可流動化學氣相沉積（flowable CVD，FCVD）製程、旋塗玻璃（spin-on-glass，SOG）製程或另一合適的製程）而使用絕緣材料填充溝渠。在沉積製程之後可進行平坦化製程，例如化學機械拋光（chemical-mechanical polishing，CMP）製程或蝕刻製程。
在一些實施例中，可在隔離結構131與堆疊結構之間形成襯層（未示出）。在這些實施例中，在使用絕緣材料填充溝渠之前，在堆疊結構的側壁上共形地沉積用於形成襯層的襯層材料層。襯層的材料可為氧化矽、氮化矽、氮氧化矽或另一合適的材料。可使用CVD製程、物理氣相沉積（physical vapor deposition，PVD）製程、原子層沉積（atomic layer deposition，ALD）製程或另一合適的製程來沉積襯層材料層。
在圖3中，在此實例中，通過蝕刻製程使隔離結構131凹陷，以暴露出交替的第一半導體層110與第二半導體層120的堆疊。蝕刻製程可包括RIE、NBE或另一合適的蝕刻製程。在一些情況下，將凹陷隔離結構131-1的頂表面選擇成暴露出合適數目的交替的第一半導體層110與第二半導體層120。
在圖4中，如圖所示，在裝置區1及2中的交替的第一半導體層110與第二半導體層120的堆疊的頂上形成虛設閘極結構141及閘極間隙壁151。在一些實施例中，在後續處理步驟中使用替換閘極結構替換虛設閘極結構141中的每一者。
虛設閘極結構141中的每一者可包括位於堆疊半導體層的頂上的虛設閘極介電層及位於虛設閘極介電層上的虛設閘極電極層。在一些實施例中，虛設閘極電極層由多晶矽製成。在一些實施例中，虛設閘極介電層由氧化矽、氮化矽、氮氧化矽或其他低介電常數（低k）介電材料製成。獨立地沉積虛設閘極介電層與虛設閘極電極層，且接著可使用微影製程及蝕刻製程將虛設閘極介電層與虛設閘極電極層一同圖案化以形成虛設閘極結構141。虛設閘極介電層及虛設閘極電極層的沉積製程可包括CVD製程、PVD製程、ALD製程、高密度電漿化學氣相沉積（high density plasma CVD，HDPCVD）製程、金屬有機化學氣相沉積（metal organic CVD，MOCVD）製程或電漿增強型化學氣相沉積（plasma enhanced CVD，PECVD）製程。用於形成虛設閘極結構141的蝕刻製程可包括RIE、NBE或另一合適的蝕刻製程。
在虛設閘極電極層上形成硬罩墓層並將所述硬罩墓層圖案化以用作用於形成虛設閘極結構141的蝕刻罩墓。在一些實例中，硬罩墓由氧化矽（SiO 2）、氮化矽碳（SiCN）、碳氧化矽（SiOC）、碳氮氧化矽（SiOCN）或氮化矽（SiN或Si 3N 4）製成。硬罩墓可由氧化矽（SiO 2）製成。可使用沉積製程、微影製程及蝕刻製程形成硬罩墓。
在此實例中，通過在虛設閘極結構141上且沿著虛設閘極結構141的側壁共形地沉積一個或多個間隙壁層（未示出）來形成閘極間隙壁151。間隙壁層可由不同的材料製成且具有彼此不同的厚度。所述一個或多個間隙壁層可包含氧化矽（SiO 2）、氮化矽（例如，SiN或Si 3N 4）、氮氧化矽（SiON）、氮化矽碳（SiCN）、碳氮氧化矽（SiOCN）、碳氧化矽（SiOC）或其組合，且可通過CVD、ALD或另一沉積製程來沉積。接著對間隙壁層進行各向異性蝕刻以形成閘極間隙壁151。蝕刻製程可包括RIE、NBE或其他蝕刻製程。
接下來，從圖4中的中間結構開始，使用虛設閘極結構141及閘極間隙壁151作為蝕刻罩墓來對交替的半導體層110與半導體層120的堆疊進行蝕刻，以分別在裝置區1及裝置區2中形成鰭結構125及鰭結構225，如圖5A及圖5B中所示。
圖5A及圖5B示出根據一些實施例的在製作示例性記憶體裝置的示例性方法中在裝置區1及2中形成鰭結構。圖5A示出剖視圖，且圖5B示出中間結構的三維透視圖。圖5A中的剖視圖是沿著圖5B中的A-A’剖切線截取。圖5B還示出與剖切線A-A’垂直的第二剖切線B-B’，在後續圖式中（例如在圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A及圖17B中）參照第二剖切線B-B’。
圖5A及圖5B示出鰭結構125及225。如圖所示，在此實例中，鰭結構125及225中的每一者分別包括交替的第一半導體條帶112與第二半導體條帶122的堆疊。第一半導體條帶112及第二半導體條帶122是圖1到圖4中所示的第一半導體層110及第二半導體層120的其餘部分。在此實例中，第一半導體條帶112及第二半導體條帶122分別由SiGe及Si製成。然而，此並不旨在進行限制。也可使用其他半導體材料；舉例來說，在一些實施例中可使用相對於彼此具有蝕刻選擇性的兩種不同的半導體材料。蝕刻製程可包括RIE、NBE或其他蝕刻製程。在一些實施例中，可使用非選擇性蝕刻製程來同時蝕刻SiGe層與Si層。在其他實施例中，可使用選擇性蝕刻製程來依序蝕刻半導體層。
圖6、圖7、圖8、圖9、圖10、圖11、圖12及圖13分別示出根據一些實施例的用於在裝置區1及2中製作示例性記憶體裝置的示例性方法的各個階段的相應中間結構的剖視圖。
在圖6中，在鰭結構125及鰭結構225中的第一半導體條帶112的側上形成凹陷區152。使用虛設閘極結構141及閘極間隙壁151作為蝕刻罩墓來對半導體條帶112進行蝕刻，以形成凹陷區152。可使用各向同性蝕刻製程（例如濕式蝕刻、電漿蝕刻、RIE或另一干式蝕刻製程）形成凹陷區152。濕式各向同性蝕刻製程可使用蝕刻溶液，例如氫氧化氨-過氧化氫水混合物（ammonium hydroxide-peroxide water mixture，APM）、四甲基氫氧化氨（tetramethylammonium hydroxide，TMAH）、氫氧化氨（NH 4OH）或另一蝕刻劑。在其中第一半導體條帶112由SiGe製成且第二半導體條帶122由Si製成的實施例中，可使用對SiGe的蝕刻速率比對Si的蝕刻速率高的選擇性蝕刻劑，例如TMAH。
接下來，如圖7中所示，在第一半導體條帶112的側上的凹陷區152中形成內部間隙壁153。在各種實施例中，使用與以上結合圖4闡述的在形成閘極間隙壁151中使用的製程相似的製程來形成內部間隙壁153。在各種實施例中，通過在鰭結構125及225上且沿著鰭結構125及225的側壁共形地沉積一個或多個間隙壁層來形成內部間隙壁153。間隙壁層可由不同的材料製成且具有彼此不同的厚度。所述一個或多個間隙壁層可包含氧化矽（SiO 2）、氮化矽（SiN或Si 3N 4）、氮氧化矽（SiON）、氮化矽碳（SiCN）、碳氮氧化矽（SiOCN）、碳氧化矽（SiOC）、另一低介電常數介電質或其組合，且可通過CVD、ALD或另一沉積製程來沉積。接著對間隙壁層進行各向異性蝕刻以形成內部間隙壁153。蝕刻製程可包括RIE、NBE或其他蝕刻製程。
在圖8中，在裝置區1及裝置區2中的鰭結構125的側及鰭結構225的側上分別形成半導體結構161及半導體結構261。在一些情況下，半導體結構161的頂表面及半導體結構261的頂表面可高於鰭結構125的頂表面及鰭結構225的頂表面或者與鰭結構125的頂表面及鰭結構225的頂表面處於相同的水準高度處。裝置區1中的半導體結構161與裝置區2中的半導體結構261可由例如通過磊晶製程形成的不同半導體材料製成。半導體材料可包括矽（Si）、矽鍺（SiGe1-x，其中x可介於近似0與1之間）、碳化矽（SiC）、磷化矽（SiP）、鍺、第III-V族化合物半導體、第II-VI族化合物半導體或另一磊晶半導體。第III-V族化合物半導體的材料可包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP或另一合適的化合物半導體。
在一些實施例中，裝置區2中的半導體結構261用於形成金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistor，MOSFET）（包括N型金屬氧化物半導體（N-type metal-oxide-semiconductor，NMOS）電晶體或P型金屬氧化物半導體（P-type metal-oxide-semiconductor，PMOS）電晶體）的源極及汲極結構。在一些實施例中，用於NMOS電晶體的半導體結構261由SiC製成，且用於PMOS電晶體的半導體結構261由SiGe製成。在一些實施例中，裝置區1中的半導體結構161可被使用或替換，以形成電容器的電極或電晶體的源極及汲極區，如將在以下進行詳細闡述。
在各種實施例中，通過金屬有機化學氣相沉積（MOCVD）、分子束磊晶（molecular beam epitaxy，MBE）、液相磊晶（liquid phase epitaxy，LPE）、氣相磊晶（vapor phase epitaxy，VPE）、選擇性磊晶生長（selective epitaxial growth，SEG）、或另一合適的製程或其組合獨立地形成半導體結構161與半導體結構261。另外，可通過在磊晶生長期間進行原位摻雜和/或通過在磊晶生長之後進行植入來獨立地對半導體結構161與半導體結構261進行摻雜。在此種情形中，使用圖案化硬罩墓保護未受到沉積或摻雜的區。
在一些實施例中，裝置區1中的半導體結構161被不同的材料替換。在那些實施例中，可同時形成半導體結構161與半導體結構261以簡化製程。
在此實例中，半導體結構161及261用作示例性記憶體裝置的源極及汲極。在一些實施例中，當形成在晶圓上時，可例如通過磊晶生長來合併結構而在兩個鄰近的電晶體之間共用根據本公開的記憶體裝置的源極及汲極。舉例來說，具有共用源極及汲極結構的鄰近記憶體裝置可被實施為兩個功能電晶體。其他實例中的其他配置可實施其他數目的功能電晶體。
在圖9中，根據一些實施例，在圖8中的結構的側上形成層間介電（interlayer dielectric，ILD）層133。在此製程中，層間介電（ILD）層133形成在半導體結構161及261上。在一些實施例中，可在沉積ILD層133之前沉積接觸蝕刻停止層（contact etch stop layer，CESL）。接著在CESL上沉積ILD層133，為簡化圖式而未示出CESL。當形成與半導體層的接觸時，CESL可提供停止蝕刻製程的機制。CESL可由具有與相鄰ILD層133不同的蝕刻選擇性的介電材料形成。CESL的材料可包括氮化矽（SiN或Si 3N 4）、氮化矽碳（SiCN）或其組合，且可通過CVD、PECVD、ALD或另一沉積製程來沉積。ILD層133的材料可包括二氧化矽（SiO 2）或低介電常數介電材料（例如，介電常數（k值）低於二氧化矽的k值（約3.9）的材料）。低介電常數介電材料可包括氮氧化矽（SiON）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、氟化矽酸鹽玻璃（fluorinated silicate glass，FSG）、碳氧化矽（SiO xC y）、旋塗玻璃（SOG）、另一低介電常數介電材料或其組合。可通過旋轉塗布、CVD、可流動化學氣相沉積（FCVD）、PECVD、PVD或另一沉積製程來沉積ILD層133。
在沉積ILD層133之後，對ILD層133及CESL實行平坦化製程（例如化學機械拋光（CMP）製程）。在平坦化製程之後，虛設閘極結構141被暴露出。如圖9中所示，ILD層133的頂表面及CESL的頂表面可與虛設閘極結構141的頂表面及閘極間隙壁151的頂表面共面。
在圖10中，根據一些實施例，移除虛設閘極結構141及第一半導體條帶112。可使用一個或多個蝕刻製程移除圖9中的虛設閘極結構141及第一半導體條帶112。移除虛設閘極結構141會在其位置中留下空隙142，且移除圖9中的第一半導體條帶112會在第一堆疊結構及第二堆疊結構二者中在相鄰的第二半導體條帶122之間形成第一空隙113。在一些實施例中，第一空隙113中的每一者可具有介於從約3 nm到約15 nm的範圍內的高度。半導體條帶122堆疊在一起且彼此隔開介於從約3 nm到約15 nm的範圍內的距離。半導體條帶122中的每一者可具有介於從約3 nm到約15 nm的範圍內的厚度。然而，應理解，厚度範圍及間距範圍僅作為實例被引用且可依據應用而進行變化。堆疊的半導體條帶122也可被稱為奈米結構、奈米片材或奈米線。如下所述，半導體條帶122可用作隨後形成的電晶體的通道層。
依據虛設閘極結構141及第一半導體條帶112的材料組成物而定，可使用適當的蝕刻製程。舉例來說，在一些實施例中，虛設閘極結構141包含多晶矽作為虛設電極材料，且可使用已知的乾式多晶矽蝕刻製程或濕式多晶矽蝕刻製程來施行虛設閘極結構的蝕刻。在其中半導體條帶112由Si製成且半導體條帶122由SiGe製成的實施例中，第一半導體條帶112的蝕刻可包括使用具有比對SiGe高的Si的蝕刻速率的乾式蝕刻製程或濕式蝕刻製程。舉例來說，濕式蝕刻製程可包括使用硫酸（H 2SO 4）與過氧化氫（H 2O 2）的混合物（SPM）和/或氫氧化氨（NH 4OH）與H 2O 2及去離子（deionized，DI）水的混合物（APM）或另一合適的蝕刻劑。作為對第一半導體條帶112進行蝕刻的結果，第二半導體條帶122的懸置區可被形成為彼此之間具有第一空隙113。
在圖11中，沉積第一介電結構層171及第二介電結構層271以分別環繞第一裝置區及第二裝置區中的第二半導體條帶122。接下來，沉積第一導電填充材料145以分別環繞第一介電結構層及第二介電結構層。
在裝置區1中，第一介電結構層171形成在第二半導體條帶122之間的第一空隙113（如圖10中所示）及虛設閘極結構141空出的空隙142中。因此，第一介電結構層171被形成為環繞第二半導體條帶122。第一介電結構層171可包括介面層（interfacial layer，IL）。作為實例，可通過將第二半導體條帶122及閘極間隙壁151暴露於氧化環境來形成介面氧化物層。氧化環境可包括臭氧（O 3）、氫氧化氨（NH 3OH）、過氧化氫（H 2O 2）及水的混合物（也被稱為SC1溶液）和/或鹽酸（HCl）、過氧化氫（H 2O 2）及水的混合物（也被稱為SC2溶液）的組合或另一合適的氧化環境。作為氧化製程的結果，可在第二半導體條帶122的被暴露出的表面上形成介於從約0.5 nm到約1.5 nm的範圍內的氧化物層（也被稱為化學氧化物或天然氧化物）。然而，應理解，厚度範圍僅作為實例被引用且可依據應用而有所變化。
第一介電結構層171還可包括可實質上共形地沉積在介面氧化物層上的高介電常數（HK）閘極介電層。在一些實施例中，閘極介電層可包含介電常數（k值）高於約3.9的介電材料。在一些實施例中，閘極介電層可包含：（i）氧化矽、氮化矽和/或氮氧化矽或另一合適的介電材料；（ii）包括鐵電材料（例如氧化鉿（HfO 2）、TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2或另一合適的鐵電材料）的高介電常數介電材料；（iii）具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物的高介電常數介電材料或另一合適的高介電常數介電材料；或者（iv）其組合。可分別通過ALD和/或其他合適的方法形成介面層及閘極介電層（例如，HfZrO或HfO 2）。在一些實施例中，可使用在介於從約250℃到約350℃的範圍內的溫度下使用氯化鉿（HfCl 4）作為前驅體的ALD形成閘極介電層。然而，應理解，所述溫度範圍僅作為實例被引用且可依據應用而有所變化。在一些實施例中，第一介電結構層171可具有介於從約1 nm到約3 nm的範圍內的厚度，以包繞在第二半導體條帶122周圍而不受相鄰的第二半導體條帶122之間的間距限制。然而，應理解，所述厚度範圍僅作為實例被引用且可依據應用而有所變化。
相似地，在裝置區2中，第二介電結構層271形成在第二半導體條帶122之間的第一空隙113及虛設閘極結構141空出的空隙142中。因此，第二介電結構層271被形成為環繞第二半導體條帶122。第二介電結構層271可包括介面層（IL）。作為實例，可通過將第二半導體條帶122及閘極間隙壁151暴露於氧化環境來形成介面氧化物層。氧化環境可包括臭氧（O 3）、氫氧化氨（NH 3OH）、過氧化氫（H 2O 2）及水的混合物（也被稱為SC1溶液）和/或鹽酸（HCl）、過氧化氫（H 2O 2）及水的混合物（也被稱為SC2溶液）的組合。作為氧化製程的結果，可在第二半導體條帶122的被暴露出的表面上形成介於從約0.5 nm到約1.5 nm的範圍內的氧化物層（也被稱為化學氧化物或天然氧化物）。然而，應理解，所述厚度範圍僅作為實例被引用且可依據應用而有所變化。
第二介電結構層271還可包括可實質上共形地沉積在介面層上的高介電常數（HK）閘極介電層。在一些實施例中，閘極介電層可包含介電常數（k值）高於約3.9的介電材料。在一些實施例中，閘極介電層可包含：（i）氧化矽、氮化矽和/或氮氧化矽或另一合適的介電材料；（ii）包括鐵電材料（例如氧化鉿（HfO 2）、TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2或另一合適的鐵電材料）的高介電常數介電材料；（iii）具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物的高介電常數介電材料或另一合適的高介電常數介電材料；或者（iv）其組合。可分別通過ALD和/或其他合適的方法形成介面層及閘極介電層（例如，HfZrO或HfO 2）。在一些實施例中，可使用在介於從約250℃到約350℃的範圍內的溫度下使用氯化鉿（HfCl 4）作為前驅體的ALD形成閘極介電層。然而，應理解，所述溫度範圍僅作為實例被引用且可依據應用而進行變化。在一些實施例中，第二介電結構層172可具有介於從約1 nm到約3 nm的範圍內的厚度，以包繞在第二半導體條帶122周圍而不受第二半導體條帶122之間的間距限制。然而，應理解，所述厚度範圍僅作為實例被引用且可依據應用而進行變化。
在一些實施例中，第一介電結構層171包括高介電常數介電層HfZrO，以用於在裝置區1中形成電容器或記憶體裝置時增大電荷儲存，且當在裝置區2中形成FET裝置時，第二介電結構層271包括高介電常數介電層HfO 2。
在一些實施例中，在裝置製作期間，可使用原子層蝕刻（atomic layer etching，ALE）實行介電結構層及金屬層的蝕刻，所述ALE具有基於人工智慧（artificial intelligence，A.I.）或機器學習的控制製程。
再次參照圖11，在閘極間隙壁151上沉積第一介電結構層171及第二介電結構層271以分別環繞裝置區1及2中的第二半導體條帶122。當裝置區1與裝置區2中需要不同的介電結構層時，可使用圖案化硬罩墓來保護未受到沉積的裝置區。
接下來，在第一介電結構層171及第二介電結構層271之上形成第一導電填充材料145，以分別環繞裝置區1及2中的第二半導體條帶122且填充空隙142。在一些實施例中，第一導電填充材料145包括黏合/阻障層145-1及金屬填充材料145-2。舉例來說，黏合/阻障層145-1可包括氮化鈦（TiN）層且金屬填充材料145-2可包含鎢（W）材料。黏合/阻障層145-1可改善金屬填充材料與介電結構層之間的黏合且防止元素（例如，金屬及氧）擴散到介電結構層中。在一些實施例中，可使用其他合適的材料（例如TaN、TiN、TaAlN、TiAlN、TaSiN、TiSiN或AlN等）替換氮化鈦（TiN）層。相似地，可使用其他導電材料（例如鈷（Co））替換鎢（W）材料。可通過已知的製程（例如ALD、CVD等或另一合適的製程）進行黏合/阻障層145-1及金屬填充材料145-2的形成。
如圖11中所示，在裝置區2中，第一導電填充材料145被配置成形成全環繞閘極（GAA）電晶體的閘極電極，所述全環繞閘極（GAA）電晶體以介電結構271作為閘極介電質且以半導體結構261作為源極及汲極區。在此實例中，裝置區1及2中的結構形成呈FeRAM形式的示例性記憶體裝置。以下參照圖12、圖13、圖14A、圖14B、圖15A及圖15B繼續示出在裝置區1及2中形成示例性記憶體裝置的製程。在一些實施例中，可使用罩墓（例如圖案化光阻層或硬罩墓）保護裝置區2中的結構。
在圖12中，如圖所示，在第一裝置區中的ILD層133中形成空隙134。可通過使用利用圖案化罩墓的已知蝕刻製程對ILD層進行蝕刻來形成空隙134。空隙134暴露出半導體結構161。
在圖13中，移除第一裝置區中的半導體結構161的至少一部分，以形成空隙165且暴露出第二半導體條帶122。在其中半導體結構161由SiGe製成且第二半導體條帶122由Si製成的實施例中，可使用對SiGe的蝕刻速率比對Si的蝕刻速率高的選擇性蝕刻劑（例如，TMAH）來移除半導體結構161的一部分或全部。
圖14到圖17示出根據一些實施例的用於在裝置區1及2中製作示例性記憶體裝置的示例性方法的各個階段的相應中間結構的剖視圖。
在圖14中，如圖所示，移除第一裝置區中的第二半導體條帶122以形成第二空隙123。如本文中所使用的第二空隙是指通過移除堆疊的半導體條帶122形成的堆疊空隙區，此與通過移除堆疊的半導體條帶112形成的第一空隙113相對。此外，還移除如圖1A中所示的半導體層103以形成空隙105。在裝置區1中，形成包括空隙134、165、123及105在內的內連空隙。在其中第二半導體條帶122由Si製成的實施例中，可使用各向同性Si蝕刻劑來移除第二半導體條帶122。圖14的右側部分還示出裝置區1中的中間裝置結構100沿著裝置區1中所示的剖切線C-C’的剖視圖100C，剖視圖100C對與圖面（drawing sheet）垂直的平面（與由圖5B中的剖切線B-B’界定的平面相似）進行界定。C-C’剖視圖100C的側向尺寸被縮短以適應此圖。
圖15示出根據一些實施例的GAA FeRAM單元的中間結構的剖視圖。從圖14中的裝置結構開始，裝置區1中的結構包括位於第一介電結構層171的一些部分之間的第二空隙123。如以上結合圖1到圖14所闡述，第一介電結構層171形成在通過移除由第一半導體材料製成的第一半導體條帶112而產生的第一空隙113中。另外，通過移除由第二半導體材料製成的第二半導體條帶122來產生第二空隙123。裝置區1中的結構還包括形成在ILD層133中的空隙134及形成在半導體結構161中的空隙165。在圖15中，在由以下空隙形成的內連空隙中沉積第三半導體材料1502：第一介電結構層171的一些部分之間的第二空隙123、形成在ILD層133中的空隙134及形成在半導體結構161中的空隙165。在一些實施例中，第一半導體材料是SiGe，第二半導體材料是Si，且第三半導體材料1502是氧化銦鎵鋅（IGZO）。圖15的右側部分還示出裝置結構100的沿著裝置區1中所示的剖切線C-C’的剖視圖100C，剖視圖100C對與圖面垂直的平面進行界定。C-C’剖視圖100C的側向尺寸被縮短以適應此圖。
IGZO是由銦（In）、鎵（Ga）、鋅（Zn）及氧（O）形成的金屬氧化物半導體材料。IGZO是具有20倍到50倍的非晶矽的電子遷移率的非晶半導體材料。IGZO可作為均勻的非晶相沉積，同時保持高載流子遷移率。使用其他半導體材料將難以在上述內連空隙中形成單晶磊晶半導體材料。因此，IGZO適合作為填充材料來填充在內連空隙中，以形成圖15B中的整體半導體結構1503。IGZO是金屬氧化物半導體且可避免與高介電常數鐵電HfO 2閘極絕緣體形成介面的低介電常數介面層。另外，IGZO是N型半導體且可用於無結晶體管操作並避免在反向模式操作中出現的電荷捕獲。
可使用合成方法（例如在例如250℃或低於250℃下進行的低溫原子層沉積（ALD）製程）製造IGZO。在一些實施例中，可使用溶液處理（例如脈衝雷射沉積（pulsed laser deposition，PLD）或旋轉塗布）製造IGZO，所述溶液處理涉及將In及Ga溶液層沉積到熱板上且依據目標群組成物在大致200℃與400℃之間的溫度下進行退火。隨後，可在空氣中對膜進行退火。
接下來，在第二空隙123及165中未被第三半導體材料1502填充的空間中沉積第三導電填充材料149。在一些實施例中，對第三半導體材料1502進行蝕刻以形成空間。在一些實施例中，第三導電填充材料149可相似於上述導電填充材料145。第三導電填充材料149包括黏合/阻障層149-1及金屬填充材料149-2。舉例來說，黏合/阻障層149-1可包括氮化鈦（TiN）層且金屬填充材料149-2可包含鎢（W）材料。黏合/阻障層149-1可改善金屬填充材料與介電結構層之間的黏合且防止元素（例如，金屬及氧）擴散到介電結構層中。可通過已知的製程（例如ALD、CVD等）進行黏合/阻障層149-1及金屬填充材料149-2的形成。
圖16示出根據一些實施例的與圖15中所示裝置結構相同的裝置結構，附加特徵在於用於裝置區2中的電晶體裝置的源極及汲極區的金屬接觸結構181。在圖16中，金屬接觸結構181形成在蝕刻在介電層中的接觸孔中。在一些實施例中，金屬接觸結構181包括黏合/阻障層181-1及金屬填充材料181-2。舉例來說，黏合/阻障層181-1可包括氮化鈦（TiN）層且金屬填充材料181-2可包含鎢（W）材料。黏合/阻障層181-1可改善金屬填充材料與介電結構層之間的黏合且防止元素（例如，金屬及氧）擴散到介電結構層中。可通過已知的製程（例如ALD、CVD等）進行黏合/阻障層181-1及金屬填充材料181-2的形成。在一些實施例中，金屬接觸結構181還可包括形成在接觸孔的底部處的矽化物層182，以改善金屬接觸結構與下伏的半導體表面之間的黏合並減小接觸電阻。圖16的右側部分示出裝置結構100的沿著裝置區1中所示的剖切線C-C’的剖視圖100C，剖視圖100C對與圖面垂直的平面進行界定。C-C’剖視圖100C的側向尺寸被縮短以適應此圖。
圖17示出根據一些實施例的與圖16中所示裝置結構相同的裝置結構，其中添加用於裝置區2中的電晶體裝置的源極及汲極區以及用於裝置區1中的記憶體裝置中的電極的通孔結構183。在圖17中，通孔結構183被形成為蝕刻在介電層135中的通孔，介電層135形成在圖16中的裝置結構之上。在一些實施例中，通孔結構183包括黏合/阻障層183-1及金屬填充材料183-2。舉例來說，黏合/阻障層183-1可包括氮化鈦（TiN）層且金屬填充材料183-2可包含鎢（W）材料。黏合/阻障層183-1可改善金屬填充材料與介電結構層之間的黏合且防止元素（例如，金屬及氧）在介電結構層中擴散。可通過已知的製程（例如ALD、CVD等）或另一合適的製程進行黏合/阻障層183-1及金屬填充材料183-2的形成。
圖18A到圖18C示出根據一些實施例的具有鐵電記憶體元件的記憶體裝置的剖視圖、俯視圖及示意圖。在各種實施方案中，使用圖2到圖17中所示的示例性製作製程形成裝置。如圖所示，記憶體裝置包括形成在裝置區1中的裝置1820（電晶體裝置）及形成在裝置區2中的FeRAM裝置1810。在各種實施例中，裝置1820（電晶體裝置）被稱為主動裝置且FeRAM裝置1810被稱為被動裝置。
在圖18A中，如圖所示，金屬內連線結構分別形成在裝置區2及1中。在此實例中，金屬內連線結構形成在圖17中所示的裝置結構之上的介電層137中。然而，此未必是唯一的情形。在一些實施例中，可通過以下方法形成金屬內連線結構：在介電層137中蝕刻出溝渠，隨後通過電鍍銅（electro-copper plating，ECP）來使用銅（Cu）填充溝渠，且通過銅化學機械拋光（CMP）來進行平坦化。
在圖18A中，如圖所示，記憶體裝置1810包括設置在基底1801上的裝置區1中的堆疊導電電極條帶1811。如圖所示，堆疊導電電極條帶1811彼此隔開。在一些實施例中，堆疊導電電極條帶1811可由氮化鈦（TiN）製成。在替代實施例中，也可使用其他合適的材料，例如Ti、Ta、TaN等。在一些實施例中，基底1801可包括SOI晶圓或SiGe EPI晶圓作為蝕刻停止層。在一些實施例中，SiGe EPI晶圓可經硼摻雜。
在圖18A中，如圖所示，裝置1820包括設置在基底1801上的裝置區2中的堆疊半導體條帶1821。可看到，半導體條帶1821彼此隔開。還可看到，第二介電結構層1822包繞在堆疊半導體條帶1821周圍，且導電電極層1823包繞在第二介電結構層1822及半導體條帶1821周圍。在一些實施例中，堆疊半導體條帶1821可由Si或SiGe製成。在一些實施例中，也可使用上述其他合適的半導體材料。
如圖18A中所示，記憶體裝置1810可以全環繞閘極（GAA）結構被配置成形成電容器作為電荷儲存記憶體裝置或GAA電晶體記憶體儲存及存取裝置。堆疊的第一導電條帶1811、導電電極層1813、1815、1817、1819及1814可被配置為GAA記憶體裝置1810的電極。包括堆疊的半導體條帶1821、第二介電結構層1822及導電電極層1823的裝置1820以全環繞閘極（GAA）結構被配置成形成GAA電晶體。堆疊的半導體條帶1821被配置成形成裝置1820（電晶體裝置）的通道。在一些實施例中，第一介電結構層1812包含氧化鋯鉿（HfZrO）且第二介電結構層1822包含氧化鉿（HfO 2）。
在此實例中，可看到，金屬內連線結構被形成為包括分別耦合到裝置1820（電晶體裝置）的汲極1825及源極1827的金屬內連線結構185-1及185-8。金屬內連線結構185-2耦合到裝置1820（電晶體裝置）的導電電極層1823（閘極）。
在裝置區1處，金屬內連線結構可包括位元線185-3、字元線185-4、板線185-5、另一字元線185-6及另一位元線185-7。在此實例中，記憶體裝置1810是2位元FeRAM單元。如圖所示，記憶體裝置1810（例如FeRAM單元）包括整體半導體結構1803A，整體半導體結構1803A在基底1801的第一裝置區（裝置區1）中具有由相同半導體材料製成的內連部分。整體半導體結構1803A包括分別由半導體材料形成的堆疊條帶1811連接的第一部分1803-1與第二部分1803-2。堆疊條帶彼此隔開。如圖18A中所示，整體半導體結構1803A由內連部分製成，所述內連部分包括分別由半導體材料形成的堆疊條帶1811連接的第一部分1803-1與第二部分1803-2。在一些實施例中，通過將半導體材料填充在由蝕刻製程產生的內連空隙中來形成整體半導體結構1803A，如以上結合圖15到圖17所述。在一些實施例中，填充半導體材料是氧化銦鎵鋅（IGZO）。在替代實施例中，也可使用其他合適的金屬氧化物半導體材料（例如In 2O 3、ZnO、SnO 2、Cu 2O及CuMO 2（M = Al、Ga或In）等）。圖中還示出，在此實例中，記憶體裝置1810（例如FeRAM單元）包括半導體結構1803B，所述半導體結構1803B包括部分1803-2及部分1803-3。半導體結構1803B與半導體結構1803A相同或實質上相似。
在此實例中，整體半導體結構1803A的第一部分1803-1及第二部分1803-2分別被配置為電晶體的汲極及源極，所述汲極與源極通過被配置為通道區的半導體材料形成的堆疊條帶1811連接。第一介電結構層可包含鐵電材料氧化鉿鋯（HfZrO）。在其他實例中，也可使用其他鐵電材料，例如氧化鉿（HfO 2）等。相似地，半導體結構1803B的部分1803-2及部分1803-3分別被配置為也通過堆疊條帶1811連接的源極與汲極。
如上所述，在此實例中，圖18A中的記憶體裝置1810是鐵電FET（FeFET），其中作為閘極介電質的鐵電材料HfZrO或HfO 2與IGZO通道形成2位元FeRAM單元。此種類型的FET可提供比多晶矽通道好的亞閾值擺幅（SS）及比多晶矽通道高的遷移率。作為記憶體裝置的FeFET可具有低功耗、高速度及高容量的優點。此外，鐵電HfZrO及HfO 2與CMOS處理相容。
可看到，記憶體裝置1810（例如FeRAM單元）具有金屬內連線結構，金屬內連線結構包括耦合到裝置1810的導電電極層1815（汲極電極）的位元線（BL）185-3、耦合到裝置1810的導電電極層1813（閘極電極）的字元線（WL）185-4、以及耦合到裝置1810的導電電極層1817（源極電極）的板線（PL或接地線）185-5、耦合到導電電極層1819（閘極電極）的另一字元線185-6及耦合到裝置1810的汲極電極層1814的位元線185-7。可看到，此實例中的裝置1810因此是具有一個共用PL的2位元FeRAM單元。應理解，儘管圖1到圖17示出在裝置區1中形成一位元FeRAM單元，然而製成圖18中所示的2位元FeRAM單元的製程相似於圖1到圖17中所示的製程，不同的是附加的半導體結構、字元線185-6及位元線185-7以與對應的半導體結構、字元線185-4及位元線185-3相似的方式形成。如上所述，由於具有共用PL 185-5，因此圖18A中所示的2位元FeRAM單元會改善裝置密度。
圖18A中所示的實施例的有利方面包括半導體結構1803A及1803B的兩個記憶體結構共用電連接到金屬結構（板線185-5）的共用源極（或汲極）。作為共同使用共用源極（或汲極）的結果，記憶體裝置1810的佈局面積密度得到大大改善。舉例來說，由於共同使用共用源極（或汲極），圖18A的剖視圖中的有效閘極區域的長度（G1 + G2）與共同使用共用源極（或汲極）的長度（S）的比率[(G1 + G2)/S]大大增加。
舉例來說，在一些實施例中，長度G1等於長度G2，且等於約8 nm、約9 nm、約10 nm、約12 nm、約14 nm、約15 nm、約16 nm、約18 nm、約20 nm或大於20 nm，其中長度G1及G2的範圍由內部間隙壁153的外部邊界界定。此外，在一些實施例中，長度S等於約12 nm、約13 nm、約14 nm、約15 nm、約16 nm、約17 nm、約18 nm、約19 nm、約20 nm、約21 nm、約22 nm、約23 nm或小於約12 nm，其中長度S的範圍由與共用源極（或汲極）相鄰的內部間隙壁153的外部邊界界定。因此，比率[(G1 + G2)/S]可介於約0.7到3.3的範圍內。在一些實施例中，所述比率介於約1到2.5、約1.5到2.5或約1.75到2的範圍內。在一些實施例中，比率[(G1 + G2)/S]大於約0.7、約0.9、約1、約1.1、約1.2、約1.3、約1.4、約1.5、約1.6、約1.7、約1.8、約1.9、約2.0、約2.1、約2.2、約2.3、約2.4、約2.5、約2.6、約2.7、約2.8、約2.9、約3.0、約3.1、約3.2、約3.3或大於3.3。
在一些實施例中，記憶體裝置1810及1820的有效寬度W為約30 nm、約35 nm、約40 nm、約45 nm、約50 nm、約55 nm、約60 nm、約65 nm、約70 nm、約75 nm或大於約75 nm。因此，比率W/S可大於約1、約1.5、約2、約2.5、約3、約3.5、約4、約4.5、約5、約5.5、約6或約6.5。
圖18B示出圖18A中所示的記憶體裝置1810（例如FeRAM單元）的俯視佈局圖。在實施方案中，圖18B中所示的佈局圖可用作FeRAM陣列中的2位元單位單元的佈局。圖18C示出圖18A中所示的記憶體裝置1810（例如FeRAM單元）的示意圖。
返回參照圖18A，裝置1820是全環繞閘極（GAA）電晶體。裝置1820包括設置在基底1801的第二裝置區（裝置區2）中的堆疊半導體條帶1821，且半導體條帶1821彼此隔開。第二介電結構層1822包繞在堆疊半導體條帶1821周圍，且導電電極層1823包繞在第二介電結構層1822及半導體條帶1821周圍。在一些實施例中，堆疊半導體條帶1821可由Si或SiGe製成。在替代實施例中，也可使用上述其他合適的半導體材料。在一些實施例中，第一介電結構層1812包含氧化鋯鉿（HfZrO）且第二介電結構層1822包含氧化鉿（HfO 2）。
在圖18A所示實例中，半導體裝置是包括主動裝置1820及多位記憶體裝置1810（例如FeRAM單元）的積體裝置，主動裝置1820是可在核心/IO/SRAM區中使用的GAA電晶體結構。記憶體裝置1810（例如FeRAM單元）及裝置1820（電晶體裝置）二者均具有3D GAA結構，使得可增加記憶體中的電荷儲存及電晶體中的電流驅動。另外，記憶體裝置1810具有IGZO通道。可使用合成方法（例如在例如250℃或低於250℃下進行的低溫原子層沉積（ALD）製程）製造IGZO。如圖18A中所示，記憶體裝置1810（例如FeRAM單元）及裝置1820（電晶體裝置）是GAA FET。此外，使用高介電常數介電結構會增大電荷儲存容量且使得能夠使用更厚的介電層。
儘管圖18A中所示的裝置可被配置為具有一個電晶體裝置1820及2位記憶體裝置1810（例如FeRAM單元）的1T2C FeRAM，然而此並不旨在進行限制。應理解，根據本公開的裝置可包括耦合到多於2個電容器的一個電晶體（例如1T3C、1T4C、...、1TnC，其中n是正整數）以用於增大電荷儲存容量。在一些實施例中，可在FinFET結構中實施1T3C、1T4C、...、1TnC。在那些實施例中，共用PL可佈置在FeRAM單元中。舉例來說，對於1T3C FeRAM結構，可預期在3位元單元中佈置2個共用PL。
如上所述，電晶體裝置1820包括通道（條帶1821）、介面層、高介電常數閘極介電質、位於導電電極層1823中的鎢閘極填充材料以及將金屬層連接到半導體的接觸插塞。相似地，電容器裝置1810包括具有介面層、高介電常數閘極介電質（介電結構層1812）、鎢閘極填充材料（電極層1813）及金屬接觸件的介電結構。
裝置1820（電晶體裝置）的通道（條帶1821）可為Si或SiGe且可呈條帶、奈米片材或奈米線結構的形狀。Si或SiGe通道可具有至少三個奈米片材或奈米線。在一些實施例中，最頂部Si或SiGe奈米片材的通道長度等於或小於中間的Si或SiGe奈米片材的通道長度，且中間的Si或SiGe奈米片材的通道長度等於或小於底部的Si或SiGe奈米片材的通道長度。
在一些實施例中，介電結構層可包括介面層（IL）。在一些實施例中，最頂部Si或SiGe奈米片材上的IL的厚度大於中間奈米片材上的IL，而中間奈米片材又具有比底部奈米片材上的IL大的厚度。在3D GAA FeRAM裝置1810中，介電結構層1812具有厚度等於或大於3 nm的HfZrO層，且Zr濃度大約為40%到60%。然而，應理解，厚度範圍及濃度範圍僅作為實例被引用且可依據應用而進行變化。裝置1820（電晶體裝置）中的介電結構層1822可與FeRAM裝置1810中的介電結構層1812相同。作為另外一種選擇，裝置1820（電晶體裝置）中的介電結構層1822可不同於介電結構層1812，例如使用HfO 2替換HfZrO。在一些實施例中，HfZrO層及HfO 2層可具有結晶相，例如正交相。在一些實施例中，最頂部奈米片材上的介電結構層1812及1822的厚度大於中間奈米片材上的介電結構層，而中間奈米片材又具有比底部奈米片材上的介電結構層大的厚度。在一些實施例中，在裝置製作期間，可使用原子層蝕刻（ALE）來實行介電結構層的蝕刻，所述ALE具有基於人工智慧（A.I.）或機器學習的控制製程。
由FeRAM裝置1810的導電電極層1813及裝置1820（電晶體裝置）的導電電極層1823形成的金屬閘極結構可分別為單層金屬化合物或多層金屬化合物。在一些實施例中，片材對片材間距（sheet-sheet spacing）對於裝置1820（電晶體裝置）來說可為8 nm到15 nm且對於3D GAA FeRAM裝置1810來說可為10 nm到20 nm。然而，應理解，厚度範圍僅作為實例被引用且可依據應用而進行變化。導電電極層1813及1823（金屬閘極結構）可具有至少兩種類型的金屬。第一種是具有p型功函數的金屬閘極，可包含TiN、TaN、WN及MoN等。第二種是具有n型功函數的金屬閘極，例如Al金屬（包括TiAlC及TaAlC等）或金屬矽化物（包括TiSi、TaSi、WSi、CoSi及NiSi等）。將金屬層連接到半導體的接觸插塞可選自除W之外的低電阻金屬，例如Ru、Ir、Mo及Co等。在一些實施例中，金屬接觸件可包括TiSi層和/或TiN層以及鈷填充材料。在一些實施例中，在裝置製作期間，可使用原子層蝕刻（ALE）來實行金屬層的蝕刻，所述ALE具有基於人工智慧（A.I.）或機器學習的控制製程。
圖19示出具有共同使用共用PL的2位元FeRAM單元的半導體裝置1900。圖19示出FeRAM單元的頂部佈局圖，與圖18B中所示佈局圖相比，所述頂部佈局圖具有共用PL的另一佈置。在實施方案中，圖19中所示的佈局圖可用作FeRAM陣列中的2位元單位單元的佈局。
圖20是示出根據一些實施例的製作半導體裝置的方法2000的簡化流程圖。在各種實施例中，方法2000闡述在同一晶圓上同時形成全環繞閘極（GAA）鐵電記憶體結構與全環繞閘極（GAA）電晶體的方法。應理解，也可分開形成GAA電容器與GAA電晶體。以下參照上述圖1到圖19對方法2000中的操作進行簡要總結。應注意，以下闡述的方法2000可並不包括生產完整半導體裝置的所有細節。因此，可在方法2000之前、期間及之後提供附加的製程。還應理解，依據具體應用而定，可以不同的次序實行方法2000中的操作或者不實行一些操作。
在2010處，在半導體裝置（例如圖18A所示半導體裝置）上的第一裝置區中形成電晶體裝置（例如圖18A所示裝置1820）。請參照結合圖1到圖19闡述並由圖1到圖19示出的用於形成相似電晶體裝置的各種結構及處理的細節的示例性實施例。在2020處，在半導體裝置（例如圖18A所示半導體裝置）上的第二裝置區中形成記憶體裝置（例如圖18A所示裝置1810）。請參照結合圖1到圖19闡述並由圖1到圖19示出的用於形成相似記憶體裝置的各種結構及處理的細節的示例性實施例。
如圖1到圖19的實例中所示，在2010處形成電晶體裝置及在2020處形成記憶體裝置中的每一者包括諸多處理步驟。在方法2000中，用於在2010處形成電晶體裝置的特定部分（與圖1到圖19的裝置區2中所示的部分相似）的許多特定步驟同時用於在2020處形成記憶體裝置的相似特定部分（與圖1到圖19的裝置區1中所示的部分相似）。另外，在2010處實行的其他特定步驟用於在2010處形成電晶體裝置的一些部分，且不影響記憶體裝置的形成。相似地，在2020處使用其他特定步驟來形成記憶體裝置的部分，且不影響電晶體裝置的形成。
在一些實施例中，一個發明方面是一種製作半導體裝置的方法。所述方法包括：在所述半導體裝置上的第一裝置區中形成電晶體裝置；以及在所述半導體裝置上的第二裝置區中形成記憶體裝置，所述記憶體裝置連接到所述電晶體裝置。在一些實施例中，形成所述記憶體裝置包括：形成第一位元線；形成連接到所述第一位元線的第一字元線；形成連接到所述第一字元線及所述第一位元線的板線；形成連接到所述板線的第二位元線；以及形成連接到所述第二位元線及所述板線的第二字元線。
在一些實施例中，所述記憶體裝置包含鐵電材料。
在一些實施例中，所述電晶體裝置與所述記憶體裝置並排形成。
在一些實施例中，形成所述記憶體裝置包括：分別在基底上的所述第一裝置區及所述第二裝置區中形成第一堆疊結構及第二堆疊結構，所述第一堆疊結構及所述第二堆疊結構中的每一者包括交替的第一半導體條帶與第二半導體條帶的堆疊。在一些實施例中，形成所述記憶體裝置包括：移除所述第一半導體條帶，以在所述第一裝置區及所述第二裝置區二者中的所述第二半導體條帶之間形成第一空隙；以及在所述第一空隙中沉積第一介電結構層及第二介電結構層，以分別環繞所述第一裝置區及所述第二裝置區中的所述第二半導體條帶，其中所述第一介電結構層不同於所述第二介電結構層。在一些實施例中，所述方法包括：在所述第一空隙中在所述第一介電結構層及所述第二介電結構層之上沉積第一導電填充材料，以分別環繞所述第一裝置區及所述第二裝置區中的所述第二半導體條帶；在所述第一裝置區中，移除所述第一介電結構層的一些部分之間的所述第二半導體條帶以形成第二空隙；以及在所述第一裝置區中，在所述第一介電結構層的一些部分之間的所述第二空隙中沉積第二導電填充材料。
在一些實施例中，所述第一導電填充材料及所述第二導電填充材料在所述第二裝置區中形成所述記憶體裝置的第一電極及第二電極。
在一些實施例中，移除所述第一半導體條帶以形成第一空隙還包括：移除所述第二半導體條帶的一些部分以形成凹陷區；在所述凹陷區中沉積介電材料；以及使用所述凹陷區中的所述介電材料作為罩墓來移除所述第一半導體條帶，以在所述第一堆疊結構中的所述第二半導體條帶之間形成所述第一空隙。
在一些實施例中，沉積第一介電結構層以環繞所述第二半導體條帶還包括：沉積第一鐵電材料層以環繞所述第二半導體條帶。
在一些實施例中，另一發明方面是一種製作半導體裝置的方法。所述方法包括形成第一記憶體裝置，其中形成所述第一記憶體裝置包括：在半導體基底上形成多個第一鐵電通道區；形成多個閘極結構，所述多個閘極結構各自環繞所述鐵電通道區中的一者；將所述閘極結構電連接到閘極電極；將所述通道區電連接到源極電極；以及將所述通道區電連接到汲極電極。
在一些實施例中，所述方法還包括在所述半導體基底的第一裝置區中形成第二裝置，其中所述第一記憶體裝置形成在所述半導體基底的第二裝置區中。
在一些實施例中，所述第二裝置是與所述第一記憶體裝置並排形成的電晶體。
在一些實施例中，所述方法還包括：在所述半導體基底上的所述第一裝置區及所述第二裝置區中形成第一堆疊結構及第二堆疊結構，所述第一堆疊結構及所述第二堆疊結構中的每一者包括交替的第一半導體條帶與第二半導體條帶的堆疊；移除所述第一半導體條帶，以在所述第一裝置區及所述第二裝置區二者中的所述第二半導體條帶之間形成第一空隙；在所述第一空隙中沉積第一介電結構層及第二介電結構層，以分別環繞所述第一裝置區及所述第二裝置區中的所述第二半導體條帶，其中所述第一介電結構層不同於所述第二介電結構層。所述方法還包括：在所述第一空隙中在所述第一介電結構層及所述第二介電結構層之上沉積第一導電填充材料，以分別環繞所述第一裝置區及所述第二裝置區中的所述第二半導體條帶；在所述第一裝置區中，移除所述第一介電結構層的一些部分之間的所述第二半導體條帶以形成第二空隙；以及在所述第一裝置區中，在所述第一介電結構層的一些部分之間的所述第二空隙中沉積第二半導體材料。
在一些實施例中，所述第一導電填充材料在所述第一裝置區中形成所述第二裝置的多個電極且在所述第二裝置區中形成所述第一記憶體裝置的多個電極。
在一些實施例中，移除所述第一半導體條帶以形成第一空隙還包括：移除所述第二半導體條帶的一些部分以形成凹陷區；在所述凹陷區中沉積介電材料；以及使用所述凹陷區中的所述介電材料作為罩墓來移除所述第一半導體條帶，以在所述第一堆疊結構中的所述第二半導體條帶之間形成所述第一空隙。
在一些實施例中，沉積所述第一介電結構層以環繞所述第二半導體條帶還包括：沉積第一鐵電材料層以環繞所述第一裝置區中的所述第二半導體條帶。
在一些實施例中，另一發明方面是一種製作半導體裝置的方法。所述方法包括：形成第一記憶體裝置，其中形成所述第一記憶體裝置包括：在半導體基底上形成多個第一鐵電通道區，所述第一鐵電通道區將第一汲極區連接到源極區；形成多個第一閘極結構，所述多個第一閘極結構各自環繞所述第一鐵電通道區中的一者；形成第二記憶體裝置，其中形成所述第二記憶體裝置包括：在所述半導體基底上形成多個第二鐵電通道區，所述第二鐵電通道區將第二汲極區連接到所述源極區；形成多個第二閘極結構，所述多個第二閘極結構各自環繞所述第二鐵電通道區中的一者；將所述第一汲極區電連接到第一電極；將所述第一閘極結構電連接到第二電極；將所述源極區電連接到第三電極；將所述第二閘極結構電連接到所述第二電極；以及將所述第二汲極區電連接到第四電極。
在一些實施例中，所述第一電極是第一位元線。
在一些實施例中，所述第二電極是字元線。
在一些實施例中，所述第三電極是板線。
在一些實施例中，所述第四電極是第二位元線。
在一些實施例中，所述第一記憶體裝置及所述第二記憶體裝置各自具有全環繞閘極電晶體結構，所述全環繞閘極電晶體結構具有鐵電通道。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、替代及變更。
100:裝置結構 100C:剖視圖 101:層 102:層 103:層 105、134、142:空隙 110:半導體層 112:半導體條帶 113:第一空隙 120:半導體層 122:半導體條帶 123、165:空隙 125、225:鰭結構 131:隔離結構 131-1:凹陷隔離結構 133:層間介電（ILD）層 135、137:介電層 141:虛設閘極結構 145:導電填充材料 145-1、149-1、181-1、183-1:黏合/阻障層 145-2、149-2、181-2、183-2:金屬填充材料 149:第三導電填充材料 151:閘極間隙壁 152:凹陷區 153:內部間隙壁 161:半導體結構 171:第一介電結構層 181:金屬接觸結構 182:矽化物層 183:通孔結構 185-1、185-2、185-8:金屬內連線結構 185-3:位元線 185-4:字元線 185-5:板線 185-6:字元線 185-7:位元線 200:裝置結構 261:半導體結構 271:介電結構 1502:第三半導體材料 1503:整體半導體結構 1801:基底 1803-1:部分 1803-2:部分 1803-3:部分 1803A:半導體結構 1803B:半導體結構 1810:裝置 1811:條帶 1812:介電結構層 1813:電極層 1814:電極層 1815:電極層 1817:電極層 1819:電極層 1820:裝置 1821:條帶 1822:介電結構層 1823:導電電極層 1825:汲極 1827:源極 1900:半導體裝置 2000:方法 2010、2020:步驟 A-A’、C-C’:剖切線 B-B’:剖切線
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，圖中各種特徵並未按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A及圖1B分別示出根據一些實施例的用於在裝置區1及2中製作半導體裝置的示例性方法的早期階段的中間結構的剖視圖及三維（three-dimensional，3D）視圖。 圖2、圖3、圖4、圖5A及圖5B分別示出根據一些實施例的用於在裝置區1及2中製作半導體裝置的示例性方法的各個階段的相應中間結構的剖視圖。 圖6、圖7、圖8、圖9、圖10、圖11、圖12及圖13分別示出根據一些實施例的用於在裝置區1及2中製作半導體裝置的示例性方法的各個階段的相應中間結構的剖視圖。 圖14到圖17示出根據一些實施例的用於製作包括3D GAA電晶體及3D GAA記憶體單元的半導體裝置的示例性方法的各個階段的相應中間結構的剖視圖。 圖18A到圖18C示出具有鐵電記憶體元件的記憶體裝置的剖視圖、俯視圖及示意圖。 圖19示出具有共同使用共用板線的2位鐵電隨機存取記憶體（ferroelectric random-access memory，FeRAM）單元的半導體裝置。 圖20是示出根據一些實施例的製作半導體裝置的方法的簡化流程圖。
137:介電層
185-1、185-2、185-8:金屬內連線結構
185-3:位元線
185-4:字元線
185-5:板線
185-6:字元線
185-7:位元線
1801:基底
1803-1:部分
1803-2:部分
1803-3:部分
1803A:半導體結構
1803B:半導體結構
1810:裝置
1811:條帶
1812:介電結構層
1813:電極層
1814:電極層
1815:電極層
1817:電極層
1819:電極層
1820:裝置
1821:條帶
1822:介電結構層
1823:導電電極層
1825:汲極
1827:源極

Claims (1)

  1. 一種製作半導體裝置的方法，所述方法包括： 在半導體裝置上的第一裝置區中形成電晶體裝置；以及 在所述半導體裝置上的第二裝置區中形成記憶體裝置，所述記憶體裝置連接到所述電晶體裝置；且其中形成所述記憶體裝置包括： 形成第一位元線； 形成連接到所述第一位元線的第一字元線； 形成連接到所述第一字元線及所述第一位元線的板線； 形成連接到所述板線的第二位元線；以及 形成連接到所述第二位元線及所述板線的第二字元線。
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