TW202416351A - 用於製造半導體元件的方法 - Google Patents

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Abstract

本發明提供一種用於製造半導體元件的方法，包含：在基底上形成階梯鍵；在階梯鍵上形成覆蓋階梯鍵的模具層；在模具層上形成第一遮罩層；在第一遮罩層中形成與階梯鍵重疊的透明層；在第一遮罩層及透明層上形成第二遮罩層；使用第二遮罩層蝕刻模具層，其中第一遮罩層包含金屬材料。

Description

用於製造半導體元件的方法
[相關申請案的交叉參考]
在韓國智慧財產局中於2022年10月11日申請的韓國專利申請案第10-2022-0129820號及於2023年4月10日申請的第10-2023-0046764號以全文引用的方式併入本文中。
揭露一種用於製造具有改良的疊對量測準確度的半導體元件的方法。
隨著半導體元件的高度整合，包含於半導體元件中的圖案的線寬變得更精細，且將複雜製程及新穎材料應用於製造製程，使得量測製程的困難亦增加。
實施例是針對一種用於製造半導體元件的方法，包含：在基底上形成階梯鍵；在階梯鍵上形成覆蓋階梯鍵的模具層；在模具層上形成第一遮罩層；在第一遮罩層中形成與階梯鍵重疊的透明層；在第一遮罩層及透明層上形成第二遮罩層；使用第二遮罩層蝕刻模具層，其中第一遮罩層包含金屬材料。
實施例是針對一種用於製造半導體元件的方法，包含：形成包含晶片區域及晶片外區域的基底；在基底的晶片外區域上形成階梯鍵；在基底上形成覆蓋階梯鍵的模具層；在模具層上形成第一遮罩層；在第一遮罩層中形成與階梯鍵重疊的鍵孔；在鍵孔中形成透明層；在使用階梯鍵對準第二遮罩層時於第一遮罩層及透明層上形成第二遮罩層；使用第二遮罩層蝕刻模具層以形成圖案孔；以及用圖案材料填充圖案孔以形成柱結構。
實施例是針對一種用於製造半導體元件的方法，包含：形成包含晶片區域及晶片外區域的基底；在基底上及在晶片區域中形成跨越基底延伸的位元線；形成內埋接點，所述內埋接點位於位元線之間且連接至基底的晶片區域；在內埋接點上形成著陸襯墊；在基底上及在晶片外區域中形成階梯鍵；在晶片區域及晶片外區域上形成覆蓋著陸襯墊及階梯鍵的模具層；在模具層上形成第一遮罩層，其中第一遮罩層包含金屬材料；在第一遮罩層中形成與階梯鍵重疊的鍵孔；在鍵孔中形成透明層；在使用階梯鍵對準第二遮罩層時於第一遮罩層及透明層上形成第二遮罩層；使用第二遮罩層蝕刻晶片區域中的模具層以形成圖案孔；形成填充圖案孔的下部電極；以及在下部電極上形成介電膜及上部電極，透明層的透光率大於第一遮罩層的透光率，且相比於模具層的上部表面的第二豎直層級，下部電極的上部表面的第一豎直層級在豎直方向上相對於基底的底部表面延伸得更遠。
在下文中，將參考隨附圖式描述根據本揭露的技術想法的實施例。
圖1至圖12為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。參考圖1，第一階梯鍵K1及第一模具層MD1可位於基底100上。
第一階梯鍵K1可包含朝向基底100的下部表面凹陷的溝渠。在一實施中，第一階梯鍵K1可具有自基底100的上部表面朝向基底100的下部表面的階梯。
第一模具層MD1可位於基底100上。第一模具層MD1可位於包含溝渠的第一階梯鍵K1上。第一模具層MD1可覆蓋第一階梯鍵K1。第一模具層MD1示出為單一層。在一實施中，第一模具層MD1可包含多個膜。
第一模具層MD1可在與第一階梯鍵K1重疊的區域中具有彎曲上部表面。在一實施中，第一模具層MD1可具有與第一階梯鍵K1重疊的凹槽GR。由於第一階梯鍵K1具有朝向基底100的下部表面凹陷的溝渠，因此第一模具層MD1的上部表面可在與第一階梯鍵K1重疊的區域中朝向基底100凹陷。
參考圖2，第一預遮罩層210P可位於第一模具層MD1上。第一預遮罩層210P可沿著第一模具層MD1的上部表面延伸。第一預遮罩層210P可覆蓋第一模具層MD1。
第一預遮罩層210P可包含金屬材料。在一實施中，第一預遮罩層210P可包含摻雜有金屬的材料。在一些實施例中，第一預遮罩層210P可包含鋁（Al）、鈦（Ti）、鉻（Cr）、鎳（Ni）、銅（Cu）、鋯（Zr）、鉬（Mo）、釕（Ru）、鉿（Hf）、鉭（Ta）、鎢（W）、鉑（Pt）或鑭（La），或上述材料的合金。第一預遮罩層210P可為不透明的。如本文中所使用，術語「或」並非排他性術語，例如，「A或B」將包含A、B或A及B。
第一預遮罩層210P可具有相對於第一模具層MD1的蝕刻選擇性更高的蝕刻選擇性。當第一模具層MD1蝕刻為具有高縱橫比的圖案時，可使用具有相對於第一模具層MD1的蝕刻選擇性更高的蝕刻選擇性的第一預遮罩層210P來穩定地蝕刻第一模具層MD1。第一預遮罩層210P可具有比第一模具層MD1的透光率更低的透光率。參考圖3，鍵孔H1可位於第一遮罩層210中。
鍵孔H1可延伸穿過第一遮罩層210。鍵孔H1可與第一階梯鍵K1重疊。鍵孔H1可暴露第一模具層MD1的上部表面。鍵孔H1可暴露第一模具層MD1的彎曲表面。鍵孔H1可暴露第一模具層MD1的上部表面的凹槽（圖1中的GR）。參考圖4，預透明層220P可位於第一遮罩層210上。
預透明層220P可覆蓋第一遮罩層210。預透明層220P可填充圖3中的鍵孔H1。預透明層220P的上部表面可定位於比第一遮罩層210的上部表面的層級更高的層級處。
預透明層220P可包含氧化鉿（HfO 2）、氧化鈦（TiO 2）、氧化鉭（TaO 2）、氧化矽（SiO 2）或氮化矽（Si 3N 4）。預透明層220P的透光率可大於第一遮罩層210的透光率。預透明層220P的消光係數及折射率可分別低於第一遮罩層210的消光係數及折射率。可經由化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積（physical vapor deposition；PVD）或原子層沈積（atomic layer deposition；ALD）形成預透明層220P。
參考圖5，透明層220可位於第一遮罩層210中。可藉由移除圖4中覆蓋第一遮罩層210的上部表面的預透明層220P而暴露第一遮罩層210的上部表面。透明層220的上部表面可與第一遮罩層210的上部表面共面。透明層220可填充第一遮罩層210中的鍵孔（圖3中的H1）。透明層220可與第一階梯鍵K1重疊。透明層220可被第一遮罩層210包圍。透明層220的側壁可被第一遮罩層210覆蓋。透明層220的寬度可大於或等於第一階梯鍵K1的寬度。可經由化學機械研磨（chemical mechanical polishing；CMP）移除在第一遮罩層210的上部表面的頂部上的預透明層（圖4中的220P）的一部分。
參考圖6，第二遮罩層230可位於第一遮罩層210及透明層220上。第二遮罩層230可沿著第一遮罩層210及透明層220的上部表面延伸。第二遮罩層230可覆蓋第一遮罩層210及透明層220。
第二遮罩層230可包含氧化矽或氮化矽。第二遮罩層230示出為單一層。在一實施中，第二遮罩層230可包含多個膜。參考圖7，第三遮罩層240可位於第二遮罩層230上。
第三遮罩層240可覆蓋第二遮罩層230。第三遮罩層240可包含光阻。第三遮罩層240可包含用於蝕刻第一模具層MD1的圖案。第三遮罩層240可具有暴露第二遮罩層230的上部表面的一部分的圖案。第三遮罩層240可具有所述圖案以免覆蓋第二遮罩層230的上部表面的所述部分。
可使用第一階梯鍵K1對準第三遮罩層240。可使用第一階梯鍵K1判定第三遮罩層240的用於蝕刻第一模具層MD1的圖案是否上覆於目標位置處。
在一實施中，為了判定是否正確地對準第三遮罩層240，可將光照射至第一階梯鍵K1上。可基於偵測照射至第一階梯鍵K1的光的偏振狀態及繞射的結果而判定是否正確地對準第三遮罩層240。
包含金屬材料的第一遮罩層210可具有低透光率。因此，第一遮罩層210可位於第一階梯鍵K1上。因此，即使照射光以判定是否正確地對準第三遮罩層240，但使用第一階梯鍵K1偵測光的偏振狀態及繞射亦可能不容易。替代地，透明層220可與第一階梯鍵K1重疊。在此情況下，由於透明層220具有比第一遮罩層210的透光率更高的透光率，因此可基於偵測朝向第一階梯鍵K1照射的光的偏振狀態及繞射的結果而容易地判定是否正確地對準第三遮罩層240。
參考圖8，可使用第三遮罩層240蝕刻第一模具層MD1。使用第三遮罩層240的圖案，圖案孔H2可位於第一模具層MD1、第一遮罩層210以及第二遮罩層230中。圖案孔H2可延伸穿過第一模具層MD1及第一遮罩層210。使用第一階梯鍵K1，圖案孔H2可位於基底100上的目標位置處。
參考圖9，可移除第二遮罩層230及第三遮罩層240。可暴露第一遮罩層210及透明層220。圖案孔H2可位於第一模具層MD1及第一遮罩層210中。
參考圖10，可形成柱結構250。柱結構250可位於圖案孔（圖9中的H2）中。柱結構250可填充圖案孔（圖9中的H2）。圖案材料可填充圖案孔（圖9中的H2）。柱結構250的上部表面可與第一遮罩層210的上部表面共面。基於基底100的下部表面，柱結構250的上部表面可定位於比第一模具層MD1的上部表面的層級更高的層級處。
在一實施中，柱結構250可包含DRAM電容器的下部電極。在另一實例中，柱結構250可包含諸如NAND的非揮發性記憶體的通道結構。在又另一實例中，柱結構250可包含穿孔。
參考圖11，可移除第一遮罩層210及透明層220。可暴露第一模具層MD1的上部表面。隨著已移除第一遮罩層210，可暴露柱結構250的側壁的一部分。柱結構250可向上突出超過第一模具層MD1的上部表面。
參考圖12，第二模具層MD2及保護膜260可位於第一模具層MD1上。第二模具層MD2可包圍經暴露柱結構250的側壁的部分。第二模具層MD2可沿著第一模具層MD1的上部表面延伸。保護膜260可沿著第二模具層MD2的上部表面延伸。保護膜260可覆蓋柱結構250的上部表面。
在一實施中，第二模具層MD2可包含氧化矽。保護膜260可包含氮化矽。在圖12中，第二模具層MD2及保護膜260中的各者繪示為單一膜。在一實施中，第二模具層MD2及保護膜260中的各者可包含多個膜。
圖13至圖15為繪示對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。
為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。出於參考目的，圖13為繪示圖8之後的步驟的圖。
參考圖8及圖13，在形成圖案孔H2之後，可移除第一遮罩層210、透明層220、第二遮罩層230以及第三遮罩層240。圖案孔H2可僅延伸穿過第一模具層MD1。可移除第一遮罩層210、透明層220、第二遮罩層230以及第三遮罩層240，使得可暴露第一模具層MD1的上部表面。
參考圖14，可形成柱結構250。柱結構250可位於圖案孔（圖13的H2）中。柱結構250可填充圖案孔（圖13中的H2）。柱結構250的上部表面可與第一模具層MD1的上部表面共面。柱結構250的整個側壁可被第一模具層MD1包圍。
參考圖14，與圖10相比，柱結構（圖14中的250）的豎直尺寸可小於柱結構（圖10中的250）的豎直尺寸。
參考圖15，可形成保護膜260。保護膜260可位於第一模具層MD1及柱結構250上。保護膜260可沿著第一模具層MD1的上部表面延伸。保護膜260可覆蓋柱結構250的上部表面。
圖16至圖18為繪示對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。
為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。出於參考目的，圖16為繪示圖10之後的步驟的圖。參考圖10及圖16，在形成柱結構250之後，可移除第一遮罩層210。
隨著已移除第一遮罩層210，可暴露透明層220的側壁。柱結構250可向上突出超過第一模具層MD1的上部表面。透明層220可位於第一模具層MD1上。柱結構250的上部表面及透明層220的上部表面可彼此共面。在一實施中，基於基底100的下部表面，柱結構250的上部表面及透明層220的上部表面可具有相同豎直層級。
參考圖17，可形成第二模具層MD2。第二模具層MD2可填充向上突出超過第一模具層MD1的上部表面的柱結構250的部分中的鄰近者之間的空間。第二模具層MD2可位於柱結構250之間。
參考圖18，可形成保護膜260。保護膜260可位於透明層220、第一模具層MD1、柱結構250以及第二模具層MD2上。保護膜260可沿著透明層220、第一模具層MD1、柱結構250以及第二模具層MD2的輪廓延伸。
保護膜260可包圍透明層220。保護膜260可覆蓋透明層220的上部表面及側壁。保護膜260可覆蓋柱結構250的上部表面及第二模具層MD2的上部表面。
圖19至圖26為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。
為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。出於參考目的，圖19為繪示圖2之後的步驟的圖。圖20為繪示圖19的P部分的放大圖。
參考圖2、圖19以及圖20，鍵孔H1可位於第一遮罩層210上。鍵孔H1可僅延伸穿過第一遮罩層210的一部分。鍵孔H1可暴露第一遮罩層210。鍵孔H1的內側壁及底部表面可由第一遮罩層210界定。鍵孔H1可與第一階梯鍵K1重疊。
第一遮罩層210可包含第一部分211及第二部分212。第一部分211可位於鍵孔H1的一側上。第一部分211可界定鍵孔H1的內側壁。第一部分211可不與第一階梯鍵K1重疊。
第二部分212可位於鍵孔H1下方。第二部分212可界定鍵孔H1的底部表面。第二部分212可與第一階梯鍵K1重疊。
第二部分212的厚度可小於鍵孔H1的深度。在一實施中，第二部分的厚度TH212可小於自第二部分212的上部表面至第一部分211的上部表面的距離。基於基底100的下部表面，第一部分的厚度TH211可大於第二部分的厚度TH212。
第二部分212的厚度可在光可透射穿過第一遮罩層210的範圍內。在一實施中，當第一遮罩層210包含矽化鎢（WSi）時，第二部分212的厚度可在100埃至200埃（Å）的範圍內。
參考圖21，透明層220可位於第一遮罩層210上。透明層220可位於鍵孔（圖19的H1）中。透明層220可填充鍵孔（圖19中的H1）。透明層220的下部表面及側表面可被第一遮罩層210包圍。透明層220可不接觸第一模具層MD1。透明層220的下部表面可與第一模具層MD1的上部表面間隔開。透明層220的上部表面可與第一遮罩層210的上部表面共面。
參考圖22，第二遮罩層230及第三遮罩層240可位於透明層220及第一遮罩層210上。可使用第一階梯鍵K1對準第三遮罩層240。可使用第一階梯鍵K1判定第三遮罩層240的用於蝕刻第一模具層MD1的圖案是否上覆於目標位置上。
為了判定是否正確地對準第三遮罩層240，可將光照射於第一階梯鍵K1上。第一遮罩層210的透光率可小於透明層220的透光率。然而，透明層220下方的第一遮罩層210的厚度可較小，使得光可穩定地照射至第一階梯鍵K1。在一實施中，透明層220下方的第一遮罩層210的第二部分的厚度（圖20的TH212）可為200埃或更小。
可基於偵測經由透明層220及第一遮罩層210照射至第一階梯鍵K1的光的偏振狀態及繞射的結果而判定是否正確地對準第三遮罩層240。
參考圖23，可使用第三遮罩層240形成圖案孔H2。使用第三遮罩層240的圖案，可蝕刻第一模具層MD1、第一遮罩層210以及第二遮罩層230。
參考圖24，可移除第二遮罩層230及第三遮罩層240。參考圖25，可形成柱結構250。參考圖26，可形成保護膜260。保護膜260可覆蓋柱結構250、第一遮罩層210以及透明層220。
圖27至圖29為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。為便於描述，將主要描述與參考圖19至圖26所描述的內容的差異。出於參考目的，圖27為繪示圖25之後的步驟的圖。
參考圖25及圖27，可移除第一遮罩層210的一部分。在柱結構250所在的區域中，可移除第一遮罩層210。第一遮罩層210的剩餘部分可包圍透明層220。第一遮罩層210可包圍透明層220的側表面及下部表面。
柱結構250可不被第一遮罩層210包圍。柱結構250可向上突出超過第一模具層MD1的頂面。柱結構250可不與第一遮罩層210接觸。
參考圖28，可形成第二模具層MD2。第二模具層MD2可位於柱結構250之間。第二模具層MD2可與第一遮罩層210間隔開。第二模具層MD2可不接觸第一遮罩層210。
參考圖29，可形成保護膜260。保護膜260可位於透明層220、第一模具層MD1、第一遮罩層210、柱結構250以及第二模具層MD2上。透明層220可被第一遮罩層210及保護膜260包圍。
圖30至圖32為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。為便於描述，將主要描述與參考圖19至圖26所描述的內容的差異。出於參考目的，圖30為繪示圖25之後的步驟的圖。
參考圖25及圖30，可移除第一遮罩層210的一部分。可移除第一遮罩層210不與透明層220重疊的一部分。第一遮罩層210的剩餘部分可位於透明層220下方。第一遮罩層210的剩餘部分可位於透明層220與第一模具層MD1之間。第一遮罩層210的剩餘部分可與第一階梯鍵K1重疊。第一遮罩層210的剩餘部分的側壁可與透明層220的側壁共面。第一遮罩層210的剩餘部分及透明層220中的各者的寬度可大於第一階梯鍵K1的寬度。
參考圖31，可形成第二模具層MD2。第二模具層MD2可位於柱結構250之間。第二模具層MD2可與第一遮罩層210及透明層220間隔開。第二模具層MD2可不與第一階梯鍵K1重疊。
參考圖32，可形成保護膜260。保護膜260可位於透明層220、第一模具層MD1、第一遮罩層210、柱結構250以及第二模具層MD2上。保護膜260可覆蓋第一遮罩層210及透明層220中的各者的側壁。
圖33為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。出於參考目的，圖33為繪示圖10之後的步驟的圖。
參考圖10及圖33，保護膜260可位於第一遮罩層210上。參考圖33，與圖11相比，在不移除第一遮罩層210及透明層220時，可形成保護膜260。保護膜260可位於透明層220、第一遮罩層210以及柱結構250上。
柱結構250的上部表面可被保護膜260覆蓋。柱結構250的側表面的一部分可被第一遮罩層210包圍。第一遮罩層210與柱結構250可彼此直接接觸。
第一遮罩層210的材料與柱結構250的材料可彼此不同。在一實施中，第一遮罩層210可包含矽合金，且柱結構250可包含氮化鈦（TiN）。即使第一遮罩層210與柱結構250可彼此直接接觸，但第一遮罩層210可不影響柱結構250的電氣操作。
圖34至圖39為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。出於參考目的，圖34為繪示圖3之後的步驟的圖。
參考圖34，透明層220可位於鍵孔H1中。透明層220可以區域選擇性沈積（area selective deposition；ASD）方式形成。透明層220可僅位於第一模具層MD1的表面上。透明層220可不位於第一遮罩層210上。透明層220可不接觸第一遮罩層210。鍵孔H1中的透明層220的上部表面可位於第一遮罩層210的上部表面下方。
圖34繪示透明層220的側壁與第一遮罩層210的側壁接觸。透明層220的側壁可不接觸第一遮罩層210的側壁。
參考圖35，填充膜280可位於透明層220上。填充膜280可填充鍵孔（圖34的H1）。填充膜280可覆蓋透明層220。填充膜280可與透明層220重疊。填充膜280的上部表面可與第一遮罩層210的上部表面共面。透明層220及填充膜280中的各者的側表面可被第一遮罩層210包圍。
填充膜280的透光率可大於第一遮罩層210的透光率。填充膜280的透光率可低於透明層220的透光率。在一實施中，填充膜280可包含氧化矽。
參考圖36，第二遮罩層230及第三遮罩層240可位於第一遮罩層210及填充膜280上。可使用第一階梯鍵K1對準第三遮罩層240。可使用第一階梯鍵K1判定第三遮罩層240的用於蝕刻第一模具層MD1的圖案是否上覆於目標位置上。
為了判定是否正確地對準第三遮罩層240，可將光照射至第一階梯鍵K1。照射至第一階梯鍵K1的光可行進穿過填充膜280及透明層220且接著可到達第一階梯鍵K1。
參考圖37，可使用第三遮罩層240蝕刻第一模具層MD1。使用第三遮罩層240的圖案，圖案孔H2可位於第一模具層MD1、第一遮罩層210以及第二遮罩層230中。圖案孔H2可延伸穿過第一模具層MD1及第一遮罩層210。使用第一階梯鍵K1，圖案孔H2可位於基底100上的目標位置處。
參考圖38，可移除第二遮罩層230及第三遮罩層240。可暴露第一遮罩層210及填充膜280。圖案孔H2可位於第一模具層MD1及第一遮罩層210中。
參考圖39，可形成柱結構250。柱結構250可位於圖案孔（圖38中的H2）中。柱結構250可填充圖案孔（圖38中的H2）。圖案材料可填充圖案孔（圖38中的H2）。柱結構250的上部表面可與第一遮罩層210及填充膜280中的各者的上部表面共面。
基於基底100的下部表面，柱結構250的上部表面可定位於比第一模具層MD1的上部表面的層級更高的層級處。基於基底100的下部表面，柱結構250的上部表面可定位於比透明層220的上部表面的層級更高的層級處。
圖39之後的步驟與如參考圖11及圖12所描述的步驟實質上相同，且因此簡要地描述。隨後，參考圖39、圖11以及圖12，可移除第一遮罩層210、填充膜280以及透明層220。
隨著已移除第一遮罩層210、填充膜280以及透明層220，可暴露第一模具層MD1的上部表面。柱結構250可向上突出超過第一模具層MD1的上部表面。
隨後，第二模具層MD2及保護膜260可位於第一模具層MD1上。第二模具層MD2可包圍柱結構250的經暴露側壁的一部分。保護膜260可沿著第二模具層MD2的上部表面延伸。保護膜260可覆蓋柱結構250的上部表面。
圖40至圖45為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。為便於描述，將主要描述與參考圖34至圖39所描述的內容的差異。出於參考目的，圖40為繪示圖3之後的步驟的圖。
參考圖40，透明層220可位於鍵孔H1中。透明層220可以區域選擇性沈積（ASD）方式形成。透明層220可僅位於第一模具層MD1的表面上。透明層220可不位於第一遮罩層210上。透明層220可不接觸第一遮罩層210。鍵孔H1中的透明層220的上部表面可位於第一遮罩層210的上部表面下方。
參考圖40，與圖34相比，圖40中的透明層220的厚度可大於圖34中的透明層220的厚度。圖40中的透明層220的上部表面與第一遮罩層210的上部表面之間的階梯可小於圖23中的透明層220的上部表面與第一遮罩層210的上部表面之間的階梯。
圖40繪示透明層220的側壁接觸第一遮罩層210的側壁。透明層220的側壁可不接觸第一遮罩層210的側壁。
參考圖41，第二遮罩層230可位於第一遮罩層210及透明層220上。第二遮罩層230可填充鍵孔（圖40中的H1）。第二遮罩層230可位於鍵孔（圖40中的H1）中的透明層220上。第二遮罩層230可覆蓋第一遮罩層210及透明層220。第二遮罩層230可在與第一階梯鍵K1重疊的區域中具有彎曲表面。
參考圖42，第三遮罩層240可位於第二遮罩層230上。第三遮罩層240可覆蓋第二遮罩層230。可使用第一階梯鍵K1對準第三遮罩層240。可使用第一階梯鍵K1判定第三遮罩層240的用於蝕刻第一模具層MD1的圖案是否上覆於目標位置上。
參考圖43，可使用第三遮罩層240蝕刻第一模具層MD1。使用第三遮罩層240的圖案，圖案孔H2可位於第一模具層MD1、第一遮罩層210以及第二遮罩層230中。圖案孔H2可延伸穿過第一模具層MD1及第一遮罩層210。使用第一階梯鍵K1，圖案孔H2可位於基底100上的目標位置處。
參考圖44，可移除第二遮罩層230及第三遮罩層240。可暴露第一遮罩層210及透明層220。基於基底100的下部表面，透明層220的上部表面可位於第一遮罩層210的上部表面下方。圖案孔H2可位於第一模具層MD1及第一遮罩層210中。
透明層220可具有相對於第二遮罩層230及第三遮罩層240中的各者的蝕刻選擇性。因此，可移除第二遮罩層230及第三遮罩層240，而透明層220可不被移除。
參考圖45，可形成柱結構250。柱結構250可位於圖案孔（圖38中的H2）中。柱結構250可填充圖案孔（圖38中的H2）。柱結構250的上部表面可與第一遮罩層210的上部表面共面。基於基底100的下部表面，柱結構250的上部表面可定位於比透明層220的上部表面的層級更高的層級處。
圖45之後的步驟與如參考圖11及圖12所描述的步驟實質上相同，且因此簡要地描述。隨後，參考圖45、圖11以及圖12，可移除第一遮罩層210及透明層220。隨後，第二模具層MD2及保護膜260可位於第一模具層MD1上。當移除第一遮罩層210時，第二模具層MD2可包圍如所暴露的柱結構250的側壁的一部分。保護膜260可沿著第二模具層MD2的上部表面延伸。保護膜260可覆蓋柱結構250的上部表面。
圖46至圖54為繪示分別對應於根據實例實施例的用於製造半導體元件的方法的中間步驟的中間結構的圖。為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。
參考圖46，第二階梯鍵K2及第一模具層MD1可位於基底100上。第二階梯鍵K2可包含朝向第一模具層MD1的凸出突起。在一實施中，第二階梯鍵K2可具有自基底100的上部表面向上突出的階梯。
第一模具層MD1可位於基底100上。第一模具層MD1可位於包含突起的第二階梯鍵K2上。第一模具層MD1可覆蓋第二階梯鍵K2。第一模具層MD1示出為單一層。在一實施中，第一模具層MD1可包含多個膜。
第一模具層MD1可在與第二階梯鍵K2重疊的區域中具有彎曲表面。在一實施中，第一模具層MD1可具有與第二階梯鍵K2重疊的突起PR。由於第二階梯鍵K2具有朝向第一模具層MD1的凸出階梯，因此第一模具層MD1的上部表面可在與第二階梯鍵K2重疊的區域中在與朝向基底100的方向相反的方向上突出。
參考圖47，第一預遮罩層210P可位於第一模具層MD1上。第一預遮罩層210P可包含金屬材料。在一實施中，第一預遮罩層210P可包含摻雜有金屬的材料。第一預遮罩層210P可為不透明的。第一預遮罩層210P的透光率可低於第一模具層MD1的透光率。
參考圖48，鍵孔H1可位於第一遮罩層210中。鍵孔H1可延伸穿過第一遮罩層210。鍵孔H1可與第二階梯鍵K2重疊。鍵孔H1可暴露第一模具層MD1的上部表面。鍵孔H1可暴露第一模具層MD1的彎曲表面。鍵孔H1可暴露第一模具層MD1的突起（圖46中的PR）。
參考圖49，預透明層220P可位於第一遮罩層210上。預透明層220P的透光率可大於第一遮罩層210的透光率。預透明層220P的消光係數及折射率可分別低於第一遮罩層210的消光係數及折射率。
參考圖50，透明層220可位於第一遮罩層210中。參考圖51，第二遮罩層230及第三遮罩層240可位於第一遮罩層210及透明層220上。
第三遮罩層240可包含光阻。第三遮罩層240可包含用於蝕刻第一模具層MD1的圖案。可使用第二階梯鍵K2對準第三遮罩層240。可使用第二階梯鍵K2判定第三遮罩層240的用於蝕刻第一模具層MD1的圖案是否上覆於目標位置上。
參考圖52，可使用第三遮罩層240蝕刻第一模具層MD1。圖案孔H2可位於第一遮罩層210、第一模具層MD1、第二遮罩層230以及第三遮罩層240中。
參考圖53，可移除第二遮罩層230及第三遮罩層240。參考圖54，可形成柱結構250。
柱結構250的上部表面可與第一遮罩層210的上部表面共面。基於基底100的下部表面，柱結構250的上部表面可定位於比第一模具層MD1的上部表面的層級更高的層級處。
在一實施中，柱結構250可包含DRAM電容器的下部電極。在另一實例中，柱結構250可包含諸如NAND的非揮發性記憶體的通道結構。在又另一實例中，柱結構250可包含半導體元件的穿孔。
圖55至圖64為繪示使用根據實例實施例的用於製造半導體元件的方法製造的半導體元件的圖。為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。
參考圖55，可形成包含晶片區域CA及晶片外區域OCA的基底100。多個位元線結構340ST、內埋接點320、著陸襯墊360以及蝕刻終止膜130可位於基底100上及晶片區域CA中。
晶片外導電線440、層間絕緣膜480以及晶片外蝕刻終止膜430可位於基底100上及晶片外區域OCA中。蝕刻終止膜130及晶片外蝕刻終止膜430可位於相同層級處。
第一階梯鍵K1可位於基底上100及晶片外區域OCA中。第一階梯鍵K1可包含朝向基底100的下部表面凹陷的溝渠。在一實施中，第一階梯鍵K1可具有朝向基底100的上部表面向下的階梯。
第一模具層MD1可跨越晶片區域CA及晶片外區域OCA。隨後，第一遮罩層210、透明層220以及第二遮罩層230可位於第一模具層MD1上。
第一模具層MD1可包含第一模具膜111、第一預支撐件膜141P、第二模具膜112、第二預支撐件膜142P、第三模具膜113以及第三預支撐件膜143P。第一模具層MD1可對應於圖1至圖54的第一模具層MD1。
在一實施中，第一模具膜111、第二模具膜112以及第三模具膜113中的各者可包含氧化矽。第一預支撐件膜141P、第二預支撐件膜142P以及第三預支撐件膜143P中的各者可包含氮化矽。第一預支撐件膜141P、第二預支撐件膜142P以及第三預支撐件膜143P中的各者可包含氮化矽（SiN）、碳氮化矽（SiCN）、氮氧化矽（SiON）或氧碳氮化矽（SiOCN）。
在晶片外區域OCA中，第一模具層MD1可位於第一階梯鍵K1上。第一模具層MD1可覆蓋第一階梯鍵K1。第一模具層MD1可在與第一階梯鍵K1重疊的區域中具有彎曲表面。
第一遮罩層210可包圍透明層220。第一遮罩層210的上部表面可與透明層220的上部表面共面。
第一遮罩層210可包含金屬材料。在一實施中，第一遮罩層210可包含摻雜有金屬的材料。在一些實施例中，第一遮罩層210可包含鋁（Al）、鈦（Ti）、鉻（Cr）、鎳（Ni）、銅（Cu）、鋯（Zr）、鉬（Mo）、釕（Ru）、鉿（Hf）、鉭（Ta）、鎢（W）、鉑（Pt）、鑭（La）或上述材料的合金。第一遮罩層210可為不透明的。
第一遮罩層210可具有相對於第一模具層MD1的蝕刻選擇性更高的蝕刻選擇性。透明層220可與第一階梯鍵K1重疊。透明層220的寬度可大於第一階梯鍵K1的寬度。透明層220可位於第一遮罩層210中。
透明層220可包含氧化鉿（HfO 2）、氧化鈦（TiO 2）、氧化鉭（TaO 2）、氧化矽（SiO 2）或氮化矽（Si 3N 4）。透明層220的透光率可大於第一遮罩層210的透光率。透明層220的消光係數及折射率可分別小於第一遮罩層210的消光係數及折射率。
跨越晶片區域CA及晶片外區域OCA，第二遮罩層230可沿著第一遮罩層210及透明層220延伸。第二遮罩層230可覆蓋第一遮罩層210及透明層220。
元件隔離膜305可位於基底100中。元件隔離膜305可具有具有極佳元件隔離特性的淺溝渠隔離（shallow trench isolation；STI）結構。元件隔離膜305可界定基底100上的主動區域。
由元件隔離膜305界定的主動區域可具有包含短軸及長軸的細長島形狀。主動區域可具有傾斜形狀以相對於元件隔離膜305中的字元線具有小於90度的角度。
元件隔離膜305中的各者可包含例如氧化矽膜、氮化矽膜或氮氧化矽膜。各元件隔離膜305示出為體現為一個絕緣膜。取決於元件隔離膜305的寬度，各元件隔離膜305可由一個絕緣膜或多個絕緣膜構成。
此外，主動區域可具有對角線形狀以相對於元件隔離膜305上的位元線具有小於90度的角度。位元線結構340ST可包含單元導電線340及單元線頂蓋膜344。單元導電線340可位於基底100的可形成有閘極結構的區域上，且位於元件隔離膜305上。單元導電線340可與元件隔離膜305及主動區域相交。單元導電線340可與閘極結構相交。就此而言，單元導電線340可對應於位元線。
單元導電線340可由多個膜的堆疊構成。單元導電線340可包含例如第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343。第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343可依序堆疊於基底100及元件隔離膜305上。單元導電線340示出為體現為三個膜的堆疊。
第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343中的各者可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物金屬或金屬合金。在一實施中，第一單元導電膜341可包含經摻雜半導體材料，第二單元導電膜342可包含導電矽化物化合物或導電金屬氮化物，且第三單元導電膜343可包含金屬或金屬合金。
位元線接點346可位於單元導電線340與基底100之間。在一實施中，單元導電線340可位於位元線接點346上。在一實施中，位元線接點346可位於單元導電線340與具有細長島形狀的主動區域的中心部分相交的點處。
位元線接點346可使單元導電線340及基底100彼此電連接。位元線接點346可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬。
在與位元線接點346的上部表面重疊的區域中，單元導電線340可包含第二單元導電膜342及第三單元導電膜343。在不與位元線接點346的上部表面重疊的區域中，單元導電線340可包含第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343。
單元線頂蓋膜344可位於單元導電線340上。單元線頂蓋膜344可沿著單元導電線340的上部表面延伸。就此而言，單元線頂蓋膜344可包含例如氮化矽、氮氧化矽、碳氮化矽或氧碳氮化矽。在根據一些實施例的半導體記憶體元件中，單元線頂蓋膜344可包含例如氮化矽膜。單元線頂蓋膜344繪示為單一膜。單元線頂蓋膜344可由多個膜的堆疊構成。然而，當構成多個膜的堆疊的膜由相同材料製成時，單元線頂蓋膜344可解釋為由單一膜構成。
單元絕緣膜330可位於基底100及元件隔離膜305上。更具體地，單元絕緣膜330可位於基底100的可能未形成有位元線接點346的區域上，且位於元件隔離膜305上。單元絕緣膜330可位於基底100與單元導電線340之間及元件隔離膜305與單元導電線340之間。
單元絕緣膜330可為單一膜。然而，如所繪示，單元絕緣膜330可由包含第一單元絕緣膜331及第二單元絕緣膜332的多個膜的堆疊構成。在一實施中，第一單元絕緣膜331可包含氧化矽膜，且第二單元絕緣膜332可包含氮化矽膜。
單元線間隔件350可位於單元導電線340及單元線頂蓋膜344中的各者的側壁上。在單元導電線340的形成有位元線接點346的區域中，單元線間隔件350可位於基底100及元件隔離膜305上。單元線間隔件350可位於單元導電線340、單元線頂蓋膜344以及位元線接點346中的各者的側壁上。
然而，在單元導電線340的未形成有位元線接點346的剩餘區域中，單元線間隔件350可位於單元絕緣膜330上。單元線間隔件350可位於單元導電線340及單元線頂蓋膜344中的各者的側壁上。
單元線間隔件350可為單一膜。然而，如所繪示，單元線間隔件350可體現為包含第一單元線間隔件351、第二單元線間隔件352、第三單元線間隔件353以及第四單元線間隔件354的多個膜的堆疊。在一實施中，第一單元線間隔件351、第二單元線間隔件352、第三單元線間隔件353以及第四單元線間隔件354中的各者可包含氧化矽膜、氮化矽膜、氮氧化矽膜（SiON）、氧碳氮化矽膜（SiOCN）或空氣中的一者。
在一實施中，第二單元線間隔件352可不位於單元絕緣膜330上，但可位於位元線接點346的側壁上。當位於閘極結構的上部表面上時，第四單元線間隔件354可沿著鄰近於其的單元導電線340的側壁及閘極頂蓋圖案的上部表面延伸。在一實施中，第二單元線間隔件352可不位於單元絕緣膜330上，但可位於位元線接點346的側壁上。
內埋接點320可位於鄰近位元線之間。在一實施中，內埋接點320可位於在第一方向DR1上彼此鄰近的單元導電線340之間。內埋接點320可與基底100的在鄰近單元導電線340之間的區域及元件隔離膜305重疊。內埋接點320可連接至主動區域。
內埋接點320可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬。
著陸襯墊360可位於內埋接點320上。著陸襯墊360可電連接至內埋接點320。著陸襯墊360可連接至單元主動區域。
著陸襯墊360可與位元線結構340ST的上部表面的一部分重疊。著陸襯墊360可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬或金屬合金。
襯墊隔離絕緣圖案380可位於著陸襯墊360及位元線結構340ST上。在一實施中，襯墊隔離絕緣圖案380可位於單元線頂蓋膜344上。襯墊隔離絕緣圖案380可將著陸襯墊360界定為多個隔離區域中的各者。
襯墊隔離絕緣圖案380可包含絕緣材料。襯墊隔離絕緣圖案380可使多個著陸襯墊360彼此電絕緣。在一實施中，襯墊隔離絕緣圖案380可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜、氧碳氮化矽膜或碳氮化矽膜。
晶片外導電線440可位於與單元導電線340的層級相同的層級處。如本文中所使用，「位於相同層級處」意謂形成於相同製造製程中。在一實施中，周邊共同電極440的堆疊結構可與單元導電線340的堆疊結構相同。
在一實施中，晶片外導電線440可包含第一電極441、第二電極442、第三電極443以及晶片外線頂蓋膜444。第一電極441、第二電極442、第三電極443以及晶片外線頂蓋膜444可在第二方向DR2上依序堆疊。第一電極441可位於與第一單元導電膜341的層級相同的層級處。第二電極442可位於與第二單元導電膜342的層級相同的層級處。第三電極443可位於與第三單元導電膜343的層級相同的層級處。晶片外線頂蓋膜444可位於與單元線頂蓋膜344的層級相同的層級處。
第一電極441在第二方向DR2上的豎直層級可與第一單元導電膜341在第二方向DR2上的豎直層級相同。第二電極442在第二方向DR2上的豎直層級可與第二單元導電膜342在第二方向DR2上的豎直層級相同。第三電極443在第二方向DR2上的豎直層級可與第三單元導電膜343在第二方向DR2上的豎直層級相同。外部線頂蓋膜444在第二方向DR2上的豎直層級可與單元線頂蓋膜344在第二方向DR2上的豎直層級相同。
層間絕緣膜480可位於與襯墊隔離絕緣圖案380的層級相同的層級處。參考圖56，第三遮罩層240可跨越晶片區域CA及晶片外區域OCA置放。
第三遮罩層240可覆蓋第二遮罩層230。第三遮罩層240可包含光阻。第三遮罩層240可包含用於蝕刻晶片區域CA中的第一模具層MD1的圖案。第三遮罩層240的圖案可暴露晶片區域CA中的第二遮罩層230的上部表面的一部分。
可使用第一階梯鍵K1對準第三遮罩層240。可使用第一階梯鍵K1判定第三遮罩層240的用於蝕刻第一模具層MD1的圖案是否上覆於目標位置上。
可基於偵測經由與第一階梯鍵K1重疊的透明層220照射至第一階梯鍵K1的光的偏振狀態及繞射的結果而判定是否正確地對準第三遮罩層240。在一實施中，可使用第一階梯鍵K1判定藉由使用第三遮罩層240蝕刻第一模具層MD1而形成的孔是否連接至著陸襯墊360。
參考圖57，可使用第三遮罩層240蝕刻第一模具層MD1。使用第三遮罩層240的圖案，下部電極孔H150可位於第一模具層MD1、第一遮罩層210以及第二遮罩層230中。下部電極孔H150可延伸穿過第一模具層MD1及蝕刻終止膜130。下部電極孔H150可暴露著陸襯墊360。
參考圖58，可移除第二遮罩層230及第三遮罩層240，且可形成下部電極150。下部電極150可位於下部電極孔（圖57中的H150）中。下部電極150可填充下部電極孔（圖57中的H150）。下部電極150的上部表面可與第一遮罩層210的上部表面共面。下部電極150可連接至著陸襯墊360。下部電極150可接觸著陸襯墊360。
下部電極150可包含例如經摻雜半導體材料、導電金屬氮化物（諸如氮化鈦、氮化鉭、氮化鈮或氮化鎢）、金屬（諸如釕、銥、鈦或鉭）或導電金屬氧化物（諸如氧化銥或氧化鈮）。在根據一些實施例的半導體元件中，下部電極150可包含氮化鈦（TiN）。此外，在根據一些實施例的半導體元件中，下部電極150可包含氮化鈮（NbN）。
參考圖59，可移除第一遮罩層210。在晶片區域CA及晶片外區域OCA中，可暴露第一模具層MD1。第三預支撐件膜143P及下部電極150中的各者的一部分可在晶片區域CA中暴露。可暴露被第一遮罩層210包圍的下部電極150的側壁的一部分。在晶片外區域OCA中，可暴露第三預支撐件膜143P及透明層220。透明層220可在晶片外區域OCA中自第一模具層MD1的頂部表面突出。
參考圖60，可形成第二模具層MD2及保護膜260。第二模具層MD2可位於晶片區域CA中的下部電極150之間。保護膜260可跨越晶片區域CA及晶片外區域OCA。保護膜260可沿著第二模具層MD2、下部電極150以及透明層220的輪廓延伸。
參考圖61，可使第一模具層MD1圖案化。可在晶片區域CA中使第一模具層MD1圖案化以形成第一支撐件膜141、第二支撐件膜142以及第三支撐件膜143。可部分地移除第一模具膜111、第一預支撐件膜（圖60的141P）、第二模具膜112、第二預支撐件膜（圖60的142P）、第三模具膜113以及第三預支撐件膜（圖60的143P）。第一支撐件膜141、第二支撐件膜142以及第三支撐件膜143可使鄰近下部電極150彼此連接。第一支撐件膜141、第二支撐件膜142以及第三支撐件膜143中的各者可接觸下部電極150的側壁的一部分。
參考圖62，可移除第一模具膜111、第二模具膜112、第三模具膜113以及第二模具層MD2。可經由第一支撐件膜141、第二支撐件膜142、第三支撐件膜143不與下部電極150接觸的區域而移除第一模具膜111、第二模具膜112、第三模具膜113以及第二模具層MD2。
透明層220可具有相對於第一模具膜111、第二模具膜112、第三模具膜113以及第二模具層MD2中的各者的蝕刻選擇性。在一實施中，當第一模具膜111、第二模具膜112、第三模具膜113以及第二模具層MD2中的各者包含氧化矽時，透明層220可包含氧化鉿（HfO 2）、氧化鈦（TiO 2）或氧化鉭（TaO 2）。因此，即使當移除第一模具膜111、第二模具膜112、第三模具膜113以及第二模具層MD2時，仍可能不移除透明層220。
參考圖63，可形成電容器介電膜170。電容器介電膜170可沿著蝕刻終止膜130、第一支撐件膜141、第二支撐件膜142、第三支撐件膜143以及保護膜260延伸。電容器介電膜170可沿著下部電極150的側壁延伸。電容器介電膜170可覆蓋保護膜260。
電容器介電膜170可包含選自例如氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的一者。
電容器介電膜170繪示為單一膜。在根據一些實施例的半導體元件中，電容器介電膜170可具有鐵電材料膜及順電材料膜的堆疊結構。
鐵電材料膜可具有鐵電屬性。鐵電材料膜可具有經設定大小以具有鐵電屬性的厚度。鐵電材料膜具有鐵電屬性的厚度範圍可取決於鐵電材料的類型而變化。
在一實施中，鐵電材料膜可包含單金屬氧化物。鐵電材料膜可包含單金屬氧化膜。就此而言，單金屬氧化物可為由一種金屬及氧構成的二元化合物。包含單金屬氧化物的鐵電材料膜可具有斜方晶系。
在一個實例中，單金屬氧化膜中所包含的金屬可為鉿（Hf）。單金屬氧化膜可為氧化鉿膜（HfO）。就此而言，氧化鉿可具有符合化學計量的化學式，或可具有不符合化學計量的化學式。
在另一實例中，單金屬氧化膜中所包含的金屬可為屬於鑭系元素的稀土金屬中的一者。單金屬氧化膜可由屬於鑭系元素的稀土金屬的氧化物製成。就此而言，屬於鑭系元素的稀土金屬的氧化物可具有符合化學計量的化學式，或可具有不符合化學計量的化學式。
鐵電材料膜可進一步含有摻雜於單金屬氧化膜中的摻雜劑。摻雜濃度可取決於摻雜劑的類型而變化，鐵電材料膜中所含有的摻雜劑的摻雜濃度可為10%或更小。
在一個實例中，當單金屬氧化膜為氧化鉿膜時，摻雜劑可包含選自釓（Gd）、矽（Si）、鋁（Al）、釔（Y）、鑭（La）、鈧（Sc）、鈰（Ce）、鏑（Dy）、鉭（Ta）、鍶（Sr）或鈮（Nb）中的至少一者。在另一實例中，當單金屬氧化膜由屬於鑭系元素的稀土金屬的氧化物製成時，摻雜劑可包含矽（Si）、鋁（Al）、鉿（Hf）、鋯（Zr）或鈮（Nb）。
在另一實例中，鐵電材料膜可能不含有摻雜於單金屬氧化膜中的摻雜劑。當鐵電材料膜包含單金屬氧化膜時，鐵電材料膜可具有例如在1奈米至10奈米範圍內的厚度。
在一實施中，鐵電材料膜可包含雙金屬氧化物。鐵電材料膜可包含雙金屬氧化膜。就此而言，雙金屬氧化物可為由兩種金屬及氧構成的三元化合物。包含雙金屬氧化物的鐵電材料膜可具有斜方晶系。
雙金屬氧化膜中所包含的金屬可為例如鉿（Hf）及鋯（Zr）。雙金屬氧化膜可為氧化鉻鋯膜（Hf xZ r (1-x)O）。在雙金屬氧化膜中，x可在0.2（包含端點）至0.8（包含端點）的範圍內。就此而言，氧化鉿鋯膜（Hf xZr (1-x)O）可具有符合化學計量的化學式，或可具有不符合化學計量的化學式。
在一個實例中，鐵電材料膜可進一步含有摻雜至雙金屬氧化膜中的摻雜劑。摻雜劑可包含釓（Gd）、矽（Si）、鋁（Al）、釔（Y）、鑭（La）、鈧（Sc）、鈰（Ce）、鏑（Dy）、鉭（Ta）或鍶（Sr）。在另一實例中，鐵電材料膜可能不含有摻雜於雙金屬氧化膜中的摻雜劑。當鐵電材料膜包含雙金屬氧化膜時，鐵電材料膜132可具有例如在1奈米（包含端點）至20奈米（包含端點）範圍內的厚度。
在一實施中，順電材料膜可為包含鋯（Zr）的介電膜或包含鋯（Zr）的堆疊膜。當介電材料的化學式不改變時，介電材料可取決於介電材料的晶體結構而呈現鐵電特性或順電特性。
順電材料可具有正介電常數，且鐵電材料可具有某一範圍內的負介電常數。亦即，順電材料可具有正電容，且鐵電材料可具有負電容。
一般而言，當具有正電容的兩個或大於兩個電容器彼此串聯連接時，其總電容減小。然而，當具有負電容的負電容器及具有正電容的正電容器彼此串聯連接時，其總電容增加。
在圖63中，繪示電容器介電膜170位於保護膜260上。在一實施中，可在形成電容器介電膜170之前移除保護膜260，且電容器介電膜170可位於下部電極150上。在此情況下，電容器介電膜170可沿著下部電極150的上部表面及側壁延伸。
參考圖64，可形成上部電極190。上部電極190可位於下部電極150及電容器介電膜170上。上部電極190可覆蓋電容器介電膜170。上部電極190可覆蓋晶片外區域OCA中的透明層220。
上部電極190可由例如經摻雜半導體材料、導電金屬氮化物（諸如氮化鈦、氮化鉭、氮化鈮或氮化鎢）、金屬（諸如釕、銥、鈦或鉭）、導電金屬氧化物（諸如氧化銥或氧化鈮）製成。在根據一些實施例的半導體元件中，上部電極190可包含氮化鈦（TiN）。替代地，在根據一些實施例的半導體元件中，上部電極190可包含氮化鈮（NbN）。
根據一些實施例的半導體元件可包含閘極結構。閘極結構可位於基底100及元件隔離膜305中。閘極結構可跨越元件隔離膜305及由元件隔離膜305界定的主動區域延伸。閘極結構可包含基底100及元件隔離膜305中的閘極溝渠、閘極絕緣膜、閘極電極、閘極頂蓋圖案以及閘極頂蓋導電膜。就此而言，閘極電極可對應於字元線。不同於所示內容，閘極結構可不包含閘極頂蓋導電膜。
閘極絕緣膜可沿著閘極溝渠的側壁及底部表面延伸。閘極絕緣膜可沿著閘極溝渠的至少一部分的輪廓延伸。
閘極絕緣膜可包含例如氧化矽、氮化矽、氮氧化矽或具有比氧化矽的介電常數更高的介電常數的高介電常數材料。高介電常數材料可包含例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
閘極電極可位於閘極絕緣膜上。閘極電極可填充閘極溝渠的一部分。閘極頂蓋導電膜可沿著閘極電極的上部表面延伸。
閘極電極可包含金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、經摻雜半導體材料、導電金屬氮氧化物或導電金屬氧化物。閘極電極可包含例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx或RuOx。閘極頂蓋導電膜可包含例如多晶矽或多晶矽鍺。
閘極頂蓋圖案可位於閘極電極及閘極頂蓋導電膜上。閘極頂蓋圖案可填充閘極溝渠的在閘極電極及閘極頂蓋導電膜填充溝渠的一部分之後剩餘的一部分。閘極絕緣膜示出為沿著閘極頂蓋圖案的側壁延伸。閘極頂蓋圖案可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）或氧碳氮化矽（SiOCN）。雜質摻雜區域可位於閘極結構的至少一側上。雜質摻雜區域可為電晶體的源極/汲極區域。
圖65至圖70為繪示使用根據實例實施例的用於製造半導體元件的方法製造的半導體元件的圖。為便於描述，將主要描述與參考圖1至圖12所描述的內容的差異。參考圖65，可形成包含晶片區域CA及晶片外區域OCA的基底100。
第一模具層MD1及第一預遮罩層210P可跨越晶片區域CA及晶片外區域OCA形成。第一模具層MD1可包含交替地堆疊於彼此頂部上的第一模具犧牲膜112及第一模具絕緣膜110。晶片區域CA中的第一模具犧牲膜112及第一模具絕緣膜110中的各者可位於與晶片外區域OCA中的第一模具犧牲膜112及第一模具絕緣膜110中的各者的層級相同的層級處。第一模具層MD1可對應於圖1至圖54的第一模具層MD1。
第一預遮罩層210P可包含金屬材料。在一實施中，第一預遮罩層210P可包含摻雜有金屬的材料。在一些實施例中，第一預遮罩層210P可包含鋁（Al）、鈦（Ti）、鉻（Cr）、鎳（Ni）、銅（Cu）、鋯（Zr）、鉬（Mo）、釕（Ru）、鉿（Hf）、鉭（Ta）、鎢（W）、鉑（Pt）、鑭（La）或上述材料的合金。第一預遮罩層210P可為不透明的。第一預遮罩層210P可具有相對於第一模具層MD1的蝕刻選擇性更高的蝕刻選擇性。
在晶片區域CA中，第一模具層MD1可具有階梯形結構。第一層間絕緣膜115可位於晶片區域CA中的具有階梯形結構的第一模具層MD1上。
第一模具犧牲膜112可包含具有相對於第一模具絕緣膜110的蝕刻選擇性的材料。在一實施中，第一模具絕緣膜110可包含氧化矽，且第一模具犧牲膜112可包含氮化矽。
在一些實施例中，在堆疊第一模具犧牲膜112及第一模具絕緣膜110之前，源極犧牲膜102p及源極犧牲膜103以及第二源極層104可位於基底100上。源極犧牲膜102p及源極犧牲膜103可包含具有相對於第一模具絕緣膜110的蝕刻選擇性的材料。在一實施中，第一模具絕緣膜110可包含氧化矽，且源極犧牲膜102p及源極犧牲膜103可包含氮化矽。第二源極層104可包含摻雜有雜質的多晶矽或不含雜質的多晶矽。
在一些實施例中，基底100可堆疊於周邊電路板120上。在一實施中，周邊電路元件PT、第二佈線結構160以及第二佈線間絕緣膜140可位於周邊電路板120上。基底100可堆疊於第二佈線間絕緣膜140上。
第一階梯鍵K1可位於基底100及周邊電路板120上且位於晶片外區域OCA中。第一階梯鍵K1可包含朝向周邊電路板120的下部表面凹陷的溝渠。在一實施中，第一階梯鍵K1可具有自基底100的上部表面向下的階梯。
在晶片區域CA中，第一預遮罩層210P可位於第一模具層MD1及第一層間絕緣膜115上。在晶片外區域OCA中，第一預遮罩層210P可位於第一模具層MD1上。
參考圖66，鍵孔H1可位於第一遮罩層210中。鍵孔H1可延伸穿過第一遮罩層210。鍵孔H1可與第一階梯鍵K1重疊。鍵孔H1可暴露第一模具層MD1的上部表面。鍵孔H1可暴露第一模具層MD1的彎曲表面。
參考圖67，透明層220可位於第一遮罩層210中。透明層220的上部表面可與第一遮罩層210的上部表面共面。透明層220可填充第一遮罩層210中的鍵孔（圖3的H1）。透明層220可與第一階梯鍵K1重疊。
透明層220可被第一遮罩層210包圍。透明層220的側壁可被第一遮罩層210覆蓋。透明層220的第一寬度可大於或等於第一階梯鍵K1的第二寬度。
在圖67中，透明層220的上部表面可與第一遮罩層210的上部表面共面。在一實施中，透明層220的上部表面可位於第一遮罩層210的上部表面下方。
參考圖68，第二遮罩層230及第三遮罩層240可跨越晶片區域CA及晶片外區域OCA。第三遮罩層240可覆蓋第二遮罩層230。第三遮罩層240可包含光阻。第三遮罩層240可包含用於蝕刻晶片區域CA中的第一模具層MD1的圖案。第三遮罩層240的圖案可暴露晶片區域CA中的第二遮罩層230的上部表面的一部分。
可使用第一階梯鍵K1對準第三遮罩層240。可使用第一階梯鍵K1判定第三遮罩層240的用於蝕刻第一模具層MD1的圖案是否上覆於目標位置上。
可基於偵測經由與第一階梯鍵K1重疊的透明層220照射至第一階梯鍵K1的光的偏振狀態及繞射的結果而判定是否正確地對準第三遮罩層240。在一實施中，可使用第一階梯鍵K1判定藉由使用第三遮罩層240蝕刻第一模具層MD1而形成的通道孔是否安置於適當位置處。
參考圖69，可使用第三遮罩層240蝕刻第一模具層MD1。使用第三遮罩層240的圖案，通道孔H450及接觸孔H550可位於第一模具層MD1、第一遮罩層210以及第二遮罩層230中。
通道孔H450可延伸穿過第一模具層MD1、源極犧牲膜102p以及第二源極層104。接觸孔H550可延伸穿過第一層間絕緣膜115、源極犧牲膜103以及第二源極層104。
參考圖70，可移除第二遮罩層230及第三遮罩層240，且可形成通道結構450及單元接點550。通道結構450可位於通道孔（圖69中的H450）中。通道結構450可填充通道孔（圖69中的H450）。通道結構450可延伸穿過第一模具層MD1。
通道結構450在圖70中繪示為體現為單一膜。在一實施中，通道結構450可由包含半導體圖案及資訊儲存膜的多個膜的堆疊構成。
通道結構450的半導體圖案可在第三方向Z上延伸穿過第一模具層MD2。通道結構450的半導體圖案可具有各種形狀中的各者，諸如圓柱形、方稜柱形以及實心柱形。通道結構450的半導體圖案可包含半導體材料，諸如單晶矽、多晶矽、有機半導體或碳奈米結構。
通道結構450的資訊儲存膜可位於半導體圖案與各閘極電極之間。在一實施中，通道結構450的資訊儲存膜可沿著半導體圖案的外側表面延伸。通道結構450的資訊儲存膜可包含例如氧化矽、氮化矽、氮氧化矽或具有比氧化矽的介電常數更高的介電常數的高k材料。高介電常數材料可包含例如氧化鋁、氧化鉿、氧化鑭、氧化鉭、氧化鈦、氧化鑭鉿、氧化鑭鋁或氧化鏑鈧。
在一些實施例中，通道結構450的資訊儲存膜可由多個膜的堆疊構成。在一實施中，通道結構450的資訊儲存膜可包含依序堆疊於通道結構450的半導體圖案的外側表面上的隧道絕緣膜、電荷儲存膜以及阻擋絕緣膜。
通道結構450的隧道絕緣膜可包含例如氧化矽或具有比氧化矽的介電常數更高的介電常數的高k材料。高k材料可包含氧化鋁（Al 2O 3）或氧化鉿（HfO 2）。通道結構450的電荷儲存層可包含例如氮化矽。通道結構450的阻擋絕緣膜可包含例如氧化矽或具有比氧化矽的介電常數更高的介電常數的高k材料。高k材料可包含氧化鋁（Al 2O 3）或氧化鉿（HfO 2）。
在一些實施例中，通道結構450可更包含填充圖案。通道結構450的填充圖案可填充以杯形半導體圖案界定的內部空間。通道結構450的填充圖案可包含絕緣材料，例如氧化矽。
單元接點550可位於接觸孔（圖69中的H550）中。單元接點550可填充接觸孔（圖69中的H550）。單元接點550可延伸穿過第一層間絕緣膜115。
單元接點550可包含導電材料，例如金屬，諸如鎢（W）、鈷（Co）或鎳(Ni)，或半導體材料，諸如矽。
在圖70中所繪示的步驟之後，可移除模具犧牲膜112且可形成多個閘極電極。隨後，可選擇性地移除源極犧牲膜102p，且可形成填充藉由移除源極犧牲膜102p的一部分而剩餘的空間的源極層。
閘極電極可包含導電材料，例如金屬，諸如鎢（W）、鈷（Co）或鎳（Ni），或半導體材料，諸如矽。源極層可包含導電材料，例如摻雜有雜質的多晶矽或金屬。
藉助於概述及回顧，由於新材料或複雜製造製程的引入，識別用於疊對量測的關鍵圖案變得愈來愈困難。本揭露的技術目的為提供一種用於製造具有改良的疊對量測準確度的半導體元件的方法。
本文中已揭露實例實施例，且儘管採用特定術語，但這些術語僅在一般及描述性意義上使用及解釋，而非出於限制的目的。在一些情況下，如所屬領域中具有通常知識者截至本申請案申請時顯而易見，除非另外具體指示，否則結合特定實施例所描述的特徵、特性及/或元件可單獨使用或與結合其他實施例所描述的特徵、特性及/或元件組合使用。因此，所屬領域中具有通常知識者應理解，可在形式及細節方面進行各種改變。
100:基底 102p、103:源極犧牲膜 104:第二源極層 110:第一模具絕緣膜 111:第一模具膜 112:第二模具膜/第一模具犧牲膜 113:第三模具膜 115:第一層間絕緣膜 120:周邊電路板 130:蝕刻終止膜 140:第二佈線間絕緣膜 141P:第一預支撐件膜 142P:第二預支撐件膜 143P:第三預支撐件膜 150:下部電極 160:第二佈線結構 170:電容器介電膜 190:上部電極 210:第一遮罩層 210P:第一預遮罩層 211:第一部分 212:第二部分 220:透明層 220P:預透明層 230:第二遮罩層 240:第三遮罩層 250:柱結構 260:保護膜 280:填充膜 305:元件隔離膜 320:內埋接點 330:單元絕緣膜 331:第一單元絕緣膜 332:第二單元絕緣膜 340:單元導電線 340ST:位元線結構 341:第一單元導電膜 342:第二單元導電膜 343:第三單元導電膜 344:單元線頂蓋膜 346:位元線接點 350:單元線間隔件 351:第一單元線間隔件 352:第二單元線間隔件 353:第三單元線間隔件 354:第四單元線間隔件 360:著陸襯墊 380:襯墊隔離絕緣圖案 430:晶片外蝕刻終止膜 440:晶片外導電線 441:第一電極 442:第二電極 443:第三電極 444:晶片外線頂蓋膜 450:通道結構 480:層間絕緣膜 550:單元接點 CA:晶片區域 DR1:第一方向 DR2:第二方向 GR:凹槽 H1:鍵孔 H2:圖案孔 H150:下部電極孔 H450:通道孔 H550:接觸孔 K1:第一階梯鍵 K2:第二階梯鍵 MD1:第一模具層 MD2:第二模具層 OCA:晶片外區域 P:部分 PR:突起 PT:周邊電路元件 TH211:厚度 TH212:厚度 Z:第三方向
藉由參考隨附圖式詳細地描述例示性實施例，特徵將對於所屬領域中具有通常知識者變得顯而易見，在隨附圖式中： 圖1至圖12為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖13至圖15為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖16至圖18為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖19至圖26為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖27至圖29為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖30至圖32為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖33為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖34至圖39為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖40至圖45為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖46至圖54為繪示根據實例實施例的用於製造半導體元件的方法中的階段的圖。 圖55至圖64為繪示使用根據實例實施例的用於製造半導體元件的方法製造的半導體元件的圖。 圖65至圖70為繪示使用根據實例實施例的用於製造半導體元件的方法製造的半導體元件的圖。
100:基底
111:第一模具膜
112:第二模具膜
113:第三模具膜
130:蝕刻終止膜
141P:第一預支撐件膜
142P:第二預支撐件膜
143P:第三預支撐件膜
210:第一遮罩層
220:透明層
230:第二遮罩層
240:第三遮罩層
305:元件隔離膜
320:內埋接點
330:單元絕緣膜
331:第一單元絕緣膜
332:第二單元絕緣膜
340:單元導電線
340ST:位元線結構
341:第一單元導電膜
342:第二單元導電膜
343:第三單元導電膜
344:單元線頂蓋膜
346:位元線接點
350:單元線間隔件
351:第一單元線間隔件
352:第二單元線間隔件
353:第三單元線間隔件
354:第四單元線間隔件
360:著陸襯墊
380:襯墊隔離絕緣圖案
430:晶片外蝕刻終止膜
440:晶片外導電線
441:第一電極
442:第二電極
443:第三電極
444:晶片外線頂蓋膜
480:層間絕緣膜
CA:晶片區域
DR1:第一方向
DR2:第二方向
K1:第一階梯鍵
MD1:第一模具層
OCA:晶片外區域

Claims (10)

  1. 一種用於製造半導體元件的方法，所述方法包括： 在基底上形成階梯鍵； 在所述階梯鍵上形成覆蓋所述階梯鍵的模具層； 在所述模具層上形成第一遮罩層； 在所述第一遮罩層中形成與所述階梯鍵重疊的透明層； 在所述第一遮罩層及所述透明層上形成第二遮罩層；以及 使用所述第二遮罩層蝕刻所述模具層， 其中所述第一遮罩層包含金屬材料。
  2. 如請求項1所述的用於製造半導體元件的方法，其中所述第一遮罩層包含： 第一部分，包圍所述透明層的側表面，以及 第二部分，位於所述透明層下方。
  3. 如請求項1所述的用於製造半導體元件的方法，其中形成所述透明層包含： 形成延伸穿過所述第一遮罩層且與所述階梯鍵重疊的鍵孔，以及 在所述鍵孔中形成所述透明層。
  4. 如請求項3所述的用於製造半導體元件的方法，其中： 在所述鍵孔中形成所述透明層包含以區域選擇性沈積方式在所述模具層上及所述鍵孔中形成所述透明層，以及 所述透明層並不位於所述第一遮罩層的表面上，以及 基於所述基底的下部表面，所述透明層的上部表面定位於所述第一遮罩層的上部表面下方。
  5. 如請求項1所述的用於製造半導體元件的方法，更包括： 在蝕刻所述模具層之後，移除所述第一遮罩層；以及 形成覆蓋所述透明層的保護膜。
  6. 如請求項1所述的用於製造半導體元件的方法，其中所述透明層的透光率大於所述第一遮罩層的透光率。
  7. 一種用於製造半導體元件的方法，所述方法包括： 形成包含晶片區域及晶片外區域的基底； 在所述基底的所述晶片外區域上形成階梯鍵； 在所述基底上形成覆蓋所述階梯鍵的模具層； 在所述模具層上形成第一遮罩層； 在所述第一遮罩層中形成與所述階梯鍵重疊的鍵孔； 在所述鍵孔中形成透明層； 在使用所述階梯鍵對準第二遮罩層時於所述第一遮罩層及所述透明層上形成所述第二遮罩層； 使用所述第二遮罩層蝕刻所述模具層以形成圖案孔；以及 用圖案材料填充所述圖案孔以形成柱結構。
  8. 如請求項7所述的用於製造半導體元件的方法，其中所述第一遮罩層包含金屬材料。
  9. 如請求項7所述的用於製造半導體元件的方法，其中： 形成所述圖案孔包含蝕刻所述第一遮罩層及所述模具層， 形成所述柱結構包含移除所述第二遮罩層及在所述圖案孔中形成所述柱結構，以及 基於所述基底的下部表面，所述柱結構的上部表面定位於比所述第一遮罩層的下部表面的豎直層級更高的豎直層級處。
  10. 一種用於製造半導體元件的方法，所述方法包括： 形成包含晶片區域及晶片外區域的基底； 在所述基底上及在所述晶片區域中形成跨越所述基底延伸的位元線； 形成內埋接點，所述內埋接點位於所述位元線之間且連接至所述基底的所述晶片區域； 在所述內埋接點上形成著陸襯墊； 在所述基底上及在所述晶片外區域中形成階梯鍵； 在所述晶片區域及所述晶片外區域上形成覆蓋所述著陸襯墊及所述階梯鍵的模具層； 在所述模具層上形成第一遮罩層，其中所述第一遮罩層包含金屬材料； 在所述第一遮罩層中形成與所述階梯鍵重疊的鍵孔； 在所述鍵孔中形成透明層； 在使用所述階梯鍵對準第二遮罩層時於所述第一遮罩層及所述透明層上形成所述第二遮罩層； 使用所述第二遮罩層蝕刻所述晶片區域中的所述模具層以形成圖案孔； 形成填充所述圖案孔的下部電極；以及 在所述下部電極上形成介電膜及上部電極， 其中： 所述透明層的透光率大於所述第一遮罩層的透光率，以及 相比於所述模具層的上部表面的第二豎直層級，所述下部電極的上部表面的第一豎直層級在豎直方向上相對於所述基底的底部表面延伸得更遠。
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