JP2008218782A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】結晶配向が揃った良好な半導体装置とその製造方法を提供する。
【解決手段】本発明の半導体装置１は、第１の層間絶縁膜４の貫通孔４３に形成された第１プラグ導電層４４と、この第１プラグ導電層４４上に設けられた導電部材６１とを備えた半導体装置であって、第１の層間絶縁膜４上には、第１プラグ導電層４４に通じる孔部５４を有したスペーサ絶縁膜５１が形成され、この孔部５４内には、第１プラグ導電層４４に接続し、かつ、導電部材６１に接続するスペーサ導電部５２が埋め込まれて形成されている。スペーサ導電部５２は自己配向性を有する導電材料からなり、スペーサ絶縁膜５１上とスペーサ導電部５２上とは、平坦化処理されていることを特徴とする。スペーサ導電部５２を所定の厚さにすることで、第１プラグ導電層４３に確実に蓋することができ、結晶配向のずれが導電部材６１に伝わることが防止される。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。

このような強誘電体メモリ装置としては、主にスタック構造のものが知られている。すなわち、層間絶縁膜の下部に設けられたスイッチングトランジスタと、層間絶縁膜上に設けられた強誘電体キャパシタとが、層間絶縁膜に形成されたコンタクトホール（貫通孔）内のプラグ導電層によって接続されたものである。また、強誘電体キャパシタは、第１電極、強誘電体膜、第２電極等が積層された構造となっている。この強誘電体キャパシタを覆って上部層間絶縁膜が形成されており、下層の層間絶縁層と同様に、コンタクトホール内のプラグ導電層を介して、強誘電体キャパシタの第２電極は上部層間絶縁層上の配線に接続されている。このような構成の強誘電体は、例えば特許文献１に開示されている。
特開平７−９９２９０号公報

ところで、先述のようなスタック構造のキャパシタにおいては、各層の結晶配向が下層の結晶配向に影響を受けるため、下地となる層の結晶配向を制御することが極めて重要である。特に強誘電体キャパシタは、プラグ導電層上と層間絶縁膜上とに亘って形成されるため、この面を十分に平坦化する必要がある。ところが、プラグ導電層の材料にはＷ（タングステン）が一般的に用いられているが、Ｗは結晶粒が大きいため表面にシームやラフネス等の凹凸が生じやすく、十分に平坦化することは困難である。また、研磨によって平坦化を行うと、プラグ導電層上が過剰に掘れてしまい、リセス（凹部）を生じてしまう。

そのため、特許文献１のようにプラグ導電層上と層間絶縁層上との間に、導電体を挟みこむことが考えられる。しかしながら、特許文献１においては、プラグ導電層上と層間絶縁層上との間に挟み込んだ導電体を、酸素バリア膜や水素バリア膜として機能させており、平坦化する目的では用いていない。

また、先述のリセスに起因する平坦化についても未解決である。この対策としては、層間絶縁層上とプラグ導電層上とのリセスを導電体で埋める方法が考えられるが、リセスは研磨の際に生じる副産物であるため、その深さが均一ではない。したがって、リセスを導電体で埋めた後、研磨して平坦化を行うと、例えば、浅いリセスでは導電体が除去されてしまい、Ｗの凹凸面が部分的に露出してしまう。

以上のように、Ｗ上を十分に平坦化することは困難であるが、Ｗ上のシームやラフネス等の凹凸が残ったままその凹凸上に強誘電体キャパシタを形成すると、強誘電体キャパシタに結晶配向がずれた部分が生じ、強誘電体特性が低下してしまう。また、強誘電体キャパシタ上に配線部と通じるプラグ導電層を形成すると、前記のＷ上の凹凸に起因してプラグ導電層の埋め込み不良が生じることがある。このような埋め込み不良が生じると、強誘電体キャパシタとプラグ導電層との界面に弱い部分（ウィークポイント）が形成され、誘電体キャパシタ上にプラグ導電層を形成する際に用いられる水素ガスが、ここを通って強誘電体キャパシタに侵入しやすくなり、強誘電体キャパシタを劣化させてしまう。

本発明は、上記従来技術の問題点に鑑み成されたものであって、プラグ導電層上を十分に平坦化することで、結晶配向が揃った良好な半導体装置とその製造方法を提供することを目的とする。

本発明の半導体装置は、基板上の層間絶縁膜に形成されたプラグ導電層と、該プラグ導電層上に設けられた導電部材とを備えた半導体装置であって、
前記層間絶縁膜上には、前記プラグ導電層に通じる孔部を有したスペーサ絶縁膜が形成され、該スペーサ絶縁膜の前記孔部内には、前記プラグ導電層に接続し、かつ、前記導電部材に接続するスペーサ導電部が埋め込まれて形成され、
前記スペーサ導電部は自己配向性を有する導電材料からなり、
前記スペーサ絶縁膜上とスペーサ導電部上とは、平坦化処理されていることを特徴とする。

このような半導体装置にあっては、スペーサ絶縁膜を形成しているので、層間絶縁膜上とプラグ導電層上とを平坦化した際に生じるリセス（凹部）のように深さが不測なものではなく、スペーサ絶縁膜上とプラグ導電層上とのスペース（凹部）を所定の深さにすることができる。したがって、このスペースに形成するスペーサ導電部の厚さを、例えば、リセスの深さよりも十分に深く（厚く）、かつ均一にすることができる。よって、スペーサ導電部とスペーサ絶縁膜上を研磨し平坦化した際に、スペーサ導電部が除去されてしまうことを防止でき、プラグ導電層上の凹凸面に確実に蓋をし、プラグ導電層上をより良好に平坦化することができる。
また、前記プラグ導電層上に形成される前記スペーサ導電部は自己配向性を有しているので、スペーサ導電部は、前記プラグ導電層上面の凹凸に影響されること無く、揃った結晶配向となる。したがって、その上部に形成される導電部材の結晶配向を良好なものとすることができる。

また、前記層間絶縁膜は、２層以上の絶縁膜からなっており、該絶縁膜の少なくとも最上層は、前記スペーサ絶縁膜の材料と異なる材料からなっていることが好ましい。
このようにすれば、スペーサ絶縁膜の孔部を形成する工程において、前記スペーサ絶縁膜の材料と前記最上層の材料とのエッチングレートの違いを用いることによって、スペーサ絶縁膜をオーバーエッチした際にも、その下層側までエッチングしてしまうことを防止することができる。よって、形成された前記孔部を所望の深さとすることができる。

また、前記導電部材は強誘電体キャパシタの構成部材である構成とすることもできる。
このようにすれば、前述のように、前記導電部材は結晶配向が揃ったものとされているので、この上に形成された前記キャパシタも結晶配向が揃ったものとなる。したがって、良好な強誘電体特性を有する優れたキャパシタを得ることができる。

また、前記スペーサ絶縁膜は、水素に対するバリア性を有していることが好ましい。
このようにすれば、強誘電体キャパシタの形成後において、キャパシタ底面側から水素や水等が侵入し、キャパシタが還元されることを防止でき、よって、キャパシタの強誘電体特性が損なわれることが防止される。

また、前記導電部材は、前記強誘電体キャパシタの最下層となる下地層を構成する導電性のバリア膜であり、前記スペーサ導電部は前記バリア膜と同じ材料からなっていることが好ましい。
このようにすれば、前記導電部材が酸化されて高抵抗化されること、もしくは前記強誘電体キャパシタが下方側から還元され劣化することが防止できる。また、スペーサ導電部と導電部材とを同じ材料とすることにより、スペーサ導電部と導電部材とを形成する際に、同様の加工手段を用いることができるため、新たな加工装置等が不要となる。

本発明の半導体装置の製造方法は、基板上の層間絶縁膜に形成されたプラグ導電層と、該プラグ導電層上に設けられた導電部材を備えた半導体装置の製造方法であって、
前記基板上の層間絶縁膜に貫通孔を形成する工程と、
前記層間絶縁膜上にプラグ導電材料を成膜して、前記貫通孔内にプラグ導電材料を埋め込む工程と、
前記プラグ導電材料からなる膜を平坦化処理して、前記層間絶縁膜上から前記プラグ導電材料を除去し、前記貫通孔内に前記プラグ導電材料からなるプラグ導電層を形成する工程と、
前記層間絶縁膜上に絶縁材料からなる膜を形成し、該膜に前記プラグ導電層と通じる孔部を形成し、スペーサ絶縁膜を形成する工程と、
前記層間絶縁膜上に自己配向性を有する導電材料を成膜して、前記孔部内に自己配向性導電材料を埋め込む工程と、
前記自己配向性導電材料からなる膜を平坦化処理して、前記スペーサ絶縁膜上から前記自己配向性導電材料を除去し、前記孔部内に前記自己配向性材料からなるスペーサ導電部を形成する工程と、
を有することを特徴とする。

このようにすれば、プラグ導電層と導電部材との間に所定の厚さのスペーサ導電部を有した半導体装置を製造することができる。前記スペーサ導電部は自己配向性を有する材料で形成しているので、例えば、スペーサ導電部の上方に強誘電体キャパシタを形成した場合、形成された強誘電体キャパシタは、プラグ導電層上の凹凸面に影響されること無く、結晶配向が揃ったものとなり、優れた強誘電体特性のものとなる。

以下、本発明に係る半導体装置の一実施形態として、強誘電体メモリ装置に適用した場合を例として説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。また、図面を参照しつつ説明を行うが、各図面においては、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

図１は、強誘電体メモリ装置（半導体装置）１の要部断面図である。強誘電体メモリ装置１は、半導体基板２上のスイッチングトランジスタ３と、これを覆って形成された第１の層間絶縁膜４と、第１の層間絶縁膜４上の本発明に係るスペーサ層５と、スペーサ層５上の強誘電体キャパシタ６と、これを覆って形成された第２の層間絶縁膜７と、第２の層間絶縁膜７上の配線８ａ、８ｂと、を備えて構成されている。

前記スイッチングトランジスタ３は、シリコン基板からなる半導体基板２の表層部に形成されたソース／ドレイン領域（図示せず）とチャネル領域（図示せず）と、チャネル領域上に形成されたゲート絶縁膜３１と、このゲート絶縁膜３１上に形成されたゲート電極３２と、を備えて構成されている。なお、各強誘電体キャパシタ６に対応するスイッチングトランジスタ３は、半導体基板２に形成された埋め込み分離領域（図示せず）によってそれぞれ電気的に分離されている。

また、前記半導体基板２上には、前記スイッチングトランジスタ３を覆って第１の層間絶縁膜４が形成されている。本実施形態の第１の層間絶縁膜４は、半導体基板２上に形成された第１絶縁膜４１と、この上に形成された第２絶縁膜４２とからなっている。第１絶縁膜４１は、例えばＳｉＯ_２（酸化ケイ素）からなるもので、第２絶縁膜４２は、例えばＳｉＮ（窒化ケイ素）からなるものである。

ここで、前記第１の層間絶縁膜４には、これを貫通する第１コンタクトホール（貫通孔）４３が形成されており、この第１コンタクトホール４３には、Ｗ（タングステン）等からなる第１プラグ導電層４４が埋設されている。本実施形態の第１プラグ導電層４４は、前記スイッチングトランジスタ３の一方のソース／ドレイン領域から強誘電体キャパシタ６へ通じるキャパシタ側第１プラグ導電層４４ａと、前記スイッチングトランジスタ３の他方のソース／ドレイン領域から上部配線８ｂ側へ通じる配線側第１プラグ導電層４４ｂと、からなっている。

前記第１プラグ導電層４４上には、前記第１のプラグ導電層４４が形成される際にＷ上面が研磨されることによって掘れてしまい、リセス（凹部）５３が形成されている。リセス５３の深さとしては２０〜３０ｎｍ程度であるが、研磨具合のばらつきに影響されるため、リセス５３が形成されない場合や、極めて浅いリセス５３が形成される場合がある。

また、前記第１の層間絶縁膜４上には、本発明に係るスペーサ層５が形成されている。スペーサ層５は、前記第１プラグ導電層４４に通じ、かつ第１コンタクトホール４３の開口部より大径の孔部５４を有したスペーサ絶縁膜５１と、前記孔部５４内および前記リセス５３を埋めて形成されたスペーサ導電部５２とからなっている。前記スペーサ導電部５２は、前記キャパシタ側第１プラグ導電層４４ａと前記強誘電体キャパシタ６とを接続するキャパシタ側スペーサ導電部５２ａと、前記配線側第１プラグ導電層４４ｂと後述する第２のプラグ導電層７３の配線側プラグ導電層７３ｂとを接続する配線側スペーサ導電部５２ｂとからなっている。また、前記スペーサ絶縁膜５１上と前記スペーサ導電部５２上とは、例えばＣＭＰ（化学的機械研磨）法等により研磨されており、十分に平坦化されたものになっている。

前記スペーサ絶縁膜５１は、例えばＳｉＯ_２からなるもので、このように前記第１の層間絶縁膜４の第２絶縁膜４２と異なる材料からなるものが好適に用いられる。また、その厚さについては、前記リセス５３の厚さ（深さ）よりも十分に厚いものが好ましく、例えば５０〜１００ｎｍ程度である。また、スペーサ導電部５２は、例えばＴｉＮ（窒化チタン）やＴｉＡｌＮ（チタンアルミナイトライド）等の自己配向性を有する導電性の材料、すなわち、特に優れた自己配向性に優れたＴｉ（チタン）を含む材料からなるもので、本実施形態ではＴｉＮを用いている。その厚さについては、前記リセス５３の厚さ（深さ）と前記スペーサ絶縁膜５１の厚さとの合計となるため、前記スペーサ絶縁膜５１の厚さによって制御することができる。

また、前記スペーサ層５上には、前記強誘電体キャパシタ６が形成されている。強誘電体キャパシタ６は、前記スペーサ層５上に形成されたバリア膜（導電部材）６１と、このバリア膜６１上に形成された下部電極６２と、この下部電極６２上に形成された強誘電体膜６３と、この強誘電体膜６３上に形成された上部電極６４とから構成されている。

前記バリア膜６１は、例えば酸素バリア膜として機能するＴｉＡｌＮによって形成されている。また、下部電極６２および上部電極６４は、Ａｇ（銀）やＰｔ（白金）、Ｉｒ（イリジウム）、ＩｒＯ_２（酸化イリジウム）等の良導体から形成されている。また、強誘電体膜６３は、ＡＢＯ_３の一般式で示されるペロブスカイト型の結晶構造を有する材料からなるもので、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３）やＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられた強誘電体材料によって形成されている。このように、強誘電体膜６３は金属酸化物を用いて形成されているため、水素ガス等の還元雰囲気に晒されると、強誘電体特性が損なわれてしまう。

また、前記強誘電体キャパシタ６の側面および上面には、これらを覆ってＡｌ_２Ｏ_３等の絶縁性水素バリア材料からなる水素バリア膜７１が形成されており、この水素バリア膜７１および前記スペーサ層５を覆って、ＳｉＯ_２等からなる第２の層間絶縁膜７が形成されている。この第２の層間絶縁膜７と前記水素バリア膜７１には、これらを貫通する第２コンタクトホール（貫通孔）７２が形成されており、この第２コンタクトホール７２には、タングステン（Ｗ）等からなる第２プラグ導電層７３が埋設されている。この第２プラグ導電層７３は、前記強誘電体キャパシタ６と第２の層間絶縁膜７上に形成されたＡｌ等からなる上層配線８ａとを接続するキャパシタ側第２プラグ導電層７３ａと、前記配線側スペーサ導電部５２ｂと第２の層間絶縁膜７上に形成されたＡｌ等からなる上層配線８ｂとを接続する配線側第２プラグ導電層７３ｂと、からなっている。

次に、本発明に係る半導体装置の製造方法の一実施形態について、上記強誘電体メモリ装置１の製造方法を例にして説明する。

まず、図２（ａ）に示すように、公知の手法によって半導体基板２にスイッチングトランジスタ３を形成する。続いて、スイッチングトランジスタ３を覆ってＳｉＯ_２（二酸化ケイ素）を成膜し第１の層間絶縁膜４の第１絶縁膜４１とする。さらに、この第１絶縁膜４１上にＳｉＮ（窒化ケイ素）を成膜し、第１の層間絶縁膜４の第２絶縁膜４２とする。これらの成膜は、スピンコート法やＣＶＤ法によって行うことができる。

次いで、公知の手法によって前記第２絶縁膜４２上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてエッチングすることにより、図２（ｂ）に示すように、第１絶縁膜４１と第２絶縁膜４２とを一括してエッチングし、あるいは別々にエッチングし、第１コンタクトホール４３を形成する。

そして、前記レジストパターンを除去した後、第１コンタクトホール４３内に密着層としてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をスパッタ法等によって成膜し、続いてＷ（タングステン）等の導電材料を成膜してこれを第１コンタクトホール４３内に埋め込む。さらにＣＭＰ（化学的機械研磨）法等によって第２絶縁膜４２上の導電材料を除去し、前記第２絶縁膜４２上と第１のコンタクトホール４３に埋め込まれた前記導電材料（Ｗ）上とを平坦化することによって、図２（ｃ）に示すように、第１プラグ導電層４４を形成する。第１プラグ導電層４４としては、スイッチングトランジスタ３と強誘電体キャパシタが形成される側とを接続するキャパシタ側第１プラグ導電層４４ａと、スイッチングトランジスタ３と上部配線８ｂとなる側とを接続する配線側第１プラグ導電層４４ｂとを形成している。

この時、第１プラグ導電層４４上には、前記ＣＭＰ法による平坦化の際にＷが過剰に掘れてしまった部分がリセス５３（凹部）として形成されている。リセス５３の深さとしては２０〜３０ｎｍ程度であるが、研磨具合のばらつきに影響されるため、リセス５３が形成されない場合や、極めて浅いリセス５３が形成される場合がある。また、Ｗは結晶が大きく、結晶構造が粗いため、第１プラグ導電層４４上のラフネス（表面粗さ）を完全に除去することは困難であり、また、第１プラグ導電層４４にはシーム（図示せず）と呼ばれる亀裂が形成されている場合がある。

続いて、前記第２絶縁膜４２と第１プラグ導電層４４とを覆って、ＳｉＯ_２膜を形成する。このＳｉＯ_２膜上にレジストパターンを形成し、さらにこのレジストパターンをマスクにしてエッチングすることにより、図３（ａ）に示すように、第１プラグ導電層４４に通じる孔部５４を形成し、スペーサ絶縁膜５１を形成する。この時、スペーサ絶縁膜５１は、前記第１の層間絶縁膜４の第２絶縁膜４２と異なる材料で形成しているので、前記孔部を形成する時にオーバーエッチした場合でも、前記第２絶縁膜４２でエッチストップをかけることができる。よって、前記孔部５４を所望の深さとすることができる。

そして、前記レジストパターンを除去した後、前記スペーサ絶縁膜５１上に、前記孔部５４と前記リセス５３とを埋めて、例えばＴｉＮ（窒化チタン）のように自己配向性を有する導電性の材料からなる導電膜をスパッタ法等によって形成する。さらにＣＭＰ法等によってスペーサ絶縁膜５１上の導電膜材料を除去し、前記スペーサ絶縁膜５１上と孔部５４内に埋め込まれた前記導電膜上とを平坦化することによって、図３（ｂ）に示すように、スペーサ導電部５２を形成する。スペーサ導電部５２としては、前記キャパシタ側第１プラグ導電層４４ａと強誘電体キャパシタとなる側とを接続するキャパシタ側スペーサ導電部５２ａと、前記配線側第１プラグ導電層４４ｂと配線側第２プラグ導電層となる側とを接続する配線側スペーサ導電部５２ｂと、を形成する。

前記スペーサ導電部５２の厚さについては、前記スペーサ絶縁膜５１の厚さと前記リセス５３の厚さ（深さ）の合計となっている。前記スペーサ絶縁膜５１を所定の厚さにしているので、前記スペーサ導電部５２は十分な厚さとなり、ＣＭＰ法等によってスペーサ絶縁層５１上を研磨する際に前記スペーサ導電部５２が除去されてしまうことが防止される。したがって、第１プラグ導電層４４上のラフネスやシームに、確実に前記スペーサ導電部５２からなる蓋をすることができ、また、前記スペーサ導電部５２は自己配向性を有する材料を用いて形成しているので、前記スペーサ導電部５２上では第１プラグ導電層４４上のラフネスやシームに起因する結晶配向のずれが確実に防止される。

続いて、キャパシタ側スペーサ導電部５２ａ上に、ＴｉＡｌＮをスパッタ法によって成膜し、導電部材（バリア膜）６１を形成する。ここで、前記キャパシタ側スペーサ導電部５２ａの結晶配向を良好なものにしているので、前記バリア膜６１の結晶配向も良好なものになる。

そして、前記バリア膜６１上に、スパッタ法等を用いて例えばＩｒ、ＩｒＯ_２、Ｐｔを順次成膜することで、下部電極６２を形成する。上述したようにバリア膜６１の結晶配向を良好なものにしているので、下部電極６２の結晶配向も良好なものになる。また、この下部電極６２上に、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等を用いて例えば膜厚１００ｎｍのＰＺＴ膜を形成することで、強誘電体膜６３を形成する。前記下部電極６２の結晶配向を良好なものにしているので、強誘電体膜６３の結晶配向も良好なものになる。次いで、強誘電体膜６３上に、スパッタ法等を用いて例えばＰｔ、ＩｒＯ_２、Ｉｒを順次成膜することで、上部電極６４を形成する。前記強誘電体膜６３の結晶配向を良好なものにしているので、上部電極６４の結晶配向も良好なものになる。そして、上部電極６４上にレジストパターン（図示せず）を形成し、これをマスクとして上部電極６４と強誘電体膜６３と下部電極６２と導電部材（バリア膜）６１とをエッチングすることによって、図４（ａ）に示すように、前記スペーサ層５上に強誘電体キャパシタ６を形成する。この強誘電体キャパシタ６は、強誘電体膜６３を良好な結晶配向のものとしているので、優れた強誘電体特性を有するものとなっている。

次に、前記強誘電体キャパシタ６の上面および側面を覆って、スパッタ法等によってＡｌ_２Ｏ_３を成膜し、この膜上にレジストパターン（図示せず）を形成し、これをマスクとしてエッチングすることで水素バリア膜７１を形成する。そして、前記水素バリア膜７１を覆って、例えばＳｉＯ_２を成膜し、ＣＭＰ処理により平坦化することにより第２の層間絶縁膜７を形成する。第２の層間絶縁膜７を形成した後、フォトリソグラフィ法及びドライエッチング法により第２コンタクトホール（貫通孔）７２を形成する。この第２コンタクトホール７２としては、前記第２の層間絶縁膜７上と前記強誘電体キャパシタ６の上部電極６４上とが通じる第２コンタクトホール７２ａと、前記第２の層間絶縁膜７上と前記配線側スペーサ導電部５２ｂとが通じる第２コンタクトホール７２ｂと、を形成する。そして、第２コンタクトホール７２内に、前記第１プラグ導電層４４と同様の手法により、第２プラグ導電層７３を形成する。本実施形態では、図４（ｂ）に示すように、強誘電体キャパシタ６上にキャパシタ側第２プラグ導電層７３ａを形成し、前記配線側スペーサ導電部５２ｂ上に配線側第２プラグ導電層７３ｂを形成する。

前記キャパシタ側第２プラグ導電層７３ａは、良好な結晶配向の前記上部電極６４上に形成されているので、このキャパシタ側第２プラグ導電層７３ａを形成する際に、第１プラグ導電層４４上のラフネスやシームに起因するＷ（タングステン）の埋め込み不良を防止することができる。したがって、前記キャパシタ側第２プラグ導電層７３ａの底面側に弱い部分（ウィークポイント）が形成されることを防止でき、よって、このウィークポイントを通って水素ガスや水が強誘電体キャパシタに浸入し劣化させることが防止される。
次に、前記第２の層間絶縁膜７上に、前記第２プラグ導電層７３と対応させて、アルミニウム等からなる上部配線８ａ、８ｂを形成し、図４（ｂ）に示すように、強誘電体メモリ装置（半導体装置）１を形成する。

以上のような製造方法よって形成した強誘電体メモリ装置（半導体装置）１にあっては、スペーサ導電部５２が第１プラグ導電層４４上のラフネスやシームに確実に蓋をして形成されているので、スペーサ導電部５２上の強誘電体キャパシタ６にラフネスやシームに起因して結晶配向のずれが生じることが防止されている。したがって、強誘電体キャパシタは良好な結晶配向のものとなり、よって、強誘電体メモリ装置１は良好なヒステリシス特性のものとなる。
また、強誘電体キャパシタ６を良好な結晶配向のものとしているので、この強誘電体キャパシタ６上のキャパシタ側第２プラグ導電層７３ａは、その底面側にウィークポイントが形成されることを防止され、したがって、このウィークポイントを通って水素ガスや水が強誘電体キャパシタに浸入し劣化させることが防止される。よって、強誘電体メモリ装置１は、強誘電体キャパシタ６の特性ばらつきが低減されたとなる。

なお、本実施形態では、キャパシタ側スペーサ導電部５２ａと導電部材（バリア膜）６１とを異なる材料で形成しているが、同じ材料で形成しても良く、こうすることによって、バリア膜６１をキャパシタ側スペーサ導電部５２ａと同じ手法で形成することができる。また、スペーサ絶縁膜５１は、Ａｌ_２Ｏ_３等の水素バリア性を有する材料で形成してもよく、こうすることで第１の層間絶縁膜４側から強誘電体キャパシタ６側へ水素ガスや水分等が侵入することを防止でき、強誘電体キャパシタ６が還元され劣化することを防止できる。また、水素バリア膜７１は、強誘電体キャパシタ６のみを覆うのではなく、スペーサ絶縁膜５１も覆うように形成しても良い。また、本発明のスペーサ層５は、強誘電体キャパシタに限らず、本実施形態で配線側第１プラグ導電層４４ｂと配線側第２プラグ導電層７３ｂとの接続に用いたように、プラグの接続にも用いることができ、また強誘電体材料を用いない他の半導体装置にも用いることができる。

本発明に係る半導体装置（強誘電体メモリ装置）の要部断面図。 半導体装置（強誘電体メモリ装置）の製造方法の説明図。 半導体装置（強誘電体メモリ装置）の製造方法の説明図。 半導体装置（強誘電体メモリ装置）の製造方法の説明図。

符号の説明

１・・・半導体装置（強誘電体メモリ装置）、３・・・スイッチングトランジスタ、４・・・第１の層間絶縁膜、４１・・・第１絶縁膜、４２・・・第２絶縁膜、５・・・スペーサ層、５１・・・スペーサ絶縁膜、５２・・・スペーサ導電部、５３・・・リセス、６・・・強誘電体キャパシタ、７・・・第２の層間絶縁膜、８ａ、８ｂ・・・上部配線。

Claims (6)

1. 基板上の層間絶縁膜に形成されたプラグ導電層と、該プラグ導電層上に設けられた導電部材とを備えた半導体装置であって、
   前記層間絶縁膜上には、前記プラグ導電層に通じる孔部を有したスペーサ絶縁膜が形成され、該スペーサ絶縁膜の前記孔部内には、前記プラグ導電層に接続し、かつ、前記導電部材に接続するスペーサ導電部が埋め込まれて形成され、
   前記スペーサ導電部は自己配向性を有する導電材料からなり、
   前記スペーサ絶縁膜上とスペーサ導電部上とは、平坦化処理されていることを特徴とする半導体装置。
2. 前記層間絶縁膜は、２層以上の絶縁膜からなっており、該絶縁膜の少なくとも最上層は、前記スペーサ絶縁膜の材料と異なる材料からなっていることを特徴とする請求項１に記載の半導体装置。
3. 前記導電部材は強誘電体キャパシタの構成部材であること特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記スペーサ絶縁膜は、水素に対するバリア性を有していることを特徴とする請求項３に記載の半導体装置。
5. 前記導電部材は、前記強誘電体キャパシタの最下層となる下地層を構成する導電性のバリア膜であり、前記スペーサ導電部は前記バリア膜と同じ材料からなっていることを特徴とする請求項３又は請求項４に記載の半導体装置。
6. 基板上の層間絶縁膜に形成されたプラグ導電層と、該プラグ導電層上に設けられた導電部材を備えた半導体装置の製造方法であって、
   前記基板上の層間絶縁膜に貫通孔を形成する工程と、
   前記層間絶縁膜上にプラグ導電材料を成膜して、前記貫通孔内にプラグ導電材料を埋め込む工程と、
   前記プラグ導電材料からなる膜を平坦化処理して、前記層間絶縁膜上から前記プラグ導電材料を除去し、前記貫通孔内に前記プラグ導電材料からなるプラグ導電層を形成する工程と、
   前記層間絶縁膜上に絶縁材料からなる膜を形成し、該膜に前記プラグ導電層と通じる孔部を形成し、スペーサ絶縁膜を形成する工程と、
   前記層間絶縁膜上に自己配向性を有する導電材料を成膜して、前記孔部内に自己配向性導電材料を埋め込む工程と、
   前記自己配向性導電材料からなる膜を平坦化処理して、前記スペーサ絶縁膜上から前記自己配向性導電材料を除去し、前記孔部内に前記自己配向性材料からなるスペーサ導電部を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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