JP2024523986A - 高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスのオンチップ集積 - Google Patents

Abstract

製造方法および結果として得られるデバイスは、高効率アレイおよび高保持アレイの両方を有する反転ワイド・ベース二重磁気トンネル接合デバイスを対象とする。本方法は、反転ワイド・ベース二重磁気トンネル接合デバイス用の高効率アレイおよび高保持アレイを共通のスタック上に製造する方法を含む。本方法は、高効率アレイおよび高保持アレイについて、第１の磁気トンネル接合スタック（ＭＴＪ２）を形成することと、ＭＴＪ２上にスピン伝導層を形成することと、スピン伝導層上に第２の磁気トンネル接合スタック（ＭＴＪ１）を形成することと、を含む。高保持アレイ用の第１の磁気トンネル接合スタックの高保持限界寸法（ＣＤ）（ＨＲＣＤ）は、高効率アレイ用の第１の磁気トンネル接合スタックの高効率限界寸法（ＨＥＣＤ）よりも大きい。第２の磁気トンネル接合スタック（ＭＴＪ１）は、高保持アレイでは短絡され、高効率アレイでは短絡されていない。

Description

本発明は、磁気トンネル接合（「ＭＴＪ」）デバイスおよびＭＴＪデバイスを製造する方法に関する。詳細には、本発明は、高効率（high-efficiency）構成要素と高保持（high-retention）構成要素の両方を含む反転ワイド・ベース（inverted wide-base）二重ＭＴＪデバイスに関する。

本発明の実施形態は、高効率アレイおよび高保持アレイの両方を有する反転ワイド・ベース二重磁気トンネル接合デバイスを製造する方法に関する。本方法は、反転ワイド・ベース二重磁気トンネル接合デバイス用の高効率アレイおよび高保持アレイを共通のスタック上に製造する方法を含む。本方法は、高効率アレイおよび高保持アレイについて、第１の磁気トンネル接合スタック（ＭＴＪ２）を形成することと、ＭＴＪ２上にスピン伝導層を形成することと、スピン伝導層上に第２の磁気トンネル接合スタック（ＭＴＪ１）を形成することと、を含む。高保持アレイ用の第１の磁気トンネル接合スタックの高保持限界寸法（ＣＤ）（ＨＲＣＤ）は、高効率アレイ用の第１の磁気トンネル接合スタックの高効率限界寸法（ＨＥＣＤ）よりも大きい。第２の磁気トンネル接合スタック（ＭＴＪ１）は、高保持アレイでは短絡され、高効率アレイでは短絡されていない。

他の実施形態は、高効率アレイおよび高保持アレイの両方を有する反転ワイド・ベース二重磁気トンネル接合デバイスに関する。本デバイスは、第１の磁気トンネル接合スタック（ＭＴＪ２）、ＭＴＪ２上のスピン伝導層、およびスピン伝導層上の第２の磁気トンネル接合スタック（ＭＴＪ１）を含む高効率アレイと、第１の磁気トンネル接合スタックＭＴＪ２を含む高保持アレイと、を共通のベース上に備える磁気トンネル接合デバイスを含む。本デバイスは、ＭＴＪ２上のスピン伝導層と、スピン伝導層上の第２の磁気トンネル接合スタックＭＴＪ１と、をさらに含む。高保持アレイ用の第１の磁気トンネル接合スタックの高保持限界寸法（ＣＤ）（ＨＲＣＤ）は、高効率アレイ用の第１の磁気トンネル接合スタックの高効率限界寸法（ＨＥＣＤ）よりも大きい。第２の磁気トンネル接合スタック（ＭＴＪ１）は、高保持アレイでは短絡され、高効率アレイでは短絡されていない。

上記の概要は、本発明の例示された各実施形態またはすべての実施態様を説明することは意図されていない。

本出願に含まれる図面は、本明細書に組み込まれ、その一部を形成する。これらは、本発明の実施形態を例示し、説明とともに、本発明の原理を説明する。図面は、特定の実施形態の例示に過ぎず、本発明を限定するものではない。

（Ａ）および（Ｂ）は、一部の実施形態による、高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスの下に形成された特定のベース層の断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図１（Ａ）および図１（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図２（Ａ）および図２（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図３（Ａ）および図３（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図４（Ａ）および図４（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図５（Ａ）および図５（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図６（Ａ）および図６（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図７（Ａ）および図７（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図８（Ａ）および図８（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図９（Ａ）および図９（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 （Ａ）および（Ｂ）は、一部の実施形態による、図１０（Ａ）および図１０（Ｂ）の高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスに追加の製造操作を施した後を示す断面図である。 一部の実施形態による、高効率および高保持反転ワイド・ベース二重磁気トンネル接合デバイスの製造に関わる操作の流れ図である。

本開示は、二重磁気トンネル接合（「ＤＭＴＪ」）デバイスおよびＤＭＴＪデバイスを製造する方法について説明する。特に、本開示は、高速構成要素と高保持構成要素の両方を含む反転ワイド・ベース二重ＭＴＪデバイスについて説明する。

本発明の様々な実施形態は、関連する図面を参照して本明細書に記載されている。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。様々な接続および位置関係（例えば、上、下、隣接など）は、以下の説明および図面における要素間に記載されている。これらの接続または位置関係あるいはその両方は、別段の指定がない限り、直接的または間接的であってもよく、本開示は、この点において限定することは意図されていない。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係とすることができる。間接的な位置関係の例として、本明細書における層「Ｂ」の上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。

以下の定義および略語は、特許請求の範囲および明細書の解釈のために使用される。本明細書で使用される場合、用語「備える（comprise）」、「備えている（comprising）」、「含む（includes）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「含有する（contains）」もしくは「含有している（containing）」またはそれらの任意の他の変形は、非排他的な包含をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもそれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の他の要素を含むことができる。

「特に断りのない限り、本明細書に示される範囲（例えば、時間、濃度、温度など）は、両方の端点および端点間のすべての数値を含む。別段の指定がない限り、範囲に関連する「約」、「およそ」、またはチルダ（～）の使用は、範囲の両端に適用され（例えば、「およそ１ｇ～５ｇ」は、「およそ１ｇ～およそ５ｇ」と解釈されるべきである）、範囲のリストに関連して、リスト内の各範囲に適用される（例えば、「約１ｇ～５ｇ、５ｇ～１０ｇなど」は、「約１ｇ～約５ｇ、約５ｇ～約１０ｇなど」と解釈されるべきである）。別段の指示がない限り、「約」、「およそ」、および「～」などの修飾用語は、言及された値、値の範囲、または１つもしくは複数の値の範囲の端点の±１０％を示す。」

以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面において配向されるように、記載された構造および方法に関するものとする。「上にある（overlying）」、「の上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「の上に位置する（positioned atop）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。例えば、「第１の要素が第２の要素に対して選択的である」などの「に対して選択的である」という用語は、第１の要素をエッチングすることができ、第２の要素がエッチ・ストップとして作用することができることを意味する。

簡潔にするために、半導体デバイスおよび集積回路（「ＩＣ」）の製造に関連する従来の技術については、本明細書で詳細に説明する場合もあれば、説明しない場合もある。さらに、本明細書に記載される様々なタスクおよびプロセス・ステップは、本明細書で詳細に説明されない追加のステップまたは機能を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップはよく知られており、したがって、簡潔にするために、多くの従来のステップは、本明細書では簡潔に言及されるだけであり、またはよく知られているプロセスの詳細を提供することなく完全に省略される。

一般に、ＩＣにパッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。

堆積は、ウエハ上に材料を成長させ、コーティングし、またはその他の方法で転写する任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（「ＰＶＤ」）、化学気相堆積（「ＣＶＤ」）、電気化学堆積（「ＥＣＤ」）、分子線エピタキシ（「ＭＢＥ」）、およびより最近では原子層堆積（「ＡＬＤ」）が挙げられる。別の堆積技術は、プラズマ化学気相堆積（「ＰＥＣＶＤ」）であり、これは、プラズマ内のエネルギーを使用して、普通ならば従来のＣＶＤに関連付けられたより高い温度が必要とされるウエハ表面での反応を誘発するプロセスである。ＰＥＣＶＤ堆積中のエネルギー・イオン衝撃も、膜の電気的および機械的特性を改善することができる。

除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（湿式または乾式のいずれか）、化学機械平坦化（「ＣＭＰ」）などが挙げられる。除去プロセスの一例は、イオン・ビーム・エッチング（「ＩＢＥ」）である。一般に、ＩＢＥ（またはミリング）は、遠隔ブロード・ビーム・イオン／プラズマ源を利用して、物理的不活性ガス手段または化学反応性ガス手段あるいはその両方によって基板材料を除去するドライ・プラズマ・エッチング法を指す。他のドライ・プラズマ・エッチング技術と同様に、ＩＢＥは、エッチング速度、異方性、選択性、均一性、アスペクト比、および基板損傷の最小化などの利点を有する。ドライ除去プロセスの別の例は、反応性イオン・エッチング（「ＲＩＥ」）である。一般に、ＲＩＥは、化学反応性プラズマを使用して、ウエハ上に堆積した材料を除去する。ＲＩＥでは、プラズマは、電磁場によって低圧（真空）下で生成される。ＲＩＥプラズマからの高エネルギー・イオンは、ウエハ表面を攻撃し、ウエハと反応して材料を除去する。

半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによって電気的特性を変更することである。これらのドーピング・プロセスに続いて、炉アニーリングまたは急速熱アニーリング（「ＲＴＡ」）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜を使用して、トランジスタとそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電度を変えることができる。これらの様々な構成要素の構造を作成することによって、何百万ものトランジスタを構築し、一緒に配線して、現代のマイクロ電子デバイスの複雑な回路を形成することができる。

半導体リソグラフィは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造と、回路の何百万ものトランジスタを接続する多数のワイヤとを構築するために、リソグラフィおよびエッチング・パターン転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、以前に形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域が徐々に構築されて、最終的なデバイスが形成される。

ここで、本発明の態様により具体的に関連する技術の概要に目を向けると、組み込み型ＤＲＡＭ（「ｅＤＲＡＭ」）は、特定用途向け集積回路（「ＡＳＩＣ」）またはマイクロプロセッサの同じダイまたはマルチチップ・モジュール（「ＭＣＭ」）上に集積されたダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）である。ｅＤＲＡＭ技術は、半導体製造において従来のシリコン基板の代わりに層状のシリコン－絶縁体－シリコン基板を使用することを指す、シリコン－オン－インシュレータ（「ＳＯＩ」）技術で実装されてきた。ｅＤＲＡＭ技術は、様々な成功を収めており、サーバ用メモリの選択肢としてのＳＯＩ技術に対する需要は近年減少している。

磁気トンネル接合（「ＭＴＪ」）を用いた磁気抵抗ランダム・アクセス・メモリ（「ＭＲＡＭ」）デバイスは、既存のｅＤＲＡＭ技術に取って代わる１つの選択肢である。ＭＲＡＭは、不揮発性メモリであり、この利点がこのメモリ技術の開発を加速させる原動力である。現在のＭＲＡＭ ＭＴＪ構造は比較的低速であり、ｅＤＲＡＭ（約５ｎｓ）に匹敵するＭＴＪ書き込み目標速度に達する唯一の方法は、二重磁気トンネル接合（「ＤＭＴＪ」）を用いることである。ＤＭＴＪデバイスは、書き込み電流を２分の１に低減する。

特定のＤＭＴＪデバイスでは、幅の広い非磁性ベースの改良されたＤＭＴＪデバイスを使用して、限界寸法（「ＣＤ」）が同様の頂部ＭＴＪと底部ＭＴＪを有する標準的なＤＭＴＪに両方ともが関連付けられている面積抵抗（resistance area）（「ＲＡ」）ペナルティおよび磁気抵抗（「ＭＲ」）ペナルティの両方をなくすことによって、ＭＴＪのスイッチング効率を向上させている。これらのタイプのワイド・ベースのデバイスは、二重スピン電流ソーシング（「ＤＳＴＴ」）の利点をもたらす。また、これらのタイプのデバイスでは、底部バリア層は、比較的高いＲＡを有することができる。これらのデバイスは、非磁性（「ＮＭ」）金属層内のスピン拡散輸送を活用し、底部ＭｇＯ層を通る電荷電流密度の低減を達成することができる。底部ＮＭ層は、アニーリング・プロセス中に追加のホウ素ドレイン導管として働くこともできる。これらのデバイスの一部では、２つのＭＴＪスタック間に非磁性スピン導体が使用される（例えば、Ｃｕ、ＣｕＮ、Ｃｕ_３Ｎ、ＣｕＮ／Ｃｕ／ＣｕＮ、ＣｕＮ／Ｃｕ（１００）Ａｇ、ＡｇＳｎなど）。これらのデバイスの製造中、スタックの完全性を確保し、酸化またはＣＭＰなどのエクスシトゥ（ex-situ）プロセスで起こり得るスピン・コンダクタンスの予期せぬ損失を回避するために、インシトゥ（in-situ）スタック堆積プロセスが望まれる。しかしながら、これらのワイド・ベースのＤＭＴＪデバイスでは、例えば、ＡｇタイプのＮＭ層上にストップ・エッチを設ける（harness）必要がある。また、体心立方（例えば、ＣｏＦｅ）の核形成フロントを制御する必要もある。

本発明の様々な実施形態の説明は、例示の目的で提示されるが、網羅的であること、または開示された実施形態に限定されることを意図するものではない。記載された実施形態の範囲から逸脱することなく、当業者には多くの変更形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の応用もしくは技術的改良を最もよく説明するか、または当業者が本明細書で開示された実施形態を理解することができるように選択された。

次の頭字語が以下で使用されることがある。

幅の広い非磁性ベースの改良された二重ＭＴＪ（wide non-magneticbase modified double MTJ：ｍＤＭＴＪ）の一般的な概念は、頂部および底部ＭＴＪについて同様の限界寸法（critical dimensions：ＣＤ）を有する標準的な二重ＭＴＪの面積抵抗（resistancearea：ＲＡ）および磁気抵抗（magnetoresistance：ＭＲ）のペナルティを両方ともなくすことによって、ＭＴＪのスイッチング効率を向上させることが知られている。同様に、反転ＭＤＭＴＪ設計は、従来の構造よりも製造性と歩留まりが良いことが知られている。

ＭＤＭＴＪ設計は、高速および高効率を実現する可能性があるが、この構造を使用して高密度と高保持を併せて達成することは困難である。これを説明すると、底部ＭＴＪに３５ｎｍのＣＤおよび頂部ＭＴＪについて１００ｎｍのＣＤを有する高効率アレイに反転構造を使用する場合、高保持アレイを達成するためには、以下のこと、すなわち、ＣＤを底部ＭＴＪについては約８０ｎｍとし、頂部ＭＴＪについては約２５０ｎｍとすることが必要である。このため、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）密度が大幅に低下する（本例では、約５００ｎｍのＭＴＪピッチが必要）。しかしながら、オンチップ高保持アレイのために頂部ＭＴＪのＣＤを低下させると、トンネル磁気抵抗（ＴＭＲ）が希釈され（低下し）、これは好ましくない（ＴＭＲの希釈を最小限に抑えるには、典型的には面積を１０倍に増やすか、ＣＤを３．１倍に増やす必要がある）。

これに対処し、且つ高密度を達成するために、本開示に記載される様々な実施形態は、同じスタック内で高効率および高保持アレイを達成するための方法を提供するが、ＴＭＲに悪影響を及ぼすことはない。様々な実施形態は、ａ）高密度、高効率、かつ高保持ＳＴＴ－ＭＲＡＭのオンチップ・アレイを達成する構造および集積方法、ｂ）すべてのアレイが同一のスタックを共有する、ｃ）高保持アレイは、頂部バリアが短絡される一方で、より大きな底部ＭＴＪ ＣＤを有する、ｄ）本構造は、そのＴＭＲに悪影響を及ぼすことなく、高保持アレイの高密度を維持する、ならびにｅ）プロセスに複雑さを加えて両方のアレイに類似のスタックを設けることなしに、本構造のための新規のプロセス・フローが提供される、という特徴の一部またはすべてを有することができる。

本実施形態は、共通のスタックが高効率アレイおよび高保持アレイの両方を共有するＤＭＪＴ構造およびＤＭＴＪ構造を製造する方法を含む。図１２の流れ図によって提供される製造方法１２００の様々な段階における構造を示す断面図（図１（Ａ）～図１１（Ｂ））が提供される。方法ステップの流れ図は、断面図に関連して説明される。一部の代替の実施態様では、流れ図の製造ステップは、図に記されている順序とは異なる順序で行われることがある。さらに、図に示された層のいずれかが複数の副層（サブレイヤー）を含むことがある。

ここで、同様の数字が同じまたは同様の要素を表す図面を参照するが、最初に図１（Ａ）および図１（Ｂ）を参照すると、本実施形態が適用され得るＤＭＴＪスタックを製造する例示的な方法が示されている。異なる製造ステップで示される断面図である図１（Ａ）～図１１（Ｂ）において、「Ａ」で終わる図の番号は、高効率アレイ１００の実施形態を示し、「Ｂ」で終わる図の番号は、高保持アレイ１００’の実施形態を示す。また、「Ｂ」図の構造参照番号では、「Ａ」図に示された類似の構造とは異なる参照構造の後には、プライム（または、本明細書では簡単にするために、アポストロフィ）「’」を付すことにし、「Ａ」図に示された対応するデータ構造と同じ参照構造の後には、プライム（または、本明細書では簡単にするために、アポストロフィ）「’」を付さない。

スタックの断面図である図１（Ａ）において、高効率アレイ１００の作成は、操作１２０５（図１２）において、ｘ番目のレベルの配線工程（「ＢＥＯＬ」）層１０２、１０４の形成から始まる。一般に、ＢＥＯＬは、個々のデバイス（トランジスタ、キャパシタ、抵抗器など）がウエハ上の配線と相互接続されるＩＣ製造の第２の部分である。図１（Ａ）に示されるように、第１のＢＥＯＬ層は、ＢＥＯＬ Ｍｘ誘電体層１０２とＢＥＯＬ Ｍｘ金属層１０４とを含む。Ｍｘ誘電体層１０２は、例えば、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＢＣＮ、低κのＮＢＬｏＫ（窒素ドープ炭化ケイ素）、または任意の他の適切な誘電体材料で構成されてもよい。Ｍｘ金属層１０４は、例えば、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、またはこれらの組合せを含むことができる。

操作１２１０において、ビア層がＭｘ層の上方に形成されてもよく、ビア層は、ビア誘電体１１０の部分およびビア充填１１２の部分を含むことができる。ビア誘電体１１０部分は、例えば、リソグラフィおよびＲＩＥを使用して堆積させることができる。ビア充填１１２部分は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または何らかの組合せを使用して、例えば、Ｗ、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、ＴｉＯＣＮ、ＴａＯＣＮ、または何らかの組合せを含む金属で充填され、ＣＭＰを使用して表面を平坦化することができる。高保持アレイ１００’についても、図１（Ｂ）に示されるように同様のプロセスを使用することができる。

図２（Ａ）は、ＭＴＪ２ １２０、ならびにシード／金属スペーサ層およびスピン伝導層１２２を堆積させるための操作１２１５の結果を示すスタック＃の断面図である。（この上に置かれるＭＴＪ１スタックについては後述する。）

ＭＴＪ２ １２０は、参照（ピン止め）層と、トンネル障壁と、トンネル障壁の上にある自由層とを有する（図示せず）。ＭＴＪ１は、参照層とトンネル障壁とを有する。トンネル障壁は、例えば、ＭｇＯ、ＡｌＯ、およびＴｉＯ、または半導体もしくは低バンドギャップ絶縁体などの、スピン分極を維持しながら、電気トンネル・コンダクタンスがより高い材料を含むことができる。

磁化参照層は、固定された磁化を有し、トンネル障壁界面において高いスピン分極を示す１つまたは複数の金属を含む、金属または金属合金（またはそれらのスタック）で構成することができる。磁化参照層は、Ｆｅ、Ｎｉ、Ｃｏ、Ｃｒ、Ｂ、Ｍｎを含むことができる。磁化参照層は、以下を有する多層構成であってもよい。すなわち、１）上述した金属を用いた金属または金属合金あるいはその両方で形成された高スピン分極領域、および２）強い垂直磁気異方性（強いＰＭＡ）を示す材料で構成された領域である。使用することができる強いＰＭＡを有する例示的な材料としては、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、またはＲｕなどの金属が挙げられ、交互に重なった層とすることができる。強いＰＭＡ領域はまた、（界面とは対照的に）強い固有またはバルクＰＭＡを呈する合金を含むことができ、例示的な合金としては、Ｃｏ－Ｆｅ－Ｔｂ、Ｃｏ－Ｆｅ－Ｇｄ、Ｃｏ－Ｃｒ－Ｐｔ、Ｃｏ－Ｐｔ、Ｃｏ－Ｐｄ、Ｆｅ－Ｐｔ、またはＦｅ－Ｐｄ、あるいはそれらの組合せが挙げられる。合金の層は、交互に積み重ねることができる。

自由層は、磁化参照層の磁化の向きに対して向きが可変の磁化を有する磁性材料（または磁性材料のスタック）で構成することができる。磁化自由層の例示的な磁性材料としては、Ｃｏ、Ｆｅ、およびＣｏ－Ｆｅ、Ｎｉの合金または多層あるいはそれらの組合せ、Ｎｉ－Ｆｅの合金、Ｃｏ－Ｆｅ－Ｂの合金、Ｍｎ_ｘＧｅ_ｙおよびＡｌ_ｘＭｎ_ｙＧｅなどのホイスラー化合物が挙げられる。

ＭＴＪ２スタック１２０が形成され、続いてスピン伝導層１２２が形成され、続いてＭＴＪ１スタック１２４が形成される。簡略化し、理解を容易にするために、ＭＴＪスタックの層のすべてが図に示されているわけではない。一部の実施形態では、ＭＴＪスタック１２０および１２４はそれぞれ、参照層と、第１のトンネル障壁層と、第１の自由層と、金属スペーサ層と、第２の自由層と、第２のトンネル障壁層とを含む。ＭＴＪスタックには、追加の層が含まれてもよく、特定の層が省略されてもよく、層のそれぞれには副層が含まれてもよいことを理解されたい。

一般に、ＭＴＪスタックにおいて、情報は、参照層の磁化方向に対する、相対的な自由層膜（本明細書でさらに詳細に説明される）の磁化方向の形で記憶される。参照層は、単一の層であっても、複数の層であってもよい。一実施形態では、ＭＴＪスタックの参照層は、合成反強磁性（synthetic antiferromagnetic）（「ＳＡＦ」）層である。一部の実施形態では、ＭＴＪスタックの参照層には、複数の副層（例えば、２０以上の副層）が含まれる。

ＭＴＪスタックのいずれかの形成において、第１のトンネル障壁層が参照層の上に形成される。一実施形態では、第１のトンネル障壁層は、２つの導電性材料間の薄い絶縁層または電位などの障壁である。電子（または準粒子）は、量子トンネリングのプロセスによってトンネル障壁を通過する。特定の実施形態では、第１のトンネル障壁層は、ＭｇＯで構成された少なくとも１つの副層を含む。ＭｇＯ以外の材料を用いて第１のトンネル障壁層を形成することもできる。自由層は、第１のトンネル障壁層に隣接し、参照層とは反対側の磁化自由層である。磁化自由層は、反転可能な磁気モーメントまたは磁化を有する。第２のトンネル障壁層は、自由層上に形成される。特定の実施形態では、第２のトンネル障壁は、第１のトンネル障壁層と同じ材料（例えば、ＭｇＯ）で構成された最外層の副層（または何らかの他の副層）を含む。ＭＴＪスタック１２０および１２４のいずれかは、追加の層を含み、特定の層を省略することができ、層のそれぞれは、任意の数の副層を含むことができる。さらに、層または副層あるいはその両方の組成は、ＭＴＪ２スタック１２０とＭＴＪ１スタック１２４との間で異なってもよい。一部の実施形態では、ＭＴＪ２スタック１２０およびＭＴＪ１スタック１２４は、自己整合パターニング・プロセスによって形成される。しかしながら、特定の例では、ＭＴＪ２スタック１２０は、ＭＴＪ１スタック１２４と自己整合していない。高保持アレイ１００’についても、図２（Ｂ）に示されるように同様のプロセスを使用することができる。

図３（Ａ）は、例えば、ＯＰＬ、ＳｉＮ_ｘ、ＳｉＯ_ｘ、またはフォトレジストを使用して、本明細書では犠牲ＨＭ（ＳＨＭ）スタック１３０とも呼ばれる犠牲誘電体／有機ハード・マスク（ＨＭ）を次の層のために堆積させる操作１２２０の結果を示すスタック＃の断面図である。ＳＨＭ１３０は、例えば、リソグラフィおよびＲＩＥを用いてパターニングされてもよい。ここで、高効率アレイ１００と図３（Ｂ）の高保持アレイ１００’とが異なり始める。高効率アレイ１００のＣＤ（ＨＥＣＤ）の場合、３５ｎｍのサイズを典型としてよい（または、例えば、２０～３５ｎｍの間の範囲）。高保持アレイ１００’のＣＤ（ＨＲＣＤ）の場合、８０ｎｍのサイズを典型としてよい（または、例えば、７０～１００ｎｍの間の範囲）。これは、例えば１：２～１：５の範囲のＣＤ比（ＨＥＣＤ対ＨＲＣＤ）を反映するものとすることができる。典型的なＭＴＪのピッチ・サイズは、１５０～２００ｎｍの範囲とすることができる。ＭＴＪのピッチ・サイズをこれらの寸法に従ってスケーリングすることによって、他のＨＥＣＤおよびＨＲＣＤサイズにマッチさせてもよい。

図４（Ａ）は、高効率アレイ１００に対して、例えば、ＩＢＥ、ＲＩＥ、またはこれらの何らかの組合せを使用してＭＴＪ２ １２０、１２２をパターニングする操作１２２５の結果を示すスタック＃の断面図である。材料の除去は、ビア誘電体層１１０の内側（頂部付近）で停止することができ、操作１２２５では、任意選択のエア・ブレイク（air-break）または制御されたインシトゥ酸化を施すことにより、金属再堆積による部分的な短絡を除去することができる。図４（Ｂ）は、高保持アレイ１００’に対する操作１２２５の結果を示し、ＭＴＪ２スタック１２０’、スピン伝導層スタック１２２’、および犠牲ＨＭスタック１３０’のＣＤが広いこと以外は同様の結果である。

図５（Ａ）は、ＭＴＪ２誘電体（ＳｉＮまたはＳｉＢＣＮなど）層１３２の堆積およびＣＭＰを行い、スピン伝導層１２２と同じ高さで停止する操作１２３０の結果を示すスタック＃の断面図である。図５（Ｂ）は、同じプロセスを示すが、ＭＴＪ２誘電体層１３２’の方が小さい。

図６（Ａ）は、第２のＭＴＪスタック（ＭＴＪ１）１２４および関連する層を堆積させる操作１２３５の結果を示すスタック＃の断面図である。操作１２３５において、表面は、自然酸化物を除去するために予めスパッタ洗浄され、次いで、さらなるスピン伝導層１２２（既存のスピン伝導層の続き）が付着される。次に、ＭＴＪ１ １２４を堆積させ、続いて、例えば、Ｒｕで構成されてもよいエッチ・ストップ金属層１３４を堆積させる。

次に、頂部電極金属ＨＭ層１３６を堆積させる。この金属ＨＭ層１３６は、例えば、Ｗ、ＴａＮ、ＴｉＮのうちの１つ、またはこれらの任意の組合せを含むことができる。この上に、誘電体／有機ＨＭ層１３８が追加されてもよく、例えば、ＯＰＬ、ＳｉＮ_ｘ、ＳｉＯ_ｘ、またはフォトレジスト、あるいはその組合せを含んでもよい。金属ＨＭ層１３６および誘電体ＨＭ層１３８は、例えば、リソグラフィおよびＲＩＥによってパターニングされてもよい。ここで、ＭＴＪ１ １２４のＣＤは、下部ＭＴＪ２スタック１２０よりも大きい。高効率アレイ１００の場合、頂部ＣＤの値は、約１００ｎｍを典型とすることができ、この値は、例えば、底部ＭＴＪ２スタック１２０のＣＤの３．０～３．５倍である。図６（Ｂ）に示されるような高保持アレイ１００’の場合、頂部ＣＤは、８０～１００ｎｍを典型とすることができる。さらに、ＭＴＪ１のピッチ・サイズは、約１５０～２００ｎｍとすることができる。

図７（Ａ）は、高効率アレイ１００のＭＴＪ１ １２４がＩＢＥおよびＲＩＥのうちの少なくとも１つを使用してパターニングされる操作１２４０の結果を示すスタックの断面図である。材料除去は、ビア誘電体層１１０の内側（頂部付近）で停止する。金属再堆積による部分的な短絡を回避するために、任意選択のエア・ブレイクまたは制御されたインシトゥ酸化を施すことができる。同様のプロセスが、図７（Ｂ）の高保持アレイ１００’にも適用される。

図８（Ａ）は、高効率アレイ１００に対して封止誘電体層（encapsulationdielectric layer）１４０を付着させる操作１２４５の結果を示すスタックの断面図である。例えば、プラズマＯ_２、Ｈ_２、Ｎ_２、ＮＨ_３、またはその組合せの技術を使用して、任意選択の前処理を適用することができる。封止誘電体は、ＡｌＯ_ｘ、ＴｉＯ_ｘ、ＳｉＯ_ｘ、ＢＮ、ＳｉＮ、ＳｉＢＣＮのうちの１つ、またはこれらの任意の組合せを含むことができ、ＰＶＤ、ＡＬＤ、ＰＥＣＶＤのうちの少なくとも１つを使用して付着させることができる。同様のプロセスが、図８（Ｂ）の高保持アレイ１００’にも適用される。

図９（Ａ）は、例えば、レジストまたはスピンオン誘電体を使用して、高効率アレイ１００に対してマスク１４２を施す操作１２５０の結果を示すスタックの断面図である。図９（Ｂ）は、封止体１４０が高保持アレイ１００’から除去される操作１２５５の結果を示す。この除去は、例えば、ＲＩＥまたは湿式またはＩＢＥプロセスを使用して達成することができる。

図１０（Ａ）は、高効率アレイ１００に対する操作１２６０の結果を示すスタックの断面図である。マスク１４２は、高効率アレイ１００から剥離されている。金属スペーサ１４４Ａが高効率アレイ１００と図１０（Ｂ）の高保持アレイ１１０’の両方に形成されている。金属スペーサ１４４Ａは、例えば、ＡＬＤおよびＲＩＥによるＴａＮ堆積として作製することができる。金属スペーサ１４４Ａの目的は、高保持アレイ１００’の頂部ＭＴＪ１ １２４’を短絡させることである。封止誘電体１４０により、高効率アレイ１００ではこの短絡が防止される。

図１１（Ａ）は、高効率アレイ１００に対する操作１２６５の結果を示すスタックの断面図である。第１の層間誘電体（ＩＬＤ１）１５０Ａを封止誘電体およびスペーサ誘電体として堆積させ、ＣＭＰを適用する。次に、第２の層間誘電体（ＩＬＤ２）１５０Ｂを堆積させる。次いで、リソグラフィまたはＲＩＥのうちの少なくとも１つを使用してＩＬＤ２ １５０Ｂをパターニングし、ビット線１４６および充填ライナ１４４Ｂを施すことができる。ビット線用の金属は、ＴＡ、ＴａＮ、およびＣｕのうちの１つまたはこれらの組合せを含むことができる。同様のプロセスにより、図１１（Ｂ）に示される高保持アレイ１００’に対しても同じ結果が得られる。

様々な実施形態の説明は、例示の目的で提示されており、網羅的であることも、開示された実施形態に限定されることも意図されていない。記載された実施形態の範囲から逸脱することなく、当業者には多くの変更形態および変形形態が明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。

本発明の好ましい実施形態では、Ｍｘ誘電体およびＭｘ金属を含む配線工程（ＢＥＯＬ）層と、ＢＥＯＬ層の上のビア層であって、ビア誘電体およびビア充填を含み、ＢＥＯＬ層およびビア層が共通のベースを形成する、ビア層と、共通のベース上に形成された高効率アレイであって、ビア層の上に形成された第１の磁気トンネル接合スタックＭＴＪ２、ＭＴＪ２上のスピン伝導層、スピン伝導層上の第２の磁気トンネル接合スタックＭＴＪ１、ＭＴＪ１の上のエッチ・ストップ金属層、エッチ・ストップ金属層の上の頂部電極ハード金属層、スピン伝導層、ＭＴＪ１、エッチ・ストップ金属層、および頂部電極ハード金属層の側面の封止誘電体層、封止誘電体層に隣接する金属スペーサＡ、頂部電極ハード金属層の上への追加の金属スペーサＢ、ならびに追加の金属スペーサＢの上のビット線、を含む高効率アレイと、共通のベース上に形成された高保持アレイであって、ビア層の上に形成された第１の磁気トンネル接合スタックＭＴＪ２、ＭＴＪ２上のスピン伝導層、スピン伝導層上の第２の磁気トンネル接合スタックＭＴＪ１、ＭＴＪ１の上のエッチ・ストップ金属層、エッチ・ストップ金属層の上の頂部電極ハード金属層、スピン伝導層、ＭＴＪ１、エッチ・ストップ金属層、および頂部電極ハード金属層の側面に隣接する金属スペーサＡ、頂部電極ハード金属層の上への追加の金属スペーサＢ、ならびに追加の金属スペーサＢの上のビット線、を含む高保持アレイと、を備え、高保持アレイ用の第１の磁気トンネル接合スタックの高保持限界寸法（ＣＤ）（ＨＲＣＤ）が、高効率アレイ用の第１の磁気トンネル接合スタックの高効率限界寸法（ＨＥＣＤ）よりも大きく、且つ第２の磁気トンネル接合スタック（ＭＴＪ１）が高保持アレイでは短絡され、高効率アレイでは短絡されていない、磁気トンネル接合デバイスが提供される。

Claims (19)

1. 共通のスタック上に、反転ワイド・ベース二重磁気トンネル接合デバイス用の高効率アレイおよび高保持アレイを製造する方法であって、
   前記高効率アレイおよび前記高保持アレイについて、
   第１の磁気トンネル接合スタック（ＭＴＪ２）を形成することと、
   前記ＭＴＪ２上にスピン伝導層を形成することと、
   前記スピン伝導層上に第２の磁気トンネル接合スタック（ＭＴＪ１）を形成することと、
   を含み、
   前記高保持アレイ用の前記第１の磁気トンネル接合スタックの高保持限界寸法（ＣＤ）（ＨＲＣＤ）が、前記高効率アレイ用の前記第１の磁気トンネル接合スタックの高効率限界寸法（ＨＥＣＤ）よりも大きく、且つ
   前記第２の磁気トンネル接合スタック（ＭＴＪ１）が前記高保持アレイでは短絡され、前記高効率アレイでは短絡されない、
   方法。
2. Ｍ_ｘ誘電体およびＭ_ｘ金属を含む配線工程（ＢＥＯＬ）層を設けることと、
   前記ＢＥＯＬ層の上にビア層を設けることであって、前記ビア層がビア誘電体およびビア充填を含む、前記ビア層を設けることと、
   をさらに含み、
   前記ＭＴＪ２が前記ビア層の上に形成される、
   請求項１に記載の方法。
3. 前記Ｍ_ｘ誘電体が、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＳｉＢＣＮ、および低κのＮＢＬｏＫから成る群から選択された材料を含み、
   前記Ｍ_ｘ金属が、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、およびＴｉＮから成る群から選択された材料を含み、
   前記ビア充填が、Ｗ、Ｃｕ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、ＴｉＯＣＮ、およびＴａＯＣＮから成る群から選択された材料を含む、
   請求項２に記載の方法。
4. 前記ＭＴＪ２が、参照層と、前記参照層の上に形成されたトンネル障壁層と、前記トンネル障壁層の上の自由層とを含み、
   前記ＭＴＪ１が、参照層と、トンネル障壁層とを含む、
   請求項１に記載の方法。
5. 前記ＭＴＪ２の前記ＨＥＣＤ対前記ＨＲＣＤの比が１：２～１：５である、請求項１に記載の方法。
6. 前記ＭＴＪ２の前記ＨＥＣＤが２０～３５ｎｍであり、
   前記ＭＴＪ２の前記ＨＲＣＤが７０～１００ｎｍである、
   請求項５に記載の方法。
7. ＭＴＪ１のピッチ・サイズおよびＭＴＪ２のピッチ・サイズが～２００ｎｍである、請求項６に記載の方法。
8. 前記スピン伝導層上に犠牲ハード・マスク（ＳＨＭ）を設けることと、
   前記高効率アレイ上に前記ＭＴＪ２を前記ＨＥＣＤに形成し、前記高保持アレイ上に前記ＭＴＪ２を前記ＨＲＣＤに形成することと、
   前記ＭＴＪ２および前記スピン伝導層に隣接してＭＴＪ２誘電体を設けることと、
   前記ＳＨＭを除去することと、
   をさらに含む、請求項１に記載の方法。
9. 前記ＳＨＭを前記設けることが、ＯＰＬ、ＳｉＮ_ｘ、ＳｉＯ_ｘ、およびフォトレジストから成る群から選択された材料を使用し、リソグラフィおよびＲＩＥを使用するパターニングにより行われ、
   前記スピン伝導層および前記ＭＴＪ２が、ＩＢＥおよびＲＩＥから成る群から選択された技術を使用してパターニングされ、
   前記ＭＴＪ２誘電体が、ＳｉＮおよびＳｉＢＣＮから成る群から選択された材料を含み、前記スピン伝導層と同じ高さで停止する、
   請求項８に記載の方法。
10. 前記スピン伝導層が部分的に前記ＭＴＪ２および前記ＭＴＪ２誘電体の上にある、請求項８に記載の方法。
11. 前記ＭＴＪ１上にエッチ・ストップ金属層を形成することと、
    前記エッチ・ストップ金属層の上に頂部電極ハード金属層を形成することと、
    前記頂部電極ハード金属層の上に誘電体ハード金属層を形成することと、
    をさらに含む、請求項１に記載の方法。
12. 前記エッチ・ストップ金属層がＲｕを含み、
    前記頂部電極ハード金属層が、Ｗ、ＴａＮ、およびＴｉＮから成る群から選択された材料を含み、
    前記誘電体ハード金属層が、ＯＰＬ、ＳｉＮ_ｘ、ＳｉＯ_ｘ、およびフォトレジストから成る群から選択された材料を含む、
    請求項１１に記載の方法。
13. 前記頂部電極ハード金属層および前記誘電体ハード金属層が、リソグラフィおよびＲＩＥによってパターニングされる、請求項１１に記載の方法。
14. 前記高効率アレイおよび前記高保持アレイについて、前記頂部電極ハード金属層および前記ＭＴＪ２誘電体の上と、前記スピン伝導層、前記ＭＴＪ１、および前記エッチ・ストップ金属層の側面とに封止誘電体層を追加することをさらに含む、請求項１３に記載の方法。
15. 前記高効率アレイについては前記封止誘電体層の上にマスクを追加するが、前記高保持アレイについては追加しないことと、
    前記高保持アレイについては前記封止誘電体層を除去するが、前記高効率アレイについては除去しないことと、
    をさらに含む、請求項１４に記載の方法。
16. 前記ＭＴＪ１が短絡されるように、前記高効率アレイの前記封止誘電体層の側面、前記ＭＴＪ２誘電体の側面、前記スピン伝導層の側面、前記ＭＴＪ１の側面に金属スペーサＡを追加することと、
    前記電極ハード金属層の上に追加の金属スペーサＢを追加することと、
    前記追加の金属スペーサＢの上にビット線を追加し、前記ビット線の側面に前記追加の金属スペーサＢを設けることと、
    前記金属スペーサＡおよび前記追加の金属スペーサＢの側面に層間誘電体Ａ、Ｂを追加することと、
    をさらに含む、請求項１５に記載の方法。
17. 前記ＭＴＪ１の前記ＨＥＣＤが前記ＭＴＪ２の前記ＨＥＣＤの３．０～３．５倍である、請求項１に記載の方法。
18. 前記ＭＴＪ１の前記ＨＥＣＤがｎｍの値を有し、前記ＭＴＪ１の前記ＨＲＣＤの範囲が８０～１００ｎｍである、請求項１７に記載の方法。
19. 磁気トンネル接合デバイスであって、共通のベース上に、
    高効率アレイであり、
    第１の磁気トンネル接合スタック（ＭＴＪ２）、
    前記ＭＴＪ２上のスピン伝導層、および
    前記スピン伝導層上の第２の磁気トンネル接合スタック（ＭＴＪ１）、
    を含む、前記高効率アレイと、
    高保持アレイであり、
    第１の磁気トンネル接合スタックＭＴＪ２、
    前記ＭＴＪ２上のスピン伝導層、および
    前記スピン伝導層上の第２の磁気トンネル接合スタックＭＴＪ１、
    を含む、前記高保持アレイと、
    を備え、
    前記高保持アレイ用の前記第１の磁気トンネル接合スタックの高保持限界寸法（ＣＤ）（ＨＲＣＤ）が、前記高効率アレイ用の前記第１の磁気トンネル接合スタックの高効率限界寸法（ＨＥＣＤ）よりも大きく、且つ
    前記第２の磁気トンネル接合スタック（ＭＴＪ１）が前記高保持アレイでは短絡され、前記高効率アレイでは短絡されていない、
    磁気トンネル接合デバイス。