JPH08204037A - 単一トラップメモリ装置 - Google Patents
単一トラップメモリ装置Info
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- JPH08204037A JPH08204037A JP7028919A JP2891995A JPH08204037A JP H08204037 A JPH08204037 A JP H08204037A JP 7028919 A JP7028919 A JP 7028919A JP 2891995 A JP2891995 A JP 2891995A JP H08204037 A JPH08204037 A JP H08204037A
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- JP
- Japan
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- trap
- layer
- memory device
- gate
- semiconductor substrate
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- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 単一のトラップの状態で情報を記憶させるこ
とができるようにして高集積化を図る。 【構成】 ＨＥＭＴ構造あるいはＭＯＳ構造において、
微細な電流経路４の近傍にトラップ群５を設ける。書き
込みゲート６を操作して、電流経路４の伝導帯の底とト
ラップ準位をフェルミ準位に対して移動させ、トラップ
の電子の捕獲・放出を制御する。トラップの状態による
電流経路４の伝導度の変化を読み出し線７により読み出
す。
とができるようにして高集積化を図る。 【構成】 ＨＥＭＴ構造あるいはＭＯＳ構造において、
微細な電流経路４の近傍にトラップ群５を設ける。書き
込みゲート６を操作して、電流経路４の伝導帯の底とト
ラップ準位をフェルミ準位に対して移動させ、トラップ
の電子の捕獲・放出を制御する。トラップの状態による
電流経路４の伝導度の変化を読み出し線７により読み出
す。
Description
【０００１】
【産業上の利用分野】本発明は、単一のトラップの状態
により情報を記憶しうるようにした、メモリサイズの微
細化を実現することのできる単一トラップメモリ装置に
関するものである。
により情報を記憶しうるようにした、メモリサイズの微
細化を実現することのできる単一トラップメモリ装置に
関するものである。
【０００２】
【従来の技術】半導体素子には結晶欠陥などによる電子
トラップが多数存在する。微小なサイズの素子において
このトラップへ電子が出入りすることによって、ポテン
シャルが二値的に揺らぎ、結果として出力が二値的に揺
らぐ。例えば、微小な伝導領域を持つＭＯＳトランジス
タの伝導度を測定すると、出力の数十パーセントが二値
的に揺らぐのが観測される。この場合、トラップは金属
と酸化膜との界面または酸化膜中に存在している。
トラップが多数存在する。微小なサイズの素子において
このトラップへ電子が出入りすることによって、ポテン
シャルが二値的に揺らぎ、結果として出力が二値的に揺
らぐ。例えば、微小な伝導領域を持つＭＯＳトランジス
タの伝導度を測定すると、出力の数十パーセントが二値
的に揺らぐのが観測される。この場合、トラップは金属
と酸化膜との界面または酸化膜中に存在している。
【０００３】電流の伝導領域を閉じ込めポテンシャルに
より微小にし、１つのトラップがこの伝導経路近傍に存
在する場合について、伝導度の揺らぎが生じる原因につ
いて説明する。電流の伝導領域を閉じ込めポテンシャル
で小さくすると、図１のような伝導帯が形成され、フェ
ルミ面２と伝導帯の底の間にある電子のみが伝導に寄与
できる。
より微小にし、１つのトラップがこの伝導経路近傍に存
在する場合について、伝導度の揺らぎが生じる原因につ
いて説明する。電流の伝導領域を閉じ込めポテンシャル
で小さくすると、図１のような伝導帯が形成され、フェ
ルミ面２と伝導帯の底の間にある電子のみが伝導に寄与
できる。
【０００４】フェルミ面２よりトラップ３のエネルギー
準位が上にあるときには、電子は空の状態で、一方、フ
ェルミ面２に近づくと電子が捕獲され負に帯電する（あ
るいは、正に帯電したトラップが電子を受け取ることに
より中性になると考えることもできる）。単一電荷が伝
導経路の近傍で変化すると、クーロン力によりδεだけ
伝導帯の底が上昇し伝導度が小さくなる（以下、この状
態を“Ｌｏｗ”とする）。捕獲された電子が出ていく
と、もとの伝導度の大きい状態にもどる（以下、この状
態を“Ｈｉｇｈ”とする）。この過程を繰り返すことに
より二値的な揺らぎが生じる。
準位が上にあるときには、電子は空の状態で、一方、フ
ェルミ面２に近づくと電子が捕獲され負に帯電する（あ
るいは、正に帯電したトラップが電子を受け取ることに
より中性になると考えることもできる）。単一電荷が伝
導経路の近傍で変化すると、クーロン力によりδεだけ
伝導帯の底が上昇し伝導度が小さくなる（以下、この状
態を“Ｌｏｗ”とする）。捕獲された電子が出ていく
と、もとの伝導度の大きい状態にもどる（以下、この状
態を“Ｈｉｇｈ”とする）。この過程を繰り返すことに
より二値的な揺らぎが生じる。
【０００５】伝導度が大きい状態（“Ｈｉｇｈ”の状
態）を保つ平均時間、つまり、“Ｌｏｗ”から“Ｈｉｇ
ｈ”に遷移してから次に“Ｌｏｗ”に遷移するまでの平
均時間をτH 、伝導度が小さい状態（“Ｌｏｗ”の状
態）を保つ平均時間、つまり“Ｌｏｗ”に遷移してから
次に“Ｈｉｇｈ”に遷移するまでの平均時間をτL とす
ると、それらに時間はフェルミ面とトラップとのエネル
ギー差ｄＥに依存していて、 τH ∝ｅｘｐ（−ｄＥ／ＥH ） τL ∝ｅｘｐ（ｄＥ／ＥL ） …（１） と表すことができる。ここで、ＥL 、ＥH は２つの状態
を遷移するときのポテンシャル障壁の高さを表してい
る。これらのことは、フィジカルレビューレター誌５２
巻２２８頁（１９８４年）に述べられている。
態）を保つ平均時間、つまり、“Ｌｏｗ”から“Ｈｉｇ
ｈ”に遷移してから次に“Ｌｏｗ”に遷移するまでの平
均時間をτH 、伝導度が小さい状態（“Ｌｏｗ”の状
態）を保つ平均時間、つまり“Ｌｏｗ”に遷移してから
次に“Ｈｉｇｈ”に遷移するまでの平均時間をτL とす
ると、それらに時間はフェルミ面とトラップとのエネル
ギー差ｄＥに依存していて、 τH ∝ｅｘｐ（−ｄＥ／ＥH ） τL ∝ｅｘｐ（ｄＥ／ＥL ） …（１） と表すことができる。ここで、ＥL 、ＥH は２つの状態
を遷移するときのポテンシャル障壁の高さを表してい
る。これらのことは、フィジカルレビューレター誌５２
巻２２８頁（１９８４年）に述べられている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
素子では、トラップにより出力が揺らぐ。すなわち、従
来の素子にあっては、トラップはノイズの発生原因とな
っていた。このトラップを情報の記憶手段として積極的
に利用するには、トラップの数、位置を制御する必要が
ある。ところがトラップの数をある程度減らすことがで
きても、正確な数および位置を制御することはできな
い。このため、トラップを利用した素子をつくるという
発想は生まれなかった。しかし、トラップは上述したよ
うに２つの状態を採ることのできるエレメントであり、
これを利用して１ビットの情報を記憶することができれ
ば半導体素子サイズの大幅な縮小が可能となる筈であ
る。したがって、本発明の目的は、トラップの状態を記
憶手段に利用しうるようにすることである。
素子では、トラップにより出力が揺らぐ。すなわち、従
来の素子にあっては、トラップはノイズの発生原因とな
っていた。このトラップを情報の記憶手段として積極的
に利用するには、トラップの数、位置を制御する必要が
ある。ところがトラップの数をある程度減らすことがで
きても、正確な数および位置を制御することはできな
い。このため、トラップを利用した素子をつくるという
発想は生まれなかった。しかし、トラップは上述したよ
うに２つの状態を採ることのできるエレメントであり、
これを利用して１ビットの情報を記憶することができれ
ば半導体素子サイズの大幅な縮小が可能となる筈であ
る。したがって、本発明の目的は、トラップの状態を記
憶手段に利用しうるようにすることである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、微小な電流経路と、該微小な電
流経路に近接して分布するトラップと、書き込み用ゲー
トとを備え、前記書き込み用ゲートによりトラップの状
態を制御しそれにより変化する前記電流経路の伝導度に
より情報を記憶することを特徴とする単一トラップメモ
リ装置、が提供される。
めに、本発明によれば、微小な電流経路と、該微小な電
流経路に近接して分布するトラップと、書き込み用ゲー
トとを備え、前記書き込み用ゲートによりトラップの状
態を制御しそれにより変化する前記電流経路の伝導度に
より情報を記憶することを特徴とする単一トラップメモ
リ装置、が提供される。
【０００８】
【作用】図２のように、狭窄された微小な電流経路４
と、その経路に近接して分布する多数のトラップからな
るトラップ群５と、電流経路４の狭窄状態を制御するこ
とのできる書き込みゲート６と、電流経路４を流れる電
流を検出するための読み出し線７を具備する構造を考え
る。ここで、図３に示されるように、トラップ群５のな
かで同じエネルギー準位に２つのトラップ８、９がある
ものとする。
と、その経路に近接して分布する多数のトラップからな
るトラップ群５と、電流経路４の狭窄状態を制御するこ
とのできる書き込みゲート６と、電流経路４を流れる電
流を検出するための読み出し線７を具備する構造を考え
る。ここで、図３に示されるように、トラップ群５のな
かで同じエネルギー準位に２つのトラップ８、９がある
ものとする。
【０００９】書き込みゲート６に印加される電圧を制御
することにより、伝導帯の底１とトラップ８、９のレベ
ルとをフェルミ面２に対して移動させることができる。
書き込みゲート６への印加電圧を変化させて、トラップ
のエネルギー準位をフェルミ面２に近づける〔図３
（ａ）〕と、どちらかのトラップに電子が捕獲され負に
帯電する（あるいは、正に帯電したトラップが電子を受
け取ることで中性になると考えることもできる）。単一
電荷が伝導経路の近傍で変化すると、クーロン力により
δεだけ伝導帯の底が上昇し伝導度が小さくなる（“Ｌ
ｏｗ”状態になる）〔図３（ｂ）〕。
することにより、伝導帯の底１とトラップ８、９のレベ
ルとをフェルミ面２に対して移動させることができる。
書き込みゲート６への印加電圧を変化させて、トラップ
のエネルギー準位をフェルミ面２に近づける〔図３
（ａ）〕と、どちらかのトラップに電子が捕獲され負に
帯電する（あるいは、正に帯電したトラップが電子を受
け取ることで中性になると考えることもできる）。単一
電荷が伝導経路の近傍で変化すると、クーロン力により
δεだけ伝導帯の底が上昇し伝導度が小さくなる（“Ｌ
ｏｗ”状態になる）〔図３（ｂ）〕。
【００１０】もう一方のトラップに電子が捕まるにはそ
の上昇分δεだけ伝導帯の底とトラップ準位を下げてや
らなければならない。そこで、書き込みゲートに印加さ
れる電圧を制御してトラップ準位をδεだけ押し下げる
〔図３（ｃ）〕と、もう一方のトラップに電子が捕獲さ
れるようになり、負に帯電する（あるいは、正に帯電し
たトラップが電子を受け取ることで中性になる）。この
新たに捕獲された電子のクーロン力により、伝導帯の底
が再びδεだけ上昇し、電流経路の伝導度が小さくなる
〔図３（ｄ）〕。
の上昇分δεだけ伝導帯の底とトラップ準位を下げてや
らなければならない。そこで、書き込みゲートに印加さ
れる電圧を制御してトラップ準位をδεだけ押し下げる
〔図３（ｃ）〕と、もう一方のトラップに電子が捕獲さ
れるようになり、負に帯電する（あるいは、正に帯電し
たトラップが電子を受け取ることで中性になる）。この
新たに捕獲された電子のクーロン力により、伝導帯の底
が再びδεだけ上昇し、電流経路の伝導度が小さくなる
〔図３（ｄ）〕。
【００１１】したがって、たくさんの同一準位のトラッ
プが存在している場合には、図４に示されるように、δ
εだけのエネルギーギャップの間隔をおいて同様の動作
が繰り返されることになり、周期がδεの周期性を得ら
れる。ここで、δεの範囲内で素子を動作させるように
すれば、単一のトラップだけを利用する素子を構成する
ことができる。
プが存在している場合には、図４に示されるように、δ
εだけのエネルギーギャップの間隔をおいて同様の動作
が繰り返されることになり、周期がδεの周期性を得ら
れる。ここで、δεの範囲内で素子を動作させるように
すれば、単一のトラップだけを利用する素子を構成する
ことができる。
【００１２】トラップの帯電によるクーロン力を実効的
に受けるためには、伝導経路とトラップ間の距離を十分
に近付ける必要がある。そのためには伝導領域を微細化
すればよい。トラップと伝導経路との距離をｘとする
と、伝導帯の底に及ぼすクーロンポテンシャルは、 Ｆ＝ｅ／（４πεｘ） …（２） と表すことができる。ｅは電子の素電荷、εは誘電率を
表す。
に受けるためには、伝導経路とトラップ間の距離を十分
に近付ける必要がある。そのためには伝導領域を微細化
すればよい。トラップと伝導経路との距離をｘとする
と、伝導帯の底に及ぼすクーロンポテンシャルは、 Ｆ＝ｅ／（４πεｘ） …（２） と表すことができる。ｅは電子の素電荷、εは誘電率を
表す。
【００１３】例えば、ｘ＝１ｎｍとすると、δεは約
０．１ｅＶとなる。このエネルギーは温度換算で１００
０Ｋであり、このことは本発明による素子が室温におい
ても十分に動作可能であることを示している。また、上
述した“Ｈｉｇｈ”、“Ｌｏｗ”の平均保持時間（τ
H 、τL ）と、フェルミ面とトラップとのエネルギー差
（ｄＥ）との関係を利用すれば、ｄＥの変化に対して伝
導度がヒステリシス特性を持つようにすることができ
る。
０．１ｅＶとなる。このエネルギーは温度換算で１００
０Ｋであり、このことは本発明による素子が室温におい
ても十分に動作可能であることを示している。また、上
述した“Ｈｉｇｈ”、“Ｌｏｗ”の平均保持時間（τ
H 、τL ）と、フェルミ面とトラップとのエネルギー差
（ｄＥ）との関係を利用すれば、ｄＥの変化に対して伝
導度がヒステリシス特性を持つようにすることができ
る。
【００１４】（１）式からわかるようにｄＥ＞０のとき
τH ≫τL であり、ｄＥ＜０のときτH ≪τL である。
ｄＥ＝０とすると、τ＝τH ＝τL の速さで“Ｈｉｇ
ｈ”と“Ｌｏｗ”を行き来する。言い換えると、τの時
間内においては初めの状態と保っている。その保持時間
はＥH ＝ＥL ＝３０ｍｅＶのときは２、３秒であるが、
３００ｍｅＶのときはその１０4 倍の時間つまり、１２
時間程度の記憶保持が可能である。ＥH 、ＥL の大きさ
はトラップと伝導経路との距離で制御することができ
る。
τH ≫τL であり、ｄＥ＜０のときτH ≪τL である。
ｄＥ＝０とすると、τ＝τH ＝τL の速さで“Ｈｉｇ
ｈ”と“Ｌｏｗ”を行き来する。言い換えると、τの時
間内においては初めの状態と保っている。その保持時間
はＥH ＝ＥL ＝３０ｍｅＶのときは２、３秒であるが、
３００ｍｅＶのときはその１０4 倍の時間つまり、１２
時間程度の記憶保持が可能である。ＥH 、ＥL の大きさ
はトラップと伝導経路との距離で制御することができ
る。
【００１５】また、書き込みゲートによって伝導帯の底
のポテンシャルを上下させることができるから、フェル
ミ面とトラップとのエネルギー差（ｄＥ）は書き込みゲ
ートによって制御できる。
のポテンシャルを上下させることができるから、フェル
ミ面とトラップとのエネルギー差（ｄＥ）は書き込みゲ
ートによって制御できる。
【００１６】図５は、図２に示した本発明による単一ト
ラップメモリ装置の書き込みゲート６によるメモリ動作
を示している。書き込みゲート６に印加する電圧をＶH
にすると、τH ≫τL であるから“Ｈｉｇｈ”の状態に
遷移し、“Ｈｉｇｈ”を書き込んだことに相当する。
ラップメモリ装置の書き込みゲート６によるメモリ動作
を示している。書き込みゲート６に印加する電圧をＶH
にすると、τH ≫τL であるから“Ｈｉｇｈ”の状態に
遷移し、“Ｈｉｇｈ”を書き込んだことに相当する。
【００１７】一方、ＶL にすると、τH ≪τL であるか
ら“Ｌｏｗ”の状態に遷移し、“Ｌｏｗ”を書き込んだ
ことになる。スタンバイ時にＶS にしておくと、τ＝τ
H ＝τL 間情報が保持されている。読み出しの際には伝
導度を測定すれば、“Ｈｉｇｈ”であるか“Ｌｏｗ”で
あるのかを読み出すことができる
ら“Ｌｏｗ”の状態に遷移し、“Ｌｏｗ”を書き込んだ
ことになる。スタンバイ時にＶS にしておくと、τ＝τ
H ＝τL 間情報が保持されている。読み出しの際には伝
導度を測定すれば、“Ｈｉｇｈ”であるか“Ｌｏｗ”で
あるのかを読み出すことができる
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図６は、本発明の第１の実施例を示す
斜視図である。同図に示されるように、ノンドープＧａ
Ａｓ基板１１上には、スペーサ層となるノンドープＡｌ
ＧａＡｓ層１２と、キャリア供給層となるｎ+ 型ＡｌＧ
ａＡｓ層１３が形成されている。ここで、ノンドープＡ
ｌＧａＡｓ層１２と、ｎ+ 型ＡｌＧａＡｓ層１３の層厚
は、それぞれ３００Å、６００Å程度である。ノンドー
プＧａＡｓ基板１１とノンドープＡｌＧａＡｓ層１２と
の界面には、二次元電子ガス１４が形成される。ノンド
ープＡｌＧａＡｓ層１２内の基板寄りの領域には、トラ
ップ群１５が形成されている。
て説明する。 ［第１の実施例］図６は、本発明の第１の実施例を示す
斜視図である。同図に示されるように、ノンドープＧａ
Ａｓ基板１１上には、スペーサ層となるノンドープＡｌ
ＧａＡｓ層１２と、キャリア供給層となるｎ+ 型ＡｌＧ
ａＡｓ層１３が形成されている。ここで、ノンドープＡ
ｌＧａＡｓ層１２と、ｎ+ 型ＡｌＧａＡｓ層１３の層厚
は、それぞれ３００Å、６００Å程度である。ノンドー
プＧａＡｓ基板１１とノンドープＡｌＧａＡｓ層１２と
の界面には、二次元電子ガス１４が形成される。ノンド
ープＡｌＧａＡｓ層１２内の基板寄りの領域には、トラ
ップ群１５が形成されている。
【００１９】トラップ群１５は、 砒素の分圧比を高め結晶欠陥を作り込む、 成長中断により結晶欠陥を作り込む、 ＦＩＢ（Focused Ion Beam）などのイオン注入によ
って結晶欠陥を形成する、 などの方法にによりノンドープＡｌＧａＡｓ層１２内に
導入することができる。結晶欠陥は電子のトラップにな
ることが知られている。
って結晶欠陥を形成する、 などの方法にによりノンドープＡｌＧａＡｓ層１２内に
導入することができる。結晶欠陥は電子のトラップにな
ることが知られている。
【００２０】ｎ+ 型ＡｌＧａＡｓ層１３の上には、二次
元電子ガスの存在する領域を狭窄するための分割ゲート
１６が形成されている。分割ゲート１６間のギャップは
０．３μｍ程度である。この分割ゲートにより、下方の
荷電キャリアを空乏化させ、微細な伝導領域（電流経
路）を形成する。この分割ゲート１６は書き込みゲート
としての役割も果たす。ｎ+ 型ＡｌＧａＡｓ層１３上に
は、さらに電流経路との電気的接続を実現するためにオ
ーミック電極１７が形成されている。
元電子ガスの存在する領域を狭窄するための分割ゲート
１６が形成されている。分割ゲート１６間のギャップは
０．３μｍ程度である。この分割ゲートにより、下方の
荷電キャリアを空乏化させ、微細な伝導領域（電流経
路）を形成する。この分割ゲート１６は書き込みゲート
としての役割も果たす。ｎ+ 型ＡｌＧａＡｓ層１３上に
は、さらに電流経路との電気的接続を実現するためにオ
ーミック電極１７が形成されている。
【００２１】［第２の実施例］図７は、本発明の第２の
実施例を示す斜視図である。同図に示されるように、シ
リコン基板２１上には、膜厚約６００Åのシリコン酸化
膜２２が形成され、その上には、シリコン基板表面に反
転層を形成するための、すなわち二次元電子ガス２４を
形成するためのゲート２３が設けられている。シリコン
酸化膜２２中にはトラップ群２５が存在するが、これは
酸化膜形成時に自然に膜中取り込まれたものである。
実施例を示す斜視図である。同図に示されるように、シ
リコン基板２１上には、膜厚約６００Åのシリコン酸化
膜２２が形成され、その上には、シリコン基板表面に反
転層を形成するための、すなわち二次元電子ガス２４を
形成するためのゲート２３が設けられている。シリコン
酸化膜２２中にはトラップ群２５が存在するが、これは
酸化膜形成時に自然に膜中取り込まれたものである。
【００２２】シリコン酸化膜２２上には、さらに荷電キ
ャリアの存在する領域を狭窄するために、０．３μｍ程
度のギャップを隔てて分割ゲート２６が形成されてお
り、これにより、二次元電子ガスの微細伝導領域（電流
経路）を実現している。分割ゲートは書き込みゲートと
しての役割も果たしている。電流経路を流れる電流を読
み出すために、シリコン基板２１上には、一対のオーミ
ック電極２７が設けられる。
ャリアの存在する領域を狭窄するために、０．３μｍ程
度のギャップを隔てて分割ゲート２６が形成されてお
り、これにより、二次元電子ガスの微細伝導領域（電流
経路）を実現している。分割ゲートは書き込みゲートと
しての役割も果たしている。電流経路を流れる電流を読
み出すために、シリコン基板２１上には、一対のオーミ
ック電極２７が設けられる。
【００２３】［第３の実施例］図８は、本発明の第３の
実施例を示す斜視図である。同図に示されるように、半
絶縁性ＧａＡｓ基板３１上には、ノンドープＧａＡｓ層
３２と、キャリア供給層となるｎ+ 型ＡｌＧａＡｓ層３
３が形成されている。ここで、ノンドープＧａＡｓ層３
２と、ｎ+ 型ＡｌＧａＡｓ層３３の層厚は、それぞれ４
００Å、６００Å程度である。ノンドープＧａＡｓ層３
２とｎ+ 型ＡｌＧａＡｓ層３３との界面には、二次元電
子ガス３４が形成される。
実施例を示す斜視図である。同図に示されるように、半
絶縁性ＧａＡｓ基板３１上には、ノンドープＧａＡｓ層
３２と、キャリア供給層となるｎ+ 型ＡｌＧａＡｓ層３
３が形成されている。ここで、ノンドープＧａＡｓ層３
２と、ｎ+ 型ＡｌＧａＡｓ層３３の層厚は、それぞれ４
００Å、６００Å程度である。ノンドープＧａＡｓ層３
２とｎ+ 型ＡｌＧａＡｓ層３３との界面には、二次元電
子ガス３４が形成される。
【００２４】インプレーンゲート構造を結晶中に形成す
るために、プロトンのＦＩＢを用いてｎ+ 型ＡｌＧａＡ
ｓ層３３およびノンドープＧａＡｓ層３２を貫通する絶
縁領域３８が形成される。絶縁領域３８は、０．３μｍ
程度のギャップを隔てて対をなして形成されている。絶
縁領域３８内にはトラップ群３５が存在している。
るために、プロトンのＦＩＢを用いてｎ+ 型ＡｌＧａＡ
ｓ層３３およびノンドープＧａＡｓ層３２を貫通する絶
縁領域３８が形成される。絶縁領域３８は、０．３μｍ
程度のギャップを隔てて対をなして形成されている。絶
縁領域３８内にはトラップ群３５が存在している。
【００２５】この絶縁領域３８により分離された領域が
一対の分割ゲート領域となり、この領域上には分割ゲー
ト３６が設けられている。分割ゲート３６下に存在する
分割ゲート領域より伸びる空乏層により、微細な伝導領
域（電流領域）を形成する。この分割ゲート３６は書き
込みゲートとしての役割も果たす。ｎ+ 型ＡｌＧａＡｓ
層３３上には、さらに電流経路との電気的接続を実現す
るためにオーミック電極３７が形成されている。
一対の分割ゲート領域となり、この領域上には分割ゲー
ト３６が設けられている。分割ゲート３６下に存在する
分割ゲート領域より伸びる空乏層により、微細な伝導領
域（電流領域）を形成する。この分割ゲート３６は書き
込みゲートとしての役割も果たす。ｎ+ 型ＡｌＧａＡｓ
層３３上には、さらに電流経路との電気的接続を実現す
るためにオーミック電極３７が形成されている。
【００２６】
【発明の効果】以上説明したように、本発明は、素子を
微細化して電流経路が、近傍に存在するトラップに捕獲
される個々の電子のクーロン力の影響を受けるようにし
たものであるので、本発明によれば、一つ一つのトラッ
プを分離、制御することができるようになり、これを利
用して２値の情報を記憶することが可能になる。したが
って、本発明によれば、従来例に比較して格段に集積度
の高いメモリ装置を提供することが可能になる。
微細化して電流経路が、近傍に存在するトラップに捕獲
される個々の電子のクーロン力の影響を受けるようにし
たものであるので、本発明によれば、一つ一つのトラッ
プを分離、制御することができるようになり、これを利
用して２値の情報を記憶することが可能になる。したが
って、本発明によれば、従来例に比較して格段に集積度
の高いメモリ装置を提供することが可能になる。
【図１】１つのトラップに電子が捕獲される前後の伝導
帯のポテンシャルの変化を説明するための図。
帯のポテンシャルの変化を説明するための図。
【図２】本発明の単一トラップメモリ装置の構成を示す
図。
図。
【図３】同一エネルギー準位にある２つのトラップに順
々に電子が捕獲されるときのポテンシャルの変化を説明
するための図。
々に電子が捕獲されるときのポテンシャルの変化を説明
するための図。
【図４】同一エネルギー準位にある複数のトラップに順
々に電子が捕獲されるときの、ゲート電圧に対する伝導
度の変化を示す図。
々に電子が捕獲されるときの、ゲート電圧に対する伝導
度の変化を示す図。
【図５】トラップの状態保持時間のゲート電圧依存性と
本発明のメモリ装置の動作原理を示す図。
本発明のメモリ装置の動作原理を示す図。
【図６】本発明の第１の実施例を示す斜視図。
【図７】本発明の第２の実施例を示す斜視図。
【図８】本発明の第３の実施例を示す斜視図。
１ 伝導帯の底 ２ フェルミ面 ３、８、９ トラップ ４ 電流経路 ５ トラップ群 ６ 書き込みゲート ７ 読み出し線 １１ ノンドープＧａＡｓ基板 １２ ノンドープＡｌＧａＡｓ層（スペーサ層） １３、３３ ｎ+ 型ＡｌＧａＡｓ層（キャリア供給層） １４、２４、３４ 二次元電子ガス １５、２５、３５ トラップ群 １６、２６、３６ 分割ゲート １７、２７、３７ オーミック電極 ２１ シリコン基板 ２２ シリコン酸化膜 ２３ ゲート ３１ 半絶縁性ＧａＡｓ基板 ３２ ノンドープＧａＡｓ層 ３８ 絶縁領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ 29/78 29/778 21/338 29/812 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ
Claims (4)
- 【請求項１】 微小な電流経路と、該微小な電流経路に
近接して分布するトラップと、前記電流経路を狭窄する
書き込み用ゲートとを備え、前記書き込み用ゲートによ
りトラップの状態を制御しそれにより変化する前記電流
経路の伝導度により情報を記憶することを特徴とする単
一トラップメモリ装置。 - 【請求項２】 半導体基板上に、禁制帯幅の異なる材料
からなり、ノンドープでトラップを含むスペーサ層を介
してキャリア供給層が形成され、該キャリア供給層上に
書き込み用ゲートが分割されて形成されていることを特
徴とする請求項１記載の単一トラップメモリ装置。 - 【請求項３】 一導電型の半導体基板上に、トラップを
含む絶縁層が形成され、該絶縁層上に前記半導体基板表
面に反転層を形成するための第１のゲートが形成され、
該第１のゲートを挾んで前記絶縁層上に分割された書き
込み用の第２のゲートが形成されてることを特徴とする
請求項１記載の単一トラップメモリ装置。 - 【請求項４】 半導体基板上にキャリア供給層が形成さ
れ、該キャリア供給層を貫通して前記半導体基板内に到
達する一対の絶縁領域が形成され、該一対の絶縁領域に
はトラップが形成されており、該一対の絶縁領域により
前記電流経路から分離された領域によって一対の書き込
み用ゲートが形成されていることを特徴とする請求項１
記載の単一トラップメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028919A JP2725622B2 (ja) | 1995-01-26 | 1995-01-26 | 単一トラップメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7028919A JP2725622B2 (ja) | 1995-01-26 | 1995-01-26 | 単一トラップメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204037A true JPH08204037A (ja) | 1996-08-09 |
| JP2725622B2 JP2725622B2 (ja) | 1998-03-11 |
Family
ID=12261818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7028919A Expired - Fee Related JP2725622B2 (ja) | 1995-01-26 | 1995-01-26 | 単一トラップメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725622B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100822335B1 (ko) * | 2006-11-14 | 2008-04-16 | 한양대학교 산학협력단 | 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및그 제조 방법 |
| WO2021187282A1 (ja) * | 2020-03-19 | 2021-09-23 | ソニーセミコンダクタソリューションズ株式会社 | 面発光レーザ |
-
1995
- 1995-01-26 JP JP7028919A patent/JP2725622B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100822335B1 (ko) * | 2006-11-14 | 2008-04-16 | 한양대학교 산학협력단 | 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및그 제조 방법 |
| WO2021187282A1 (ja) * | 2020-03-19 | 2021-09-23 | ソニーセミコンダクタソリューションズ株式会社 | 面発光レーザ |
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| Publication number | Publication date |
|---|---|
| JP2725622B2 (ja) | 1998-03-11 |
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