JPH11145409A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11145409A JPH11145409A JP9311701A JP31170197A JPH11145409A JP H11145409 A JPH11145409 A JP H11145409A JP 9311701 A JP9311701 A JP 9311701A JP 31170197 A JP31170197 A JP 31170197A JP H11145409 A JPH11145409 A JP H11145409A
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Abstract
(57)【要約】
【課題】 半導体記憶装置に関し、フラッシュ・メモリ
の構造に簡単な改変を施すことに依って、書き込み電圧
及び消去電圧の両方とも低電圧化することを可能にす
る。 【解決手段】 一導電型半導体基板１上に一導電型第１
の半導体層２、ノンドープ第２の半導体層３、一導電型
第３の半導体層４からなる積層体が形成され、積層体表
面から少なくともノンドープ第２の半導体層３内に達し
且つ側壁が結晶方位を同じくする三つの結晶面で画成さ
れる正四面体の溝３Ａが形成され、正四面体の溝３Ａ内
にチャネル層６、第１のバリヤ層７、電子蓄積層８、第
２のバリヤ層９が積層形成され、一導電型第３の半導体
層４表面及び一導電型半導体基板１裏面にドレイン電極
１０及びソース電極１１が形成され、第２のバリヤ層９
の表面にゲート電極１２が形成される。
の構造に簡単な改変を施すことに依って、書き込み電圧
及び消去電圧の両方とも低電圧化することを可能にす
る。 【解決手段】 一導電型半導体基板１上に一導電型第１
の半導体層２、ノンドープ第２の半導体層３、一導電型
第３の半導体層４からなる積層体が形成され、積層体表
面から少なくともノンドープ第２の半導体層３内に達し
且つ側壁が結晶方位を同じくする三つの結晶面で画成さ
れる正四面体の溝３Ａが形成され、正四面体の溝３Ａ内
にチャネル層６、第１のバリヤ層７、電子蓄積層８、第
２のバリヤ層９が積層形成され、一導電型第３の半導体
層４表面及び一導電型半導体基板１裏面にドレイン電極
１０及びソース電極１１が形成され、第２のバリヤ層９
の表面にゲート電極１２が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティング・
ゲートをもつフラッシュ・メモリを含む半導体記憶装置
に関する。
ゲートをもつフラッシュ・メモリを含む半導体記憶装置
に関する。
【０００２】現在、フローティング・ゲートをもつフラ
ッシュ・メモリが多くの電子機器に用いられていて、今
後、更に使用分野が拡大される状況にあり、その為に
も、低消費電力化が望まれているところであり、本発明
は、その要求に応える一手段を開示する。
ッシュ・メモリが多くの電子機器に用いられていて、今
後、更に使用分野が拡大される状況にあり、その為に
も、低消費電力化が望まれているところであり、本発明
は、その要求に応える一手段を開示する。
【０００３】
【従来の技術】一般に、フラッシュ・メモリでは、デー
タの書き込み、及び、消去は、フローティング・ゲート
とチャネルとの間に介在するバリヤ層を電子がファウラ
ー・ノルドハイム（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ）
トンネリングすること、即ち、高い電圧を印加すること
で、前記バリヤ層の実効的厚さを薄くし、電子のトンネ
リング確率を変えることで実現しているので、高い電圧
が必要であり、従って、消費電力は大きい。
タの書き込み、及び、消去は、フローティング・ゲート
とチャネルとの間に介在するバリヤ層を電子がファウラ
ー・ノルドハイム（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ）
トンネリングすること、即ち、高い電圧を印加すること
で、前記バリヤ層の実効的厚さを薄くし、電子のトンネ
リング確率を変えることで実現しているので、高い電圧
が必要であり、従って、消費電力は大きい。
【０００４】
【発明が解決しようとする課題】本発明では、フラッシ
ュ・メモリの構造に簡単な改変を施すことで、書き込み
電圧及び消去電圧の両方とも低電圧化することを可能に
する。
ュ・メモリの構造に簡単な改変を施すことで、書き込み
電圧及び消去電圧の両方とも低電圧化することを可能に
する。
【０００５】
【課題を解決するための手段】図１は本発明に於ける基
本的な半導体記憶装置を表す要部切断側面図であり、
（Ａ）に見られる破線で囲んだ部分を拡大して（Ｂ）に
示してある。
本的な半導体記憶装置を表す要部切断側面図であり、
（Ａ）に見られる破線で囲んだ部分を拡大して（Ｂ）に
示してある。
【０００６】図に於いて、１は一導電型半導体基板、２
は一導電型第１の半導体層、３はノンドープ第２の半導
体層、３Ａは正四面体の溝、４は高濃度にドーピングさ
れた一導電型第３の半導体層、５は絶縁膜、６はチャネ
ル層、７は第１のバリヤ層、８は電子蓄積層（フローテ
ィング・ゲート）、９は第２のバリヤ層、１０はドレイ
ン電極、１１はソース電極、１２はゲート電極、Ｓ1 は
溝３Ａの壁面に於けるチャネル層６の厚さ、Ｓ11は溝３
Ａの底に於けるチャネル層６の厚さ、Ｓ2 は溝３Ａの壁
面に於ける電子蓄積層８の厚さ、Ｓ22は溝３Ａの底に於
ける電子蓄積層８の厚さをそれぞれ示し、また、Ｓ11＝
３Ｓ1 、Ｓ22＝３Ｓ2 になっている。
は一導電型第１の半導体層、３はノンドープ第２の半導
体層、３Ａは正四面体の溝、４は高濃度にドーピングさ
れた一導電型第３の半導体層、５は絶縁膜、６はチャネ
ル層、７は第１のバリヤ層、８は電子蓄積層（フローテ
ィング・ゲート）、９は第２のバリヤ層、１０はドレイ
ン電極、１１はソース電極、１２はゲート電極、Ｓ1 は
溝３Ａの壁面に於けるチャネル層６の厚さ、Ｓ11は溝３
Ａの底に於けるチャネル層６の厚さ、Ｓ2 は溝３Ａの壁
面に於ける電子蓄積層８の厚さ、Ｓ22は溝３Ａの底に於
ける電子蓄積層８の厚さをそれぞれ示し、また、Ｓ11＝
３Ｓ1 、Ｓ22＝３Ｓ2 になっている。
【０００７】図１について説明した半導体記憶装置を製
造するには、標準的には、次のような工程を採る。
造するには、標準的には、次のような工程を採る。
【０００８】図２乃至図６は半導体記憶装置を製造する
方法を説明する為の工程要所に於ける半導体記憶装置を
表す要部切断説明図であり、何れの図に於いても、
（Ａ）は要部切断側面、（Ｂ）は要部切断平面を示し、
以下、これ等の図及び図１を参照しつつ説明する。尚、
図１に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
方法を説明する為の工程要所に於ける半導体記憶装置を
表す要部切断説明図であり、何れの図に於いても、
（Ａ）は要部切断側面、（Ｂ）は要部切断平面を示し、
以下、これ等の図及び図１を参照しつつ説明する。尚、
図１に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
【０００９】図２参照 ２−（１） 一導電型半導体基板１上に一導電型第１の半導体層２、
ノンドープ第２の半導体層３、高濃度にドーピングした
一導電型第３の半導体層４を順に積層形成する。 ２−（２） 開口５Ａをもつ絶縁膜５を形成する。
ノンドープ第２の半導体層３、高濃度にドーピングした
一導電型第３の半導体層４を順に積層形成する。 ２−（２） 開口５Ａをもつ絶縁膜５を形成する。
【００１０】図３参照 ３−（１） 絶縁膜５をマスクとして異方性エッチングを行なって、
第３の半導体層４の表面から第２の半導体層３内に深く
入り込んだ溝３Ａを形成する。尚、溝３Ａは、先端が一
導電型第１の半導体層２内に入り込むように形成しても
良い。
第３の半導体層４の表面から第２の半導体層３内に深く
入り込んだ溝３Ａを形成する。尚、溝３Ａは、先端が一
導電型第１の半導体層２内に入り込むように形成しても
良い。
【００１１】溝３Ａの底を第２の半導体層３内に位置さ
せる為には、絶縁膜５に形成した開口５Ａの大きさ、第
３の半導体層４及び第２の半導体層３の厚さを適切に選
択することが必要である。
せる為には、絶縁膜５に形成した開口５Ａの大きさ、第
３の半導体層４及び第２の半導体層３の厚さを適切に選
択することが必要である。
【００１２】この溝３Ａは正四面体をなし、それを画成
する半導体層の３つの面は、エッチング・レートが小さ
い結晶方位、例えば（１１１）Ｂの面になっている。
する半導体層の３つの面は、エッチング・レートが小さ
い結晶方位、例えば（１１１）Ｂの面になっている。
【００１３】図４参照 ４−（１） 溝３Ａ内に一導電型で電子親和力が大きい半導体層から
なるチャネル層６、チャネル層６に比較して電子親和力
が小さい半導体層からなる第１のバリヤ層７、第１のバ
リヤ層７に比較して電子親和力が大きい半導体層からな
る電子蓄積層（フローティング・ゲート）８、電子蓄積
層８に比較して電子親和力が小さい半導体層からなる第
２のバリヤ層９を順に積層形成する。
なるチャネル層６、チャネル層６に比較して電子親和力
が小さい半導体層からなる第１のバリヤ層７、第１のバ
リヤ層７に比較して電子親和力が大きい半導体層からな
る電子蓄積層（フローティング・ゲート）８、電子蓄積
層８に比較して電子親和力が小さい半導体層からなる第
２のバリヤ層９を順に積層形成する。
【００１４】図５参照 ５−（１） 正四面体の溝３Ａの周囲に在る絶縁膜５の一部を除去し
てオーミックなドレイン電極１０を形成し、また、一導
電型半導体基板１の裏面にもオーミックなソース電極１
１を形成する。
てオーミックなドレイン電極１０を形成し、また、一導
電型半導体基板１の裏面にもオーミックなソース電極１
１を形成する。
【００１５】図６参照 ６−（１） 絶縁膜５に形成されている開口５Ａを介して第２のバリ
ヤ層９にショットキ・コンタクトするゲート電極１２を
形成する。
ヤ層９にショットキ・コンタクトするゲート電極１２を
形成する。
【００１６】前記のようにして製造した半導体記憶装置
では、電子蓄積層８に量子ドットと量子井戸の準位が生
成され、チャネル層６に量子井戸の準位、或いは、量子
ドット及び量子井戸の準位が生成され、量子井戸の準位
と量子ドットの準位との間でトンネリングは起こらない
が、量子井戸の準位どうしの間、或いは、量子ドットの
準位どうしの間ではトンネリングが起こるように第１の
バリヤ層７の厚さを調節する。
では、電子蓄積層８に量子ドットと量子井戸の準位が生
成され、チャネル層６に量子井戸の準位、或いは、量子
ドット及び量子井戸の準位が生成され、量子井戸の準位
と量子ドットの準位との間でトンネリングは起こらない
が、量子井戸の準位どうしの間、或いは、量子ドットの
準位どうしの間ではトンネリングが起こるように第１の
バリヤ層７の厚さを調節する。
【００１７】このようにすると、低い電圧で電子を共鳴
トンネリングさせることが可能となり、量子ドットの準
位に電子が存在する状態と存在しない状態とを作り出す
ことができる。
トンネリングさせることが可能となり、量子ドットの準
位に電子が存在する状態と存在しない状態とを作り出す
ことができる。
【００１８】図７及び図８は本発明に依る半導体記憶装
置の動作を説明する為のエネルギ・バンド・ダイヤグラ
ムであり、以下、これ等の図を参照しつつ説明する。
尚、図中、量子井戸内の実線は２次元量子井戸の基底準
位、破線は０次元量子ドットの基底準位、ｅ- は電子を
示し、また、図１に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
置の動作を説明する為のエネルギ・バンド・ダイヤグラ
ムであり、以下、これ等の図を参照しつつ説明する。
尚、図中、量子井戸内の実線は２次元量子井戸の基底準
位、破線は０次元量子ドットの基底準位、ｅ- は電子を
示し、また、図１に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
【００１９】図７（Ａ）参照 この半導体記憶装置では、第１のバリヤ層７に於けるバ
リヤ厚さとして、溝３Ａの先端でチャネル層６から電子
蓄積層８に電子がトンネリングできない程度に充分に厚
く、また、溝３Ａの三つの面でチャネル層６から電子蓄
積層８に電子がトンネリングできる程度に充分に薄くな
るよう設定し、そして、ゲート・バイアス電圧が０
〔Ｖ〕である場合に於いて、電子蓄積層８に於ける２次
元量子井戸の準位がチャネル層６に於ける２次元量子井
戸の準位に比較して高くなるように電子蓄積層８及びチ
ャネル層６の厚さと不純物濃度を調整した構成になって
いる。
リヤ厚さとして、溝３Ａの先端でチャネル層６から電子
蓄積層８に電子がトンネリングできない程度に充分に厚
く、また、溝３Ａの三つの面でチャネル層６から電子蓄
積層８に電子がトンネリングできる程度に充分に薄くな
るよう設定し、そして、ゲート・バイアス電圧が０
〔Ｖ〕である場合に於いて、電子蓄積層８に於ける２次
元量子井戸の準位がチャネル層６に於ける２次元量子井
戸の準位に比較して高くなるように電子蓄積層８及びチ
ャネル層６の厚さと不純物濃度を調整した構成になって
いる。
【００２０】図は、ゲート電極１２に印加するバイアス
電圧が０〔Ｖ〕で、電子蓄積層８に於ける０次元量子ド
ットの準位に電子が存在しない状態を表している。
電圧が０〔Ｖ〕で、電子蓄積層８に於ける０次元量子ド
ットの準位に電子が存在しない状態を表している。
【００２１】図７（Ｂ）参照 図は、ゲート電極１２に正バイアス電圧を印加し、０次
元量子ドットの準位がチャネル層６に於けるフェルミ準
位よりも低くなり、２次元量子井戸の準位がチャネル層
６に於けるフェルミ準位よりも高くなった状態を表して
いる。
元量子ドットの準位がチャネル層６に於けるフェルミ準
位よりも低くなり、２次元量子井戸の準位がチャネル層
６に於けるフェルミ準位よりも高くなった状態を表して
いる。
【００２２】０次元量子ドットの準位とチャネル層６に
於ける２次元量子井戸の準位とでは電子状態が異なり、
また、図１に見られる通り、溝３Ａの底に於ける第１の
バリヤ層７は厚いので、そのトンネル確率は低く、電子
は０次元量子ドットの準位にはトンネルできない。
於ける２次元量子井戸の準位とでは電子状態が異なり、
また、図１に見られる通り、溝３Ａの底に於ける第１の
バリヤ層７は厚いので、そのトンネル確率は低く、電子
は０次元量子ドットの準位にはトンネルできない。
【００２３】図７（Ｃ）参照 図は、ゲート電極１２に更に高い正バイアス電圧を印加
して、電子蓄積層８に於ける０次元量子ドットの準位、
及び、２次元量子井戸の準位がチャネル層６に於けるフ
ェルミ準位よりも低くなった状態を表している。
して、電子蓄積層８に於ける０次元量子ドットの準位、
及び、２次元量子井戸の準位がチャネル層６に於けるフ
ェルミ準位よりも低くなった状態を表している。
【００２４】電子は、チャネル層６に於ける２次元量子
井戸の準位と電子蓄積層８に於ける量子井戸の準位間で
共鳴トンネリングし、その後、散乱に依ってエネルギ緩
和して０次元量子ドットの準位に入る。
井戸の準位と電子蓄積層８に於ける量子井戸の準位間で
共鳴トンネリングし、その後、散乱に依ってエネルギ緩
和して０次元量子ドットの準位に入る。
【００２５】図８（Ａ）参照 図は、図７（Ｃ）について説明した状態から、ゲート電
極１２に印加したバイアス電圧を０〔Ｖ〕に戻し、電子
蓄積層８に於ける２次元量子井戸の準位に在った電子は
トンネリングに依ってチャネル層６へ移動するが、０次
元量子ドットの準位の電子は、チャネル層６の２次元量
子井戸の準位と電子状態が異なり、また、溝３Ａの底に
於ける第１のバリヤ層７は厚い為、そこをトンネリング
する確率は小さいので、チャネル層６に移動することは
できず、電子蓄積層８に残った状態を表している。
極１２に印加したバイアス電圧を０〔Ｖ〕に戻し、電子
蓄積層８に於ける２次元量子井戸の準位に在った電子は
トンネリングに依ってチャネル層６へ移動するが、０次
元量子ドットの準位の電子は、チャネル層６の２次元量
子井戸の準位と電子状態が異なり、また、溝３Ａの底に
於ける第１のバリヤ層７は厚い為、そこをトンネリング
する確率は小さいので、チャネル層６に移動することは
できず、電子蓄積層８に残った状態を表している。
【００２６】このように、ゲート電極１２に印加するバ
イアス電圧が同じ０〔Ｖ〕であっても、図７（Ａ）につ
いて説明した状態、及び、図８（Ａ）について説明した
状態の二つの状態が実現されて半導体記憶素子として動
作することが明らかである。
イアス電圧が同じ０〔Ｖ〕であっても、図７（Ａ）につ
いて説明した状態、及び、図８（Ａ）について説明した
状態の二つの状態が実現されて半導体記憶素子として動
作することが明らかである。
【００２７】図８（Ｂ）参照 図は、図８（Ａ）について説明した状態から、ゲート電
極１２に負バイアス電圧、即ち、電子蓄積層８に於ける
０次元量子ドットの準位と第１のバリヤ層７に於ける伝
導帯の底との差程度の逆バイアス電圧を印加し、電子蓄
積層８に於ける０次元量子ドットの準位を消失させた状
態を表している。
極１２に負バイアス電圧、即ち、電子蓄積層８に於ける
０次元量子ドットの準位と第１のバリヤ層７に於ける伝
導帯の底との差程度の逆バイアス電圧を印加し、電子蓄
積層８に於ける０次元量子ドットの準位を消失させた状
態を表している。
【００２８】このような消去を行なってから、ゲート電
極１２に印加したバイアス電圧を０〔Ｖ〕にすると、図
７（Ａ）に見られる状態に戻ることになる。
極１２に印加したバイアス電圧を０〔Ｖ〕にすると、図
７（Ａ）に見られる状態に戻ることになる。
【００２９】本発明では、図１乃至図８について説明し
た半導体記憶装置と動作を異にする構成を採って、同じ
効果を得ることができる半導体記憶装置を実現すること
も可能である。
た半導体記憶装置と動作を異にする構成を採って、同じ
効果を得ることができる半導体記憶装置を実現すること
も可能である。
【００３０】図９及び図１０は本発明に依る半導体記憶
装置の動作を説明する為のエネルギ・バンド・ダイヤグ
ラムであり、以下、これ等の図を参照しつつ説明する。
尚、図中、量子井戸内の実線は２次元量子井戸の基底準
位、破線は０次元量子ドットの基底準位、ｅ- は電子を
示し、また、図１に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
装置の動作を説明する為のエネルギ・バンド・ダイヤグ
ラムであり、以下、これ等の図を参照しつつ説明する。
尚、図中、量子井戸内の実線は２次元量子井戸の基底準
位、破線は０次元量子ドットの基底準位、ｅ- は電子を
示し、また、図１に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
【００３１】図９（Ａ）参照 この半導体記憶装置では、第１のバリヤ層７に於けるバ
リヤ厚さとして、溝３Ａの先端で量子ドットの準位間で
はトンネリング可能であって、また、溝３Ａの三つの面
で量子井戸の準位間ではトンネリングでき、且つ、量子
井戸と量子ドットの準位間では、どの箇所であっても、
電子蓄積層８とチャネル層６との間ではトンネリングで
きないように設計し、そして、ゲート電極１２に印加す
るバイアス電圧が０〔Ｖ〕では、電子蓄積層８に於ける
２次元量子井戸の基底準位がチャネル層６に於けるフェ
ルミ準位に比較して高く、電子蓄積層８の量子ドットの
準位がチャネル層６の量子ドットの準位に比較して低
く、その差がエネルギ緩和の散乱に寄与するフォノンの
エネルギよりも充分に小さくなるように電子蓄積層８及
びチャネル層６の厚さと不純物濃度を調整した構成にな
っている。
リヤ厚さとして、溝３Ａの先端で量子ドットの準位間で
はトンネリング可能であって、また、溝３Ａの三つの面
で量子井戸の準位間ではトンネリングでき、且つ、量子
井戸と量子ドットの準位間では、どの箇所であっても、
電子蓄積層８とチャネル層６との間ではトンネリングで
きないように設計し、そして、ゲート電極１２に印加す
るバイアス電圧が０〔Ｖ〕では、電子蓄積層８に於ける
２次元量子井戸の基底準位がチャネル層６に於けるフェ
ルミ準位に比較して高く、電子蓄積層８の量子ドットの
準位がチャネル層６の量子ドットの準位に比較して低
く、その差がエネルギ緩和の散乱に寄与するフォノンの
エネルギよりも充分に小さくなるように電子蓄積層８及
びチャネル層６の厚さと不純物濃度を調整した構成にな
っている。
【００３２】図は、ゲート電極１２に印加するバイアス
電圧が０〔Ｖ〕で、電子蓄積層８に於ける０次元量子ド
ットの準位に電子が存在しない状態を表していて、電子
蓄積層８の０次元量子ドットの準位とチャネル層６の量
子ドットの準位との差がエネルギ緩和の散乱に寄与する
フォノンのエネルギに比較して充分に小さい為、チャネ
ル層６の量子ドットの準位から電子蓄積層８の量子ドッ
トの準位へのトンネリングは起こらない。
電圧が０〔Ｖ〕で、電子蓄積層８に於ける０次元量子ド
ットの準位に電子が存在しない状態を表していて、電子
蓄積層８の０次元量子ドットの準位とチャネル層６の量
子ドットの準位との差がエネルギ緩和の散乱に寄与する
フォノンのエネルギに比較して充分に小さい為、チャネ
ル層６の量子ドットの準位から電子蓄積層８の量子ドッ
トの準位へのトンネリングは起こらない。
【００３３】図９（Ｂ）参照 図は、ゲート電極１２に正バイアス電圧を印加した状態
を表し、図９（Ａ）に於いても同様であるが、２次元量
子井戸の準位がチャネル層６に於けるフェルミ準位に比
較して高い状態であれば、トンネリングは起こらない。
を表し、図９（Ａ）に於いても同様であるが、２次元量
子井戸の準位がチャネル層６に於けるフェルミ準位に比
較して高い状態であれば、トンネリングは起こらない。
【００３４】図９（Ｃ）参照 図は、ゲート電極１２に更に高い正バイアス電圧を印加
して、電子蓄積層８に於ける０次元量子ドットの準位、
及び、２次元量子井戸の準位がチャネル層６に於けるフ
ェルミ準位よりも低くなった状態を表している。
して、電子蓄積層８に於ける０次元量子ドットの準位、
及び、２次元量子井戸の準位がチャネル層６に於けるフ
ェルミ準位よりも低くなった状態を表している。
【００３５】電子は、チャネル層６に於ける２次元量子
井戸の準位と電子蓄積層８に於ける量子井戸の準位間で
共鳴トンネリングし、その後、散乱に依ってエネルギ緩
和して０次元量子ドットの準位に入る。
井戸の準位と電子蓄積層８に於ける量子井戸の準位間で
共鳴トンネリングし、その後、散乱に依ってエネルギ緩
和して０次元量子ドットの準位に入る。
【００３６】図１０（Ａ）参照 図は、図９（Ｃ）について説明した状態から、ゲート電
極１２に印加したバイアス電圧を０〔Ｖ〕に戻し、電子
蓄積層８に於ける２次元量子井戸の準位に在った電子は
トンネリングに依ってチャネル層６へ移動するが、０次
元量子ドットの準位の電子は、チャネル層６の２次元量
子井戸の準位と電子状態が異なる為、そこをトンネリン
グする確率は小さいので、チャネル層６に移動すること
はできず、電子蓄積層８に残った状態を表している。
極１２に印加したバイアス電圧を０〔Ｖ〕に戻し、電子
蓄積層８に於ける２次元量子井戸の準位に在った電子は
トンネリングに依ってチャネル層６へ移動するが、０次
元量子ドットの準位の電子は、チャネル層６の２次元量
子井戸の準位と電子状態が異なる為、そこをトンネリン
グする確率は小さいので、チャネル層６に移動すること
はできず、電子蓄積層８に残った状態を表している。
【００３７】この場合も、ゲート電極１２に印加するバ
イアス電圧が同じ０〔Ｖ〕であっても、図９（Ａ）につ
いて説明した状態、及び、図１０（Ａ）について説明し
た状態の二つの状態が実現され、半導体記憶素子として
動作することが明らかである。
イアス電圧が同じ０〔Ｖ〕であっても、図９（Ａ）につ
いて説明した状態、及び、図１０（Ａ）について説明し
た状態の二つの状態が実現され、半導体記憶素子として
動作することが明らかである。
【００３８】図１０（Ｂ）参照 図１０（Ｂ）は、図１０（Ａ）について説明した状態か
ら、ゲート電極１２に負バイアス電圧、即ち、電子蓄積
層８に於ける０次元量子ドットの準位とチャネル層６の
０次元量子ドットの準位とが同じ高さになるようにし、
電子蓄積層８に於ける０次元量子ドットの準位に入って
いる電子を排出した状態を表している。
ら、ゲート電極１２に負バイアス電圧、即ち、電子蓄積
層８に於ける０次元量子ドットの準位とチャネル層６の
０次元量子ドットの準位とが同じ高さになるようにし、
電子蓄積層８に於ける０次元量子ドットの準位に入って
いる電子を排出した状態を表している。
【００３９】このような消去を行なってから、ゲート電
極１２に印加したバイアス電圧を０〔Ｖ〕にすると、図
９（Ａ）に見られる状態に戻ることになる。
極１２に印加したバイアス電圧を０〔Ｖ〕にすると、図
９（Ａ）に見られる状態に戻ることになる。
【００４０】前記したところから、本発明に依る半導体
記憶装置に於いては、（１）一導電型半導体基板（例え
ば一導電型半導体基板１）上に形成された一導電型第１
の半導体層（例えば一導電型第１の半導体層２）及びノ
ンドープ第２の半導体層（例えばノンドープ第２の半導
体層３）及び一導電型第３の半導体層（例えば一導電型
第３の半導体層４）からなる積層体と、積層体表面から
少なくともノンドープ第２の半導体層内に達し且つ側壁
が結晶方位を同じくする三つの結晶面で画成される正四
面体の溝（例えば正四面体の溝３Ａ）と、正四面体の溝
内に積層形成されたチャネル層（例えばチャネル層６）
及び第１のバリヤ層（例えば第１のバリヤ層７）及びキ
ャリヤ蓄積層（例えば電子蓄積層８）及び第２のバリヤ
層（例えば第２のバリヤ層９）と、一導電型第３の半導
体層表面及び一導電型半導体基板裏面に形成されたオー
ミック・コンタクトするドレイン及びソース各電極（例
えばドレイン電極１０及びソース電極１１）と、第２の
バリヤ層表面にショットキ・コンタクトするゲート電極
（例えばゲート電極１２）とを備えてなることを特徴と
するか、又は、
記憶装置に於いては、（１）一導電型半導体基板（例え
ば一導電型半導体基板１）上に形成された一導電型第１
の半導体層（例えば一導電型第１の半導体層２）及びノ
ンドープ第２の半導体層（例えばノンドープ第２の半導
体層３）及び一導電型第３の半導体層（例えば一導電型
第３の半導体層４）からなる積層体と、積層体表面から
少なくともノンドープ第２の半導体層内に達し且つ側壁
が結晶方位を同じくする三つの結晶面で画成される正四
面体の溝（例えば正四面体の溝３Ａ）と、正四面体の溝
内に積層形成されたチャネル層（例えばチャネル層６）
及び第１のバリヤ層（例えば第１のバリヤ層７）及びキ
ャリヤ蓄積層（例えば電子蓄積層８）及び第２のバリヤ
層（例えば第２のバリヤ層９）と、一導電型第３の半導
体層表面及び一導電型半導体基板裏面に形成されたオー
ミック・コンタクトするドレイン及びソース各電極（例
えばドレイン電極１０及びソース電極１１）と、第２の
バリヤ層表面にショットキ・コンタクトするゲート電極
（例えばゲート電極１２）とを備えてなることを特徴と
するか、又は、
【００４１】（２）前記（１）に於いて、少なくとも３
元以上の元素（例えばｉ−ＩｎＧａＡｓ）からなり且つ
正四面体の溝（例えば正四面体の溝３Ａ）の底でキャリ
ヤ親和力が大となるように元素の比が変わる材料を用い
ることに依って３次元的にキャリヤを閉じ込める量子ド
ットに於ける準位を量子井戸の準位よりも下に生成させ
たキャリヤ蓄積層（例えば電子蓄積層８）と、正四面体
の溝の底でチャネル層（例えばチャネル層６）からキャ
リヤ蓄積層にキャリヤがトンネリングできない程度に厚
く且つ正四面体の溝を画成する三つの面でチャネル層か
らキャリヤ蓄積層にキャリヤがトンネリングできる程度
に薄く構成された第１のバリヤ層（例えば第１のバリヤ
層７）とを備え、キャリヤ蓄積層に於いては、ゲート電
極（例えばゲート電極１２）に電圧を印加しない状態で
量子ドットの準位（例えば図７の破線）にキャリヤが存
在する状態と存在しない状態の二つの状態を実現する為
にゲート電極に電圧を印加しない状態で量子井戸に於け
る基底準位（例えば図７の実線）をフェルミ準位（例え
ば図７の矢印）に比較して高くなる厚さ及び元素組成比
が選択されてなることを特徴とするか、又は、
元以上の元素（例えばｉ−ＩｎＧａＡｓ）からなり且つ
正四面体の溝（例えば正四面体の溝３Ａ）の底でキャリ
ヤ親和力が大となるように元素の比が変わる材料を用い
ることに依って３次元的にキャリヤを閉じ込める量子ド
ットに於ける準位を量子井戸の準位よりも下に生成させ
たキャリヤ蓄積層（例えば電子蓄積層８）と、正四面体
の溝の底でチャネル層（例えばチャネル層６）からキャ
リヤ蓄積層にキャリヤがトンネリングできない程度に厚
く且つ正四面体の溝を画成する三つの面でチャネル層か
らキャリヤ蓄積層にキャリヤがトンネリングできる程度
に薄く構成された第１のバリヤ層（例えば第１のバリヤ
層７）とを備え、キャリヤ蓄積層に於いては、ゲート電
極（例えばゲート電極１２）に電圧を印加しない状態で
量子ドットの準位（例えば図７の破線）にキャリヤが存
在する状態と存在しない状態の二つの状態を実現する為
にゲート電極に電圧を印加しない状態で量子井戸に於け
る基底準位（例えば図７の実線）をフェルミ準位（例え
ば図７の矢印）に比較して高くなる厚さ及び元素組成比
が選択されてなることを特徴とするか、又は、
【００４２】（３）前記（１）に於いて、少なくとも３
元以上の元素（例えばｉ−ＩｎＧａＡｓ）からなり且つ
正四面体の溝（例えば正四面体の溝３Ａ）の底でキャリ
ヤ親和力が大となるように元素の比が変わる材料を用い
ることに依って３次元的にキャリヤを閉じ込める量子ド
ットに於ける準位を量子井戸の準位よりも下に生成させ
たキャリヤ蓄積層（例えば電子蓄積層８）と、キャリヤ
蓄積層と同じ材料（例えばｎ−ＩｎＧａＡｓ）を用いた
チャネル層（例えばチャネル層６）と、キャリヤ蓄積層
とチャネル層との間に介挿され正四面体の溝の底で量子
ドットの準位間でキャリヤがトンネリング可能であり且
つ正四面体の溝を画成する三つの面で量子井戸の準位間
でトンネリング可能であり且つ量子井戸及び量子ドット
の準位間では何れの箇所でもキャリヤ蓄積層とチャネル
層との間でトンネリング不可能である厚さに形成した第
１のバリヤ層（例えば第１のバリヤ層７）とを備え、キ
ャリヤ蓄積層及びチャネル層に於いては、ゲート電極に
電圧を印加しない状態でキャリヤ蓄積層中の量子井戸の
基底準位がフェルミ準位に比較して高く、キャリヤ蓄積
層中の量子ドットの準位がチャネル層中の量子ドットの
準位に比較して低く且つそのエネルギ差がゲート電極に
電圧を印加しない状態でエネルギ緩和の散乱に寄与する
フォノンのエネルギに比較して小さくなるか或いは大き
くなる厚さ及び元素組成比が選択されてなることを特徴
とする。
元以上の元素（例えばｉ−ＩｎＧａＡｓ）からなり且つ
正四面体の溝（例えば正四面体の溝３Ａ）の底でキャリ
ヤ親和力が大となるように元素の比が変わる材料を用い
ることに依って３次元的にキャリヤを閉じ込める量子ド
ットに於ける準位を量子井戸の準位よりも下に生成させ
たキャリヤ蓄積層（例えば電子蓄積層８）と、キャリヤ
蓄積層と同じ材料（例えばｎ−ＩｎＧａＡｓ）を用いた
チャネル層（例えばチャネル層６）と、キャリヤ蓄積層
とチャネル層との間に介挿され正四面体の溝の底で量子
ドットの準位間でキャリヤがトンネリング可能であり且
つ正四面体の溝を画成する三つの面で量子井戸の準位間
でトンネリング可能であり且つ量子井戸及び量子ドット
の準位間では何れの箇所でもキャリヤ蓄積層とチャネル
層との間でトンネリング不可能である厚さに形成した第
１のバリヤ層（例えば第１のバリヤ層７）とを備え、キ
ャリヤ蓄積層及びチャネル層に於いては、ゲート電極に
電圧を印加しない状態でキャリヤ蓄積層中の量子井戸の
基底準位がフェルミ準位に比較して高く、キャリヤ蓄積
層中の量子ドットの準位がチャネル層中の量子ドットの
準位に比較して低く且つそのエネルギ差がゲート電極に
電圧を印加しない状態でエネルギ緩和の散乱に寄与する
フォノンのエネルギに比較して小さくなるか或いは大き
くなる厚さ及び元素組成比が選択されてなることを特徴
とする。
【００４３】前記手段を採ることに依り、フローティン
グ・ゲートをもつフラッシュ・メモリを含む半導体記憶
装置に於いて、情報の書き込み、及び、消去を行なう為
に印加する電圧を低く抑えることが可能となり、従っ
て、低消費電力化を実現することができるので、電源が
限られている電子機器に用いて好適である。
グ・ゲートをもつフラッシュ・メモリを含む半導体記憶
装置に於いて、情報の書き込み、及び、消去を行なう為
に印加する電圧を低く抑えることが可能となり、従っ
て、低消費電力化を実現することができるので、電源が
限られている電子機器に用いて好適である。
【００４４】
【発明の実施の形態】図１について説明した半導体記憶
装置を一実施の形態とし、その製造工程について具体的
に説明するが、この場合、図２乃至図６を参照すると理
解が容易である。
装置を一実施の形態とし、その製造工程について具体的
に説明するが、この場合、図２乃至図６を参照すると理
解が容易である。
【００４５】（Ａ）ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎ
ｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔ
ｉｏｎ）法を適用することに依り、一導電型半導体基板
１上に一導電型第１の半導体層２、ノンドープ第２の半
導体層３、高濃度にドーピングした一導電型第３の半導
体層４を順に積層形成する。尚、結晶成長法は、ＭＯＣ
ＶＤ法に限られず、他の結晶成長技法、例えば、ＭＢＥ
（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法
などに代替することができる。
ｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔ
ｉｏｎ）法を適用することに依り、一導電型半導体基板
１上に一導電型第１の半導体層２、ノンドープ第２の半
導体層３、高濃度にドーピングした一導電型第３の半導
体層４を順に積層形成する。尚、結晶成長法は、ＭＯＣ
ＶＤ法に限られず、他の結晶成長技法、例えば、ＭＢＥ
（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法
などに代替することができる。
【００４６】上記各半導体部分について、主要なデータ
を例示すると次の通りである。 一導電型半導体基板１について 材料：ｎ型ＧａＡｓ 不純物：Ｓｉ 不純物濃度：５×１０18〔cm-3〕 一導電型第１の半導体層２について 材料：ｎ型ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：１００〔ｎｍ〕 ノンドープ第２の半導体層３について 材料：ｉ−ＧａＡｓ 厚さ：３〔μｍ〕 一導電型第３の半導体層４について 材料：ｎ型ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：１００〔ｎｍ〕
を例示すると次の通りである。 一導電型半導体基板１について 材料：ｎ型ＧａＡｓ 不純物：Ｓｉ 不純物濃度：５×１０18〔cm-3〕 一導電型第１の半導体層２について 材料：ｎ型ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：１００〔ｎｍ〕 ノンドープ第２の半導体層３について 材料：ｉ−ＧａＡｓ 厚さ：３〔μｍ〕 一導電型第３の半導体層４について 材料：ｎ型ＧａＡｓ 不純物濃度：５×１０18〔cm-3〕 厚さ：１００〔ｎｍ〕
【００４７】（Ｂ） （Ｂ）−１ プラズマＣＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖ
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用すること
に依り、厚さが例えば２００〔ｎｍ〕であるＳｉＯ2 か
らなる絶縁膜５を形成する。
ａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法を適用すること
に依り、厚さが例えば２００〔ｎｍ〕であるＳｉＯ2 か
らなる絶縁膜５を形成する。
【００４８】（Ｂ）−２ リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、絶縁膜５に直径が
例えば１〔μｍ〕である円形の開口５Ａを形成する。
エッチャントをフッ酸系エッチング液とするウエット・
エッチング法を適用することに依り、絶縁膜５に直径が
例えば１〔μｍ〕である円形の開口５Ａを形成する。
【００４９】（Ｃ）エッチャントをブロムメタノールと
するウエット・エッチング法を適用することに依り、開
口５Ａをもつ絶縁膜５をマスクとする異方性エッチング
を行なって、ｎ型ＧａＡｓ層４の表面からｉ−ＧａＡｓ
層３内に入り込んだ溝３Ａを形成する。
するウエット・エッチング法を適用することに依り、開
口５Ａをもつ絶縁膜５をマスクとする異方性エッチング
を行なって、ｎ型ＧａＡｓ層４の表面からｉ−ＧａＡｓ
層３内に入り込んだ溝３Ａを形成する。
【００５０】この溝３Ａは一辺が約１７３０〔ｎｍ〕の
長さをもつ正四面体をなし、それを画成する半導体層の
３つの面は、エッチング・レートが小さい結晶方位、例
えば（１１１）Ａ面になっていて、表面から見ると正三
角形をなし、絶縁膜５に形成された開口５Ａは正三角形
に内接する状態にある。
長さをもつ正四面体をなし、それを画成する半導体層の
３つの面は、エッチング・レートが小さい結晶方位、例
えば（１１１）Ａ面になっていて、表面から見ると正三
角形をなし、絶縁膜５に形成された開口５Ａは正三角形
に内接する状態にある。
【００５１】溝３Ａの底をｉ−ＧａＡｓ層３内に位置さ
せるには、絶縁膜５に於ける開口５Ａの大きさ、ｎ−Ｇ
ａＡｓ層４及びｉ−ＧａＡｓ層３の厚さを適切に選択す
ることで実現することができ、前記した各寸法にすれ
ば、期待通りの構造が確実に得られる。
せるには、絶縁膜５に於ける開口５Ａの大きさ、ｎ−Ｇ
ａＡｓ層４及びｉ−ＧａＡｓ層３の厚さを適切に選択す
ることで実現することができ、前記した各寸法にすれ
ば、期待通りの構造が確実に得られる。
【００５２】（Ｄ）ＭＯＣＶＤ法を適用することに依
り、溝３Ａ内に一導電型で電子親和力が大きい半導体層
からなるチャネル層６、チャネル層６に比較して電子親
和力が小さい半導体層からなる第１のバリヤ層７、第１
のバリヤ層７に比較して電子親和力が大きい半導体層か
らなる電子蓄積層８、電子蓄積層８に比較して電子親和
力が小さい半導体層からなる第２のバリヤ層９を順に積
層形成する。この場合、各半導体層は、ＳｉＯ2 からな
る絶縁膜５上には成長されず、いわゆる選択成長が行な
われることは云うまでもない。
り、溝３Ａ内に一導電型で電子親和力が大きい半導体層
からなるチャネル層６、チャネル層６に比較して電子親
和力が小さい半導体層からなる第１のバリヤ層７、第１
のバリヤ層７に比較して電子親和力が大きい半導体層か
らなる電子蓄積層８、電子蓄積層８に比較して電子親和
力が小さい半導体層からなる第２のバリヤ層９を順に積
層形成する。この場合、各半導体層は、ＳｉＯ2 からな
る絶縁膜５上には成長されず、いわゆる選択成長が行な
われることは云うまでもない。
【００５３】上記成長させた各半導体部分について、主
要なデータを例示すると次の通りである。 チャネル層６について 材料：ｎ−ＩｎＧａＡｓ 不純物：Ｓｉ 不純物濃度：１×１０18〔cm-3〕 厚さ：２００〔ｎｍ〕 第１のバリヤ層７について 材料：ｉ−ＡｌＧａＡｓ 厚さ：５〔ｎｍ〕 電子蓄積層８について 材料：ｉ−ＩｎＧａＡｓ 厚さ：５〔ｎｍ〕 第２のバリヤ層９について 材料：ｉ−ＡｌＧａＡｓ 厚さ：２０〔ｎｍ〕
要なデータを例示すると次の通りである。 チャネル層６について 材料：ｎ−ＩｎＧａＡｓ 不純物：Ｓｉ 不純物濃度：１×１０18〔cm-3〕 厚さ：２００〔ｎｍ〕 第１のバリヤ層７について 材料：ｉ−ＡｌＧａＡｓ 厚さ：５〔ｎｍ〕 電子蓄積層８について 材料：ｉ−ＩｎＧａＡｓ 厚さ：５〔ｎｍ〕 第２のバリヤ層９について 材料：ｉ−ＡｌＧａＡｓ 厚さ：２０〔ｎｍ〕
【００５４】（Ｅ） （Ｅ）−１ リソグラフィ技術に於けるレジスト・プロセス及びエッ
チャントをフッ酸系エッチング液とするウエット・エッ
チング法を適用することに依り、正四面体の溝３Ａの周
囲に在るドレイン電極形成予定部分上に在る絶縁膜５を
除去して電極コンタクト用開口を形成する。
チャントをフッ酸系エッチング液とするウエット・エッ
チング法を適用することに依り、正四面体の溝３Ａの周
囲に在るドレイン電極形成予定部分上に在る絶縁膜５を
除去して電極コンタクト用開口を形成する。
【００５５】（Ｅ）−２ 電極コンタクト用開口を形成した際にマスクとして用い
たレジスト膜を残したまま、真空蒸着法及びリフト・オ
フ法を適用することに依り、厚さが例えば５０〔ｎｍ〕
／２００〔ｎｍ〕のＡｕＧｅ／Ａｕからなるドレイン電
極１０を形成する。尚、真空蒸着法を適用する際、ｎ型
ＧａＡｓ基板１の裏面にもドレイン電極１０と同材料、
同厚のソース電極１１を形成する。
たレジスト膜を残したまま、真空蒸着法及びリフト・オ
フ法を適用することに依り、厚さが例えば５０〔ｎｍ〕
／２００〔ｎｍ〕のＡｕＧｅ／Ａｕからなるドレイン電
極１０を形成する。尚、真空蒸着法を適用する際、ｎ型
ＧａＡｓ基板１の裏面にもドレイン電極１０と同材料、
同厚のソース電極１１を形成する。
【００５６】（Ｅ）−３ この後、温度４５０〔℃〕、時間１〔分〕の合金化熱処
理を行なって、ドレイン電極１０及びソース電極１１を
オーミックにする。
理を行なって、ドレイン電極１０及びソース電極１１を
オーミックにする。
【００５７】（Ｆ）リソグラフィ技術に於けるレジスト
・プロセス、真空蒸着法、リフト・オフ法を適用するこ
とに依り、絶縁膜５に形成されている開口５Ａを介して
ｉ−ＡｌＧａＡｓ層９にショットキ・コンタクトする厚
さ２００〔ｎｍ〕のＡｌからなるゲート電極１２を形成
する。
・プロセス、真空蒸着法、リフト・オフ法を適用するこ
とに依り、絶縁膜５に形成されている開口５Ａを介して
ｉ−ＡｌＧａＡｓ層９にショットキ・コンタクトする厚
さ２００〔ｎｍ〕のＡｌからなるゲート電極１２を形成
する。
【００５８】前記のようにして製造した半導体記憶装置
は、ドレイン電極１０からｎ−ＩｎＧａＡｓチャネル層
６を介してソース電極１１に流れる電流は、ｉ−ＩｎＧ
ａＡｓ電子蓄積層８の量子ドットの準位に電子が存在す
る場合にはオフ、存在しない場合にはオンとなるもので
あって、図７及び図８に見られるエネルギ・バンド・ダ
イヤグラムついて説明した通りの情報書き込み、保持、
消去などの動作を確実に行なうことができる。
は、ドレイン電極１０からｎ−ＩｎＧａＡｓチャネル層
６を介してソース電極１１に流れる電流は、ｉ−ＩｎＧ
ａＡｓ電子蓄積層８の量子ドットの準位に電子が存在す
る場合にはオフ、存在しない場合にはオンとなるもので
あって、図７及び図８に見られるエネルギ・バンド・ダ
イヤグラムついて説明した通りの情報書き込み、保持、
消去などの動作を確実に行なうことができる。
【００５９】本発明に於いては、前記実施の態様に限定
されることなく、他に多くの改変を実現することができ
る。
されることなく、他に多くの改変を実現することができ
る。
【００６０】即ち、前記実施の態様では、チャネル層６
にｎ−ＩｎＧａＡｓ、第１のバリヤ層７にｉ−ＡｌＧａ
Ａｓ、電子蓄積層８にｉ−ＩｎＧａＡｓ、第２のバリヤ
層９にｉ−ＡｌＧａＡｓを用いたが、これ等の材料は適
宜に選択することができる。
にｎ−ＩｎＧａＡｓ、第１のバリヤ層７にｉ−ＡｌＧａ
Ａｓ、電子蓄積層８にｉ−ＩｎＧａＡｓ、第２のバリヤ
層９にｉ−ＡｌＧａＡｓを用いたが、これ等の材料は適
宜に選択することができる。
【００６１】例えば、チャネル層６にｎ−ＧａＡｓ、第
１のバリヤ層７にｉ−ＡｌＧａＡｓ、電子蓄積層８にｉ
−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧａＡｓ
を用い、電子蓄積層８に於けるＩｎＡｓ組成を変えれ
ば、電子蓄積層８中の量子ドットに於ける準位、及び、
量子井戸の基底準位を調整することができる。
１のバリヤ層７にｉ−ＡｌＧａＡｓ、電子蓄積層８にｉ
−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧａＡｓ
を用い、電子蓄積層８に於けるＩｎＡｓ組成を変えれ
ば、電子蓄積層８中の量子ドットに於ける準位、及び、
量子井戸の基底準位を調整することができる。
【００６２】又、同じく、チャネル層６にｉ−ＧａＡ
ｓ、第１のバリヤ層７にｎ−ＡｌＧａＡｓ、電子蓄積層
８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧ
ａＡｓを用い、電子蓄積層８に於けるＩｎＡｓ組成を変
えれば、電子蓄積層８中の量子ドットに於ける準位、及
び、量子井戸の基底準位を調整することができ、キャリ
ヤ移動度を高めることができる。
ｓ、第１のバリヤ層７にｎ−ＡｌＧａＡｓ、電子蓄積層
８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−ＡｌＧ
ａＡｓを用い、電子蓄積層８に於けるＩｎＡｓ組成を変
えれば、電子蓄積層８中の量子ドットに於ける準位、及
び、量子井戸の基底準位を調整することができ、キャリ
ヤ移動度を高めることができる。
【００６３】又、同じく、チャネル層６にｎ−ＩｎＧａ
Ａｓ、第１のバリヤ層７にｉ−ＡｌＧａＡｓ、電子蓄積
層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−Ａｌ
ＧａＡｓを用い、電子蓄積層８、及び、チャネル層６に
於けるＩｎＡｓ組成を独立に変えれば、電子蓄積層８と
チャネル層６中の量子ドットに於ける準位、及び、量子
井戸の基底準位を独立に調整することができる。
Ａｓ、第１のバリヤ層７にｉ−ＡｌＧａＡｓ、電子蓄積
層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−Ａｌ
ＧａＡｓを用い、電子蓄積層８、及び、チャネル層６に
於けるＩｎＡｓ組成を独立に変えれば、電子蓄積層８と
チャネル層６中の量子ドットに於ける準位、及び、量子
井戸の基底準位を独立に調整することができる。
【００６４】又、同じく、チャネル層６にｉ−ＩｎＧａ
Ａｓ、第１のバリヤ層７にｎ−ＡｌＧａＡｓ、電子蓄積
層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−Ａｌ
ＧａＡｓを用い、電子蓄積層８、及び、チャネル層６に
於けるＩｎＡｓ組成を独立に変えても、電子蓄積層８中
とチャネル層６中の量子ドットに於ける準位、及び、量
子井戸の基底準位を独立に調整することができる。
Ａｓ、第１のバリヤ層７にｎ−ＡｌＧａＡｓ、電子蓄積
層８にｉ−ＩｎＧａＡｓ、第２のバリヤ層９にｉ−Ａｌ
ＧａＡｓを用い、電子蓄積層８、及び、チャネル層６に
於けるＩｎＡｓ組成を独立に変えても、電子蓄積層８中
とチャネル層６中の量子ドットに於ける準位、及び、量
子井戸の基底準位を独立に調整することができる。
【００６５】又、チャネル層６にｉ−ＧａＡｓを用いて
いるものに於いては、ｎ−ＧａＡｓ／ｉ−ＧａＡｓの、
そして、チャネル層６にｉ−ＩｎＧａＡｓを用いている
ものに於いては、ｎ−ＩｎＧａＡｓ／ｉ−ＩｎＧａＡｓ
の積層構造を用いることで、一導電型第３の半導体層４
とチャネル層６との間の抵抗を低減させることができ
る。
いるものに於いては、ｎ−ＧａＡｓ／ｉ−ＧａＡｓの、
そして、チャネル層６にｉ−ＩｎＧａＡｓを用いている
ものに於いては、ｎ−ＩｎＧａＡｓ／ｉ−ＩｎＧａＡｓ
の積層構造を用いることで、一導電型第３の半導体層４
とチャネル層６との間の抵抗を低減させることができ
る。
【００６６】又、第１のバリヤ層７に４元系の材料であ
る例えばＩｎＡｌＧａＡｓを用い、第１のバリヤ層７、
及び、電子蓄積層８に於けるエネルギ・バンド・ギャッ
プを独立に変えることで、正四面体の溝３Ａの底及び正
四面体の溝を画成する三つの面に於けるバリヤ高さを独
立に制御することができる。
る例えばＩｎＡｌＧａＡｓを用い、第１のバリヤ層７、
及び、電子蓄積層８に於けるエネルギ・バンド・ギャッ
プを独立に変えることで、正四面体の溝３Ａの底及び正
四面体の溝を画成する三つの面に於けるバリヤ高さを独
立に制御することができる。
【００６７】又、第２のバリヤ層表面にショットキ・コ
ンタクトするゲート電極１２を形成してから、そのゲー
ト電極１２を利用して自己整合的に表面側のオーミック
電極であるドレイン電極１０を形成することで、ドレイ
ン電極１０と正四面体の溝３Ａとの距離をリソグラフィ
に於ける合わせ精度の程度に小さくし、寄生抵抗の低減
や素子面積の縮小に依る集積度の向上を達成することが
できる。
ンタクトするゲート電極１２を形成してから、そのゲー
ト電極１２を利用して自己整合的に表面側のオーミック
電極であるドレイン電極１０を形成することで、ドレイ
ン電極１０と正四面体の溝３Ａとの距離をリソグラフィ
に於ける合わせ精度の程度に小さくし、寄生抵抗の低減
や素子面積の縮小に依る集積度の向上を達成することが
できる。
【００６８】
【発明の効果】本発明に依る半導体記憶装置に於いて
は、一導電型半導体基板上に一導電型第１の半導体層及
びノンドープ第２の半導体層及び一導電型第３の半導体
層からなる積層体が形成され、積層体表面から少なくと
もノンドープ第２の半導体層内に達し且つ側壁が結晶方
位を同じくする三つの結晶面で画成される正四面体の溝
が形成され、正四面体の溝内にチャネル層及び第１のバ
リヤ層及びキャリヤ蓄積層及び第２のバリヤ層が積層形
成され、一導電型第３の半導体層表面及び一導電型半導
体基板裏面にオーミック・コンタクトするドレイン及び
ソース各電極が形成され、第２のバリヤ層表面にショッ
トキ・コンタクトするゲート電極が形成される。
は、一導電型半導体基板上に一導電型第１の半導体層及
びノンドープ第２の半導体層及び一導電型第３の半導体
層からなる積層体が形成され、積層体表面から少なくと
もノンドープ第２の半導体層内に達し且つ側壁が結晶方
位を同じくする三つの結晶面で画成される正四面体の溝
が形成され、正四面体の溝内にチャネル層及び第１のバ
リヤ層及びキャリヤ蓄積層及び第２のバリヤ層が積層形
成され、一導電型第３の半導体層表面及び一導電型半導
体基板裏面にオーミック・コンタクトするドレイン及び
ソース各電極が形成され、第２のバリヤ層表面にショッ
トキ・コンタクトするゲート電極が形成される。
【００６９】前記構成を採ることに依り、フローティン
グ・ゲートをもつフラッシュ・メモリを含む半導体記憶
装置に於いて、情報の書き込み、及び、消去を行なう為
に印加する電圧を低く抑えることが可能となり、従っ
て、低消費電力化を実現することができるので、電源が
限られている電子機器に用いて好適である。
グ・ゲートをもつフラッシュ・メモリを含む半導体記憶
装置に於いて、情報の書き込み、及び、消去を行なう為
に印加する電圧を低く抑えることが可能となり、従っ
て、低消費電力化を実現することができるので、電源が
限られている電子機器に用いて好適である。
【図１】本発明に於ける基本的な半導体記憶装置を表す
要部切断側面図である。
要部切断側面図である。
【図２】半導体記憶装置を製造する方法を説明する為の
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
【図３】半導体記憶装置を製造する方法を説明する為の
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
【図４】半導体記憶装置を製造する方法を説明する為の
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
【図５】半導体記憶装置を製造する方法を説明する為の
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
【図６】半導体記憶装置を製造する方法を説明する為の
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
工程要所に於ける半導体記憶装置を表す要部切断説明図
である。
【図７】本発明に依る半導体記憶装置の動作を説明する
為のエネルギ・バンド・ダイヤグラムである。
為のエネルギ・バンド・ダイヤグラムである。
【図８】本発明に依る半導体記憶装置の動作を説明する
為のエネルギ・バンド・ダイヤグラムである。
為のエネルギ・バンド・ダイヤグラムである。
【図９】本発明に依る半導体記憶装置の動作を説明する
為のエネルギ・バンド・ダイヤグラムである。
為のエネルギ・バンド・ダイヤグラムである。
【図１０】本発明に依る半導体記憶装置の動作を説明す
る為のエネルギ・バンド・ダイヤグラムである。
る為のエネルギ・バンド・ダイヤグラムである。
１ 一導電型半導体基板 ２ 一導電型第１の半導体層 ３ ノンドープ第２の半導体層 ３Ａ 正四面体の溝 ４ 高濃度にドーピングされた一導電型第３の半導体層 ５ 絶縁膜 ６ チャネル層 ７ 第１のバリヤ層 ８ 電子蓄積層（フローティング・ゲート） ９ 第２のバリヤ層 １０ ドレイン電極 １１ ソース電極 １２ ゲート電極 Ｓ1 溝３Ａの壁面に於けるチャネル層６の厚さ Ｓ11 溝３Ａの底に於けるチャネル層６の厚さ Ｓ2 溝３Ａの壁面に於ける電子蓄積層８の厚さ Ｓ22 溝３Ａの底に於ける電子蓄積層８の厚さ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】一導電型半導体基板上に形成された一導電
型第１の半導体層及びノンドープ第２の半導体層及び一
導電型第３の半導体層からなる積層体と、 積層体表面から少なくともノンドープ第２の半導体層内
に達し且つ側壁が結晶方位を同じくする三つの結晶面で
画成される正四面体の溝と、 正四面体の溝内に積層形成されたチャネル層及び第１の
バリヤ層及びキャリヤ蓄積層及び第２のバリヤ層と、 一導電型第３の半導体層表面及び一導電型半導体基板裏
面に形成されたオーミック・コンタクトするドレイン及
びソース各電極と、 第２のバリヤ層表面にショットキ・コンタクトするゲー
ト電極とを備えてなることを特徴とする半導体記憶装
置。 - 【請求項２】少なくとも３元以上の元素からなり且つ正
四面体の溝の底でキャリヤ親和力が大となるように元素
の比が変わる材料を用いることに依って３次元的にキャ
リヤを閉じ込める量子ドットに於ける準位を量子井戸の
準位よりも下に生成させたキャリヤ蓄積層と、 正四面体の溝の底でチャネル層からキャリヤ蓄積層にキ
ャリヤがトンネリングできない程度に厚く且つ正四面体
の溝を画成する三つの面でチャネル層からキャリヤ蓄積
層にキャリヤがトンネリングできる程度に薄く構成され
た第１のバリヤ層とを備え、 キャリヤ蓄積層に於いては、ゲート電極に電圧を印加し
ない状態で量子ドットの準位にキャリヤが存在する状態
と存在しない状態の二つの状態を実現する為にゲート電
極に電圧を印加しない状態で量子井戸に於ける基底準位
をフェルミ準位に比較して高くなる厚さ及び元素組成比
が選択されてなることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】少なくとも３元以上の元素からなり且つ正
四面体の溝の底でキャリヤ親和力が大となるように元素
の比が変わる材料を用いることに依って３次元的にキャ
リヤを閉じ込める量子ドットに於ける準位を量子井戸の
準位よりも下に生成させたキャリヤ蓄積層と、 キャリヤ蓄積層と同じ材料を用いたチャネル層と、 キャリヤ蓄積層とチャネル層との間に介挿され正四面体
の溝の底で量子ドットの準位間でキャリヤがトンネリン
グ可能であり且つ正四面体の溝を画成する三つの面で量
子井戸の準位間でトンネリング可能であり且つ量子井戸
及び量子ドットの準位間では何れの箇所でもキャリヤ蓄
積層とチャネル層との間でトンネリング不可能である厚
さに形成した第１のバリヤ層とを備え、 キャリヤ蓄積層及びチャネル層に於いては、ゲート電極
に電圧を印加しない状態でキャリヤ蓄積層中の量子井戸
の基底準位がフェルミ準位に比較して高く、キャリヤ蓄
積層中の量子ドットの準位がチャネル層中の量子ドット
の準位に比較して低く且つそのエネルギ差がゲート電極
に電圧を印加しない状態でエネルギ緩和の散乱に寄与す
るフォノンのエネルギに比較して小さくなるか或いは大
きくなる厚さ及び元素組成比が選択されてなることを特
徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31170197A JP4051476B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31170197A JP4051476B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145409A true JPH11145409A (ja) | 1999-05-28 |
| JP4051476B2 JP4051476B2 (ja) | 2008-02-27 |
Family
ID=18020437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31170197A Expired - Fee Related JP4051476B2 (ja) | 1997-11-13 | 1997-11-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4051476B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001119012A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002141548A (ja) * | 2000-11-02 | 2002-05-17 | Fujitsu Ltd | 量子半導体装置、波長多重化光信号受信装置、光メモリ装置 |
| JP2010003416A (ja) * | 2008-06-18 | 2010-01-07 | Japan Science & Technology Agency | 撮像管 |
-
1997
- 1997-11-13 JP JP31170197A patent/JP4051476B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001119012A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2002141548A (ja) * | 2000-11-02 | 2002-05-17 | Fujitsu Ltd | 量子半導体装置、波長多重化光信号受信装置、光メモリ装置 |
| JP2010003416A (ja) * | 2008-06-18 | 2010-01-07 | Japan Science & Technology Agency | 撮像管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4051476B2 (ja) | 2008-02-27 |
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