JPH06204422A

JPH06204422A - 半導体記憶装置およびその書き込み、読み出し方法

Info

Publication number: JPH06204422A
Application number: JP4347699A
Authority: JP
Inventors: Kenichi Imamura; 健一今村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】高電子移動度トランジスタ（ＨＥＭＴ）型構
造を有する半導体記憶装置に関し、ヘテロ接合を利用し
た半導体記憶装置を提供することを目的とする。【構成】ポテンシャルバリアを形成する薄いバリア層
と、前記バリア層の一方の側に隣接して配置され、電気
的に分離され、キャリアを蓄積することのできる蓄積導
電領域と、前記バリア層の他方の側に隣接して配置さ
れ、２次元キャリアガスの輸送を行なうことのできる半
導体で形成された走行領域と、前記走行領域の両端に電
気的に接続された一対の電流取り出し導電領域とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に高電子移動度トランジスタ（ＨＥＭＴ）型構造を有
する半導体記憶装置に関する。なお、ＨＥＭＴ型とは電
子を輸送する場合に限らず、正孔を輸送する場合も含む
ものとする。

【０００２】半導体素子に対する高速化、高集積化の要
求はますます強くなってきている。Ｓｉ半導体装置と較
べると、ＧａＡｓやＩｎＧａＡｓを用いた化合物半導体
装置は、より高速動作が可能な性質を有する。高速動作
可能な化合物半導体装置の代表例としてＨＥＭＴが知ら
れている。

【０００３】

【従来の技術】ＨＥＭＴ型半導体装置は、キャリア走行
層に隣接してポテンシャルバリアを形成するバンドキャ
リアの広いキャリア供給層を配置し、界面近傍に形成さ
れるポテンシャル井戸にキャリア供給層からキャリアを
供給し、２次元電子ガスの形で走行させる。制御電圧の
印加により、２次元電子ガスの走行を制御できる。

【０００４】キャリア走行層を不純物濃度の低い半導体
層で形成することができるため、また、２次元電子ガス
の特性を利用することができるため、高いキャリア移動
度を利用することができる。このため、高速動作が可能
である。なお、走行層にドーピングする構成とすること
もできる。

【０００５】半導体記憶装置は、主にＳｉを用いて形成
されている。ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）は、１つのキャパシタと、このキャパシタに接
続された１つのトランジスタ（多くの場合はＦＥＴ）で
構成されている。キャパシタに電荷を蓄積することによ
って記憶し、このキャパシタの電荷を取り出すことによ
って記憶を読み出す。

【０００６】不揮発性メモリの代表的構造は、ＭＯＳＦ
ＥＴ構造のチャンネルとゲートとの間にフローティング
ゲート電極を備えたものである。チャネル領域でアバラ
ンシェ降伏を生じさせることにより、ゲート絶縁膜を通
してフローティングゲート電極にキャリアを注入し、注
入したキャリアを維持して記憶状態を保持する。

【０００７】

【発明が解決しようとする課題】近年、化合物半導体装
置は著しい進歩をしているが、従来、半導体記憶装置は
主にＳｉを用いて形成されてきた。半導体ヘテロ接合や
化合物半導体を用いて形成された半導体記憶素子の提案
は極めて少ない。

【０００８】本発明の目的は、ヘテロ接合を利用した半
導体記憶装置を提供することである。本発明の他の目的
は、化合物半導体のヘテロ接合を用いた、高速動作の可
能な半導体記憶装置を提供することである。

【０００９】本発明の他の目的は、ヘテロ接合を利用し
た半導体記憶装置の書き込み方法を提供することであ
る。本発明の他の目的は、ヘテロ接合を利用した半導体
記憶装置の読み出し方法を提供することである。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、ポテンシャルバリアを形成する薄いバリア層と、前
記バリア層の一方の側に隣接して配置され、電気的に分
離され、キャリアを蓄積することのできる蓄積導電領域
と、前記バリア層の他方の側に隣接して配置され、２次
元キャリアガスの輸送を行なうことのできる半導体で形
成された走行領域と、前記走行領域の両端に電気的に接
続された一対の電流取り出し導電領域とを有する。

【００１１】また、本発明の半導体記憶装置の書き込み
方法は、ポテンシャルバリアを形成する薄いバリア層
と、前記バリア層の一方の側に隣接して配置され、電気
的に分離され、キャリアを蓄積することのできる蓄積導
電領域と、前記バリア層の他方の側に隣接して配置さ
れ、２次元キャリアガスの輸送を行なうことのできる半
導体で形成された走行領域と、前記走行領域の両端に電
気的に接続された一対の電流取り出し導電領域とを有す
る半導体記憶装置の書き込み方法であって、前記一対の
電流取り出し導電領域間に所定の高電圧を印加して前記
走行領域を輸送される２次元キャリアガスをホット状態
とし、前記バリア層を越えて前記蓄積導電領域に注入す
る。

【００１２】また、本発明の半導体記憶装置の読み出し
方法は、ポテンシャルバリアを形成する薄いバリア層
と、前記バリア層の一方の側に隣接して配置され、電気
的に分離され、キャリアを蓄積することのできる蓄積導
電領域と、前記バリア層の他方の側に隣接して配置さ
れ、２次元キャリアガスの輸送を行なうことのできる半
導体で形成された走行領域と、前記走行領域の両端に電
気的に接続された一対の電流取り出し導電領域とを有す
る半導体記憶装置の読み出し方法であって、前記一対の
電流取り出し導電領域間に所定の低電圧を印加し、前記
蓄積導電領域の荷電状態に応じた電流を取り出す。

【００１３】

【作用】２次元キャリアガスの輸送を行なうことのでき
る走行領域を利用することにより、原理的に高速動作の
可能な半導体記憶装置が提供される。蓄積導電領域にキ
ャリアが蓄積されると、走行領域に対するゲート電圧と
同様の作用をする。走行領域の導電性を調べることによ
り、記憶状態を読み出すことができる。この読み出しに
おいては、記憶状態が破壊されることはない。

【００１４】高電界の下で２次元キャリアガスを輸送さ
せることにより、キャリアをホットな状態に遷移させる
ことができる。バリア層の形成するポテンシャルバリア
を越えるだけのエネルギを得たホットなキャリアは、容
易にポテンシャルバリアを越えることができる。ホット
なキャリアをポテンシャルバリアを越えて蓄積導電領域
に導入することにより、半導体記憶装置の書き込みを行
なうことができる。

【００１５】走行領域の導電性を調べることにより、半
導体記憶装置の記憶状態を読み出すことができる。この
読み出し動作においては、高電界は必要ではない。ま
た、読み出し状態においては、半導体記憶装置は基本的
にＨＥＭＴ型半導体装置として動作するため、高速動作
させることが可能である。

【００１６】

【実施例】図１は、本発明の実施例による半導体記憶装
置の基本構成を示す。所定の導電型のキャリアに対し
て、ポテンシャルバリアを形成するバリア層１の一方の
側には、この所定の導電型のキャリアを蓄積することの
できる、電気的に分離された蓄積導電領域２が配置さ
れ、他方の側には、この所定の導電型の２次元キャリア
ガスの輸送を行なうことのできる走行領域３が配置され
ている。

【００１７】走行領域３のバリア層１との界面近傍に
は、２次元キャリアガス１０が走行することのできるポ
テンシャルウェルが形成される。走行領域３を挟むよう
に、電流取り出し導電領域４、５が配置され、走行領域
３を走行する２次元キャリアガスを供給、取り出しする
ことができる。

【００１８】なお、蓄積導電領域１２の上にさらに絶縁
層６を介して制御電極７を形成してもよい。図１
（Ｂ）、（Ｃ）は、蓄積導電領域２、バリア層１、走行
領域３の断面におけるポテンシャル分布を示す。キャリ
アが電子の場合を例にとって説明する。

【００１９】図１（Ｂ）に示すように、蓄積導電領域２
にキャリアが蓄積されていない時は、伝導帯の底のポテ
ンシャルは蓄積導電領域２からバリア層１に入ると急激
に立ち上がり、ポテンシャルバリアを形成する。バリア
層１から走行領域３に移る際、伝導帯のポテンシャルは
再び下がり、走行領域３のバリア層１との界面近傍に深
いポテンシャルウェルを形成する。

【００２０】蓄積導電領域２にキャリアを蓄積していな
い状態では、フェルミレベルＥ_Fは、図示のようにポテ
ンシャルウェルの上に形成され、走行領域３の界面近傍
に２次元キャリアガス１０が形成される。

【００２１】図１（Ｃ）に示すように、蓄積導電領域２
にキャリア（電子）が蓄積されると、荷電状態に応じて
バリア層１、走行領域３に電界が印加され、図に示すよ
うに、走行領域３の界面近傍のポテンシャルウェルは消
滅する。

【００２２】すなわち、蓄積キャリア１１の有無に応じ
て、走行領域の２次元キャリアガスが消滅、発生する。
この２次元キャリアガスの存在を調べることにより、蓄
積導電領域２における蓄積キャリアの有無を調べること
ができる。

【００２３】なお、図１（Ｂ）の状態においては、走行
領域３を２次元キャリアガス１０が走行することができ
る。この状態において、図１（Ａ）に示す電流取り出し
導電領域４、５間に高電圧を印加すると、走行領域３に
高電界が形成され、２次元キャリアガス１０は加速され
てホットな状態に遷移することができる。

【００２４】ホットな状態に遷移した２次元キャリアガ
スは、バリア層１のポテンシャルバリアを越えて蓄積導
電領域２に移ることができる。すなわち、電流取り出し
導電領域４、５間の電圧を制御することにより、蓄積導
電領域２に情報を書き込むことができる。たとえば、蓄
積導電領域２にキャリアが蓄積された状態を“１”と
し、蓄積導電領域２にキャリアが蓄積されていない状態
を“０”とすることができる。

【００２５】なお、一旦キャリアが書き込まれた後は、
書き込み時と較べ、著しく低い電圧を電流取り出し領域
４、５間に印加することにより、２次元キャリアガス１
０の存在の有無を調べることができる。

【００２６】電流取り出し導電領域４、５間に印加する
電圧が低ければ、走行領域３を走行するキャリアをホッ
トな状態とし、蓄積導電領域２に注入するのを防止する
ことができる。すなわち、蓄積導電領域の記憶状態を破
壊せずに、記憶状態を読み出すことができる。

【００２７】蓄積導電領域２の記憶の保持は、蓄積導電
領域２からのキャリアのリークを低くすることによって
長くすることができる。たとえば、バリア層１を通るト
ンネル電流が問題となる場合は、バリア層１のバリア高
さ、バリア幅を選択し、バリア層１の結晶性を高め、ト
ンネリングによるリーク電流を低減することが有効であ
る。

【００２８】なお、一旦書き込んだ蓄積電荷の消去は、
たとえば蓄積導電領域２に紫外線を照射することによっ
て行なうことができる。また、蓄積導電領域２の上に、
絶縁層６、制御電極７を形成し、制御電極７に高電圧を
印加することにより、蓄積導電領域２に蓄積されたキャ
リアを走行領域３に追い出すようにすることもできる。

【００２９】また、制御電極７を設けた時には、書き込
み時にはキャリアを吸引する極性の電圧を制御電極７に
印加することもできる。また、図１（Ａ）に示す構造を
左右非対称とすることにより、情報書き込み、消去に利
用することもできる。

【００３０】図２は、本発明の実施例による半導体記憶
装置の構成を示す。半絶縁性ＧａＡｓ基板１３ａの上
に、ｉ型ＧａＡｓ層３ａが厚さ約２０００Å形成され、
その上にｉ型ＡｌＡｓで形成されるバリア層１ａが厚さ
約２００Å形成されている。

【００３１】バリア層１ａの上には、ｎ型ＧａＡｓで形
成された蓄積導電領域２ａが厚さ約２０００Å形成され
る。水平面内で蓄積導電領域２ａを挟むように、走行領
域３ａの表面に約５×１０¹⁸ｃｍ^-3の不純物濃度を有す
るｎ⁺型ＧａＡｓで形成される電流取り出し導電領域４
ａ、５ａが深さ１０００Å形成されている。

【００３２】この電流取り出し導電領域４ａ、５ａの上
には、厚さ約２００ÅのＡｕＧｅ膜と、厚さ約２０００
ÅのＡｕ膜の積層で形成された電流取り出し電極１４
ａ、１５ａが形成されている。蓄積導電領域２ａに電子
が蓄積されていない状態では、走行領域３ａの表面に２
次元電子ガス１０ａが形成される。

【００３３】ｉ型ＡｌＡｓのバリア層の厚さは記憶保持
時間に関係する。厚さ１００Åとすると、モデル計算に
よれば記憶保持時間は０．１ｍｓｅｃであるが、厚さを
２倍の２００Åにすると、記憶保持時間は１０００ｓｅ
ｃと７桁向上する。ただし、あまり厚くしすぎると、２
次元電子ガスに対する制御性が悪くなる。

【００３４】電流取り出し導電領域４ａ、５ａ間に高電
圧を印加すれば、走行領域３ａを走行する電子をホット
な状態にし、バリア層１ａのポテンシャルバリアを越え
て蓄積導電領域２ａに電子を導入することができる。

【００３５】所定量以上の電子が蓄積導電領域２ａに導
入されると、この電子の電荷により、走行領域３ａに電
界が印加され、２次元電子ガス１０ａは消滅する。２次
元電子ガス１０ａが消滅した状態では、電流取り出し導
電領域４ａ、５ａ間は遮断状態となる。

【００３６】走行領域３ａの導面／遮断状態を調べるた
めには、電流取り出し領域４ａ、５ａ間に書き込み時と
較べ、極めて低い電圧を印加すればよい。たとえば、情
報書き込み時には電流取り出し導電領域４ａ、５ａ間に
約５Ｖを印加し、情報読み出しにおいては、０．５〜１
Ｖ程度の電圧を印加すればよい。配線の簡略化により高
集積化が容易になる。なお、一旦書き込んだ情報を消去
するためには、蓄積導電領域２ａに紫外線を照射すれば
よい。

【００３７】この半導体記憶装置は、２端子装置として
利用することができる。３端子装置を用いた半導体記憶
装置と比較すれば、配線を著しく簡略化することができ
る。図３は、図２に示す半導体記憶装置の製造方法を概
略的に示す。図３（Ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１３ａの表面上に、走行領域を形成するｉ型Ｇａ
Ａｓ層３ａ、バリア層を形成するｉ型ＡｌＡｓ層１ａ、
蓄積導電領域を形成するｎ型ＧａＡｓ層２ａを分子線エ
ピタキシ（ＭＢＥ）によって成長する。

【００３８】図３（Ｂ）に示すように、ｎ型ＧａＡｓ層
２ａの上に、たとえばＳｉＯ₂で形成したマスク１７を
パターニングし、このマスク１７を用いてｎ型ＧａＡｓ
層２ａ、ｉ型ＡｌＡｓ層１ａをＲＩＥにより異方性エッ
チングしてフローティングゲート電極を形成する。続い
て、マスク１７を介して上方よりＳｉイオンを、たとえ
ば加速エネルギ１００ＫｅＶで、ドーズ量１×１０¹²ｃ
ｍ^-2注入する。

【００３９】その後、約８００℃のアニーリングを約１
０秒間行なうことにより、注入したＳｉイオンを活性化
する。この工程でソース／ドレイン領域が形成される。
その後、マスク１７は除去する。

【００４０】図３（Ｃ）に示すように、イオン注入によ
って形成したソース／ドレイン領域４ａ、５ａの上に、
オーミック電極１４ａ、１５ａを形成する。たとえば、
ＡｕＧｅ膜とＡｕ膜の積層を蒸着し、４５０℃で約１分
間の合金化を行なう。

【００４１】このような工程によって、図２に示す半導
体記憶装置を形成することができる。図４は、本発明の
他の実施例による半導体記憶装置を概略的に示す。な
お、図２の構成と同等な部分には同等の参照番号を付
す。

【００４２】半絶縁性ＧａＡｓ基板１３ａの上に、ｉ型
ＧａＡｓの走行層３ａが形成され、その上にｉ型ＡｌＡ
ｓのバリア層１ａを介してｎ型ＧａＡｓの蓄積導電領域
２ａが形成されている点は、図２の実施例と同様であ
る。

【００４３】また、蓄積導電領域２ａを挟むように、走
行領域３ａの表面に電流取り出し導電領域４ａ、５ａが
形成され、その上にオーミック電極１４ａ、１５ａが形
成されている点も図２の実施例と同様である。

【００４４】本実施例においては、蓄積導電領域２ａの
表面および側面が絶縁領域２１によって覆われている。
絶縁領域２１は、蓄積導電領域２ａに蓄積された電子に
対して絶縁効果を発揮すればよく、たとえばｉ型ＡｌＡ
ｓ、ＳｉＯ₂等で形成することができる。

【００４５】一例として、蓄積導電領域２ａの表面を厚
さ約３０００Åのｉ型ＡｌＡｓで覆い、側面はより薄い
ＳｉＯ₂膜で覆ってもよい。このように、蓄積導電領域
の絶縁性を向上させることにより、記憶状態の保持時間
を長くすることが可能となる。

【００４６】図５は、本発明の他の実施例による半導体
記憶装置の構成を概略的に示す。前述の実施例と同等な
部分には、同等の参照番号を付して示す。本実施例にお
いては、走行領域３ａ、走行領域３ａを挟む電流取り出
し導電領域４ａ、５ａ、バリア層１ａ、バリア層１ａの
上の蓄積導電領域２ａの構成が全体として左右非対称に
形成されている。

【００４７】また、絶縁領域２１の上に、制御電極２２
が形成されている。絶縁領域２１は、たとえば厚さ約３
０００Åのｉ型ＡｌＡｓで形成する。また、制御電極２
２は、たとえば厚さ約１００ÅのＴｉ膜と厚さ約３００
０ÅのＡｕ膜の積層で形成する。

【００４８】本実施例においては、蓄積導電領域２ａの
一部が一方の電流取り出し導電領域５ａと重畳して配置
されており、両者間に比較的大きな容量結合を生じてい
る。このため、電流取り出し導電領域４ａ、５ａ間に電
圧を印加した時、蓄積導電領域２ａの電位は電流取り出
し導電領域５ａの電位に近い値に制御される。この非対
称性を利用して、情報書き込み、消去、読み出し動作に
利用することができる。

【００４９】また、蓄積導電領域２ａの上に絶縁領域２
１を介して制御電極２２が配置されているため、制御電
極２２に所定の電圧を印加することにより、蓄積導電領
域２ａに所望の電界を印加することができる。

【００５０】たとえば、蓄積導電領域２ａが電子を蓄積
している状態において、制御電極２２に高い負電圧を印
加し、蓄積された電子を蓄積導電領域２ａから走行領域
３ａまたは電流取り出し導電領域５ａに排斥することが
できる。もちろん、電気的消去によらず、紫外線消去を
行なってもよい。

【００５１】半導体記憶装置を形成する際には、記憶素
子の他、センスアンプ等の読み出し回路やアドレス回路
等の半導体回路を同時に形成することが好ましい。この
ためには、記憶素子の他、通常のトランジスタ動作を行
なう素子が容易に形成できることが望ましい。

【００５２】図６は、上述の実施例で説明したような半
導体記憶装置と同一基板上に形成することのできるＨＥ
ＭＴの構成を概略的に示す。半絶縁性ＧａＡｓ基板１３
ａの上に、走行領域を形成するｉ型ＧａＡｓ層３ａが形
成され、その表面上にポテンシャルバリアを形成するｉ
型ＡｌＡｓのバリア層１ａが形成される点は、前述の実
施例と同様である。

【００５３】バリア層１ａの上に、たとえば厚さ約１０
０ÅのＴｉ膜、厚さ約５００ÅのＰｔ膜、厚さ約２００
０ÅのＡｕ膜の積層で形成されたゲート電極２４が形成
されている。ゲート電極２４は、前述の実施例における
蓄積導電領域と異なり、電気的に外部と接続されてい
る。

【００５４】ゲート電極２４を挟むように、走行領域３
ａの表面部分に深さ約１０００Å、ｎ型不純物濃度５×
１０¹⁸ｃｍ^-3の電流取り出し導電領域４ａ、５ａが形成
され、その上に厚さ約２００ÅのＡｕＧｅ膜と厚さ約２
０００ÅのＡｕ膜の積層で形成されたオーミック電極１
４ａ、１５ａが形成されている。

【００５５】このような構成は、よく知られているよう
に、ＨＥＭＴとして動作させることができる。また、た
とえば、図２の実施例の構成と比較すると、電気的に分
離された蓄積導電領域２ａの代わりに、外部と接続され
たゲート電極２４が配置されている点を除き、その他の
構成はほぼ同等である。したがって、図６に示すＨＥＭ
Ｔは、図２に示す半導体記憶装置と製造プロセスの大部
分を共用することができる。

【００５６】図７は、本発明の実施例による半導体記憶
装置の他の製造方法を示す。図３（Ａ）、（Ｂ）に示す
プロセスと同様のプロセスによって、図７（Ａ）に示す
構成を作成する。すなわち、半絶縁性ＧａＡｓ基板１３
ａの上に、厚さ約３０００Åのｉ型ＧａＡｓ層３ａを成
長し、その上に厚さ約１００Åのｉ型ＡｌＡｓ層１ａを
成長する。

【００５７】さらに、厚さ約２０００Åのｎ型ＧａＡｓ
層２ａを成長する。なお、ｉ型ＧａＡｓ層３ａ、ｉ型Ａ
ｌＡｓ層１ａ、ｎ型ＧａＡｓ層２ａは、たとえばＭＢＥ
によってエピタキシャル成長すればよい。ｎ型ＧａＡｓ
層２ａの上に、厚さ約２０００ÅのＳｉ₃Ｎ₄膜１８を
形成し、ホトリソグラフィによって所望の形状にパター
ニングする。

【００５８】その後、Ｓｉ₃Ｎ₄膜１８をエッチングマ
スクとし、その下のｎ型ＧａＡｓ層２ａをＣＣｌ₂Ｆ₂
をエッチャントとした反応性イオンエッチング（ＲＩ
Ｅ）を用いてエッチングする。このようにして、図７
（Ａ）に示す構成を得る。

【００５９】その後、図７（Ｂ）に示すように、表面上
にＳｉＯ₂膜１９を堆積し、ＣＨＦ ₃をエッチャントと
したＲＩＥによって異方性エッチングを行ない、側壁上
のみにＳｉＯ₂膜１９を残す。

【００６０】図７（Ｃ）に示すように、表面からＡｕＧ
ｅ膜とＡｕ膜の積層を蒸着し、斜め方向からＡｒミリン
グを行なった後、アロイイングを行なうことにより、オ
ーミック電極１４ａ、１５ａおよび制御電極２２を形成
する。このような工程により、フローティングゲート電
極の上に制御電極を備えた半導体記憶装置を形成するこ
とができる。

【００６１】以上、ＧａＡｓを走行領域とする半導体記
憶装置を説明したが、他の材料を用いて同様の半導体記
憶装置を形成することもできる。図８は、本発明の他の
実施例によるＩｎＧａＡｓを走行領域とした半導体記憶
装置の構成を示す。半絶縁性ＩｎＰ基板１３ｂの上に、
ｉ型Ｉｎ_0.53Ｇａ_0.47Ａｓ走行層３ｂをエピタキシャル
に形成し、その表面上にｉ型Ｉｎ_0.52Ａｌ_0.48Ａｓで形
成した厚さ約１００Åのバリア層１ｂ、ｎ型Ｉｎ_0.53Ｇ
ａ_0.47Ａｓで形成した厚さ約２０００Åの蓄積導電領域
２ｂをエピタキシャルに成長する。

【００６２】蓄積導電領域２ｂ、バリア層１ｂをパター
ニングした後、蓄積導電領域２ｂを挟むように走行領域
３ｂの表面にＳｉ等をドープしたｎ⁺型領域４ｂ、５ｂ
を形成する。これらのｎ⁺型領域４ｂ、５ｂの上に、た
とえば厚さ約３００ÅのＰｄ膜と厚さ約４００ÅのＧｅ
膜の積層で形成されたオーミック電極１４ｂ、１５ｂを
形成する。

【００６３】このような構成は、図２の構成と同等であ
るが、構成材料の差により特性に差が生じる。ＧａＡｓ
においては、伝導帯のΓ点とＬ点との分離エネルギが約
０．３ｅＶであるが、ＩｎＧａＡｓは、Γ点とＬ点の分
離エネルギが約０．５５ｅＶと大きくなる。また、電子
の有効質量もＧａＡｓの０．０６７ｍ_Oに対し、ＩｎＧ
ａＡｓでは０．０４２とさらに小さくなる。

【００６４】このため、電流取り出し導電領域間に高電
圧を印加した時、ホットエレクトロンがＬ谷に遷移する
ことなく、ホットな状態になりやすく、蓄積導電領域２
ｂにホットな電子を蓄積しやすい。

【００６５】また、バリア層に用いたＩｎ_0.52Ａｌ_0.48
Ａｓは、バリア高さが約０．５３ｅＶと高い。なお、Ｇ
ａＡｓを走行領域とするＨＥＭＴにおいて、バリア層と
してよく用いられるＡｌ_0.3Ｇａ_0.7Ａｓのバリア高さ
は約０．２２ｅＶである。ポテンシャルバリアのバリア
高さが高いことは、蓄積した電子を保持しやすいことを
意味する。

【００６６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
電子を蓄積する場合を説明したが、導電型を逆にするこ
とも可能である。また、上述の実施例で用いた材料以外
の材料を用いることもできる。

【００６７】また、電気的書き込み可能な不揮発性メモ
リの場合を説明したが、同等の構成をダイナミックメモ
リ的に用いることも可能である。この場合は、バリア層
を厚くして記憶保持時間を長くする必要性が低減する。

【００６８】その他、種々の変更、改良、組み合わせ等
が可能なことは当業者に自明であろう。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
ヘテロ接合を用いた新規な構造の半導体記憶装置が提供
される。

【００７０】高移動度のキャリアを利用することによ
り、高速動作の可能な半導体記憶素子が提供される。

【図面の簡単な説明】

【図１】本発明の実施例の基本構成を示す。図１（Ａ）
は構成を示す断面図、図１（Ｂ）、（Ｃ）は、ポテンシ
ャル分布を示す概念図である。

【図２】本発明の実施例による半導体記憶装置の断面図
である。

【図３】図２に示す半導体記憶装置の製造方法を説明す
るための断面図である。

【図４】本発明の他の実施例による半導体記憶装置の断
面図である。

【図５】本発明の他の実施例による半導体記憶装置の断
面図である。

【図６】半導体記憶装置と同一基板上に形成することの
できるＨＥＭＴの断面図である。

【図７】本発明の他の実施例による半導体記憶装置の製
造方法を示す断面図である。

【図８】本発明の他の実施例による半導体記憶装置の断
面図である。

【符号の説明】

１バリア層２蓄積導電領域３走行領域４、５電流取り出し導電領域６絶縁層７制御電極８ゲート電極１０２次元キャリアガス１１蓄積キャリア

Claims

【特許請求の範囲】

【請求項１】ポテンシャルバリアを形成する薄いバリ
ア層（１）と、前記バリア層（１）の一方の側に隣接して配置され、電
気的に分離され、キャリアを蓄積することのできる蓄積
導電領域（２）と、前記バリア層（１）の他方の側に隣接して配置され、２
次元キャリアガスの輸送を行なうことのできる半導体で
形成された走行領域（３）と、前記走行領域（３）の両端に電気的に接続された一対の
電流取り出し導電領域（４、５）とを有する半導体記憶
装置。
【請求項２】さらに、前記蓄積導電領域（２）を覆う
絶縁層（６）と、前記絶縁層（６）上に配置され、制御電圧を印加するこ
とのできる制御電極（７）とを有する請求項１記載の半
導体記憶装置。
【請求項３】同一半導体基板上に、前記走行領域、前
記電流取り出し導電領域、前記バリア層を複数組有し、
一部のバリア層上には前記蓄積導電領域を有し、他のバ
リア層上には外部と電気的に接続されたゲート電極
（８）を有する請求項１ないし２記載の半導体記憶装
置。
【請求項４】ポテンシャルバリアを形成する薄いバリ
ア層（１）と、前記バリア層（１）の一方の側に隣接し
て配置され、電気的に分離され、キャリアを蓄積するこ
とのできる蓄積導電領域（２）と、前記バリア層（１）
の他方の側に隣接して配置され、２次元キャリアガスの
輸送を行なうことのできる半導体で形成された走行領域
（３）と、前記走行領域（３）の両端に電気的に接続さ
れた一対の電流取り出し導電領域（４、５）とを有する
半導体記憶装置の書き込み方法であって、前記一対の電流取り出し導電領域（４、５）間に所定の
高電圧を印加して前記走行領域（３）を輸送される２次
元キャリアガスをホット状態とし、前記バリア層（１）
のポテンシャルバリアを越えて前記蓄積導電領域（２）
に導入する半導体記憶装置の書き込み方法。
【請求項５】ポテンシャルバリアを形成する薄いバリ
ア層（１）と、前記バリア層（１）の一方の側に隣接し
て配置され、電気的に分離され、キャリアを蓄積するこ
とのできる蓄積導電領域（２）と、前記バリア層（１）
の他方の側に隣接して配置され、２次元キャリアガスの
輸送を行なうことのできる半導体で形成された走行領域
（３）と、前記走行領域（３）の両端に電気的に接続さ
れた一対の電流取り出し導電領域（４、５）とを有する
半導体記憶装置の読み出し方法であって、前記一対の電流取り出し導電領域（４、５）間に所定の
低電圧を印加し、前記蓄積導電領域（２）の荷電状態に
応じた電流を取り出すことによって記憶状態を読み出す
半導体記憶装置の読み出し方法。