JPH10303408A - 半導体装置 - Google Patents

半導体装置

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JPH10303408A
JPH10303408A JP11234197A JP11234197A JPH10303408A JP H10303408 A JPH10303408 A JP H10303408A JP 11234197 A JP11234197 A JP 11234197A JP 11234197 A JP11234197 A JP 11234197A JP H10303408 A JPH10303408 A JP H10303408A
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JP
Japan
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layer
quantum
tsr
quantum box
barrier layer
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JP11234197A
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Satoshi Endo
聡 遠藤
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 半導体装置に関し、TSR量子ドットに注入
された電子が必ず量子箱を通過する構造をもった単一電
子トランジスタを含む半導体装置を実現しようとする。 【解決手段】 TSR凹所形成層12に形成された正四
面体凹所であるTSR凹所12A内に形成されたバリヤ
層13と井戸層14と井戸層14に連なってTSR凹所
12Aの底に生成された量子箱14Aとバリヤ層15と
からなる量子井戸構造と、バリヤ層15の表面に形成さ
れ電子供給層として働く電子濃度制御用不純物注入部分
21と、電子濃度制御用不純物注入部分21上のキャッ
プ層17の表面に形成された電子濃度制御電極43と、
量子箱14A上のキャップ層17の表面に形成されたソ
ース電極41及びソース電極41から注入されるキャリ
ヤが量子箱14Aを介して流入するドレイン電極42と
を備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電子の波動性に依
る量子効果を利用した単一電子トランジスタからなる半
導体装置の改良に関する。
【0002】現在、シリコンMOSFET(metal
oxide semiconductor fiel
d effect transistor)や化合物半
導体FETなどに於いて、微細化に依る高集積化が進ん
でいるが、その微細化には限界があり、また、微細化に
起因して例えばトンネリングに依るキャリヤの漏れなど
不都合な量子効果が現れることが問題になっている。
【0003】そのような問題を解消する為、電子の波動
性を利用する量子効果デバイスの一種である単一電子ト
ランジスタが注目されている。
【0004】単一電子トランジスタは、シリコン半導体
や化合物半導体を用いて実現することができ、また、室
温動作が可能であるなど、将来的展望が開けている為、
盛んに研究・開発が行なわれている。
【0005】単一電子トランジスタを実用化する為に
は、高集積化が必要であり、大きさが同じで均一性良好
な量子ドットを基板上に多数形成することが必要である
が、この要求については未だ解決しなければならない問
題があり、本発明は、これに応える一手段を提供するこ
とができる。
【0006】
【従来の技術】従来、大きさが同じで均一性良好な量子
ドットを多数形成する手段として、異方性化学エッチン
グに依って基板に形成した正四面体凹所(tetrah
edral−shaped recesses:TS
R)中に量子ドットを形成することが行なわれ、大きさ
が同じで均一性が良いものが得られている(要すれば
「Y.Sugiyama,Y.Sakuma,S.Mu
to and N.Yokoyama,“Novel
InGaAs/GaAs Quantum DotSt
ructures Formed in Tetrah
edral−Shaped Recesses on
(111)B GaAs Substrate Usi
ng Metalorganic Vapor Pha
se Epitaxy”,Jpn.J.Appl.Ph
ys.Vol.34 pp.4384−4386(19
95)」を参照)。
【0007】図8はTSR量子ドットを説明する為の要
部説明図であって、(A)が要部平面、(B)が要部切
断側面であり、(B)は(A)に見られる線X−Xに沿
って切断してある。
【0008】図に於いて、1はGaAs正四面体凹所形
成層、1Aは正四面体凹所、2はマスク膜、3は凹所1
A内に形成されたAlAsバリヤ層、4はAlAsバリ
ヤ層4上に積層されたGaAs井戸層、4AはGaAs
量子箱、5はAlAsバリヤ層をそれぞれ示している。
【0009】
【発明が解決しようとする課題】TSR量子ドットは、
大きさが同じで均一性も良好であるが、結晶の成長過程
に於いて、量子箱4Aのみでなく、それに連なって凹所
1Aの斜面上に井戸層4が形成される。
【0010】このようなTSR量子ドットをそのまま用
いて単一電子トランジスタを作製した場合、電子は図8
に実線で示した方向には流れず、破線で示した方向に流
れる場合がある。
【0011】通常、単一電子トランジスタは、基本的に
ソース、ドレイン、アイランド(量子箱)で構成され、
ソースから出た電子はアイランドに入るのであるが、電
子が入るとアイランドのポテンシャルは上昇するから次
の電子は入れない。
【0012】アイランド中の電子がドレインに出れば、
ソースから次の電子が入れることになり、このようなア
イランドへの電子の出入りは、ゲートに依って制御する
ものである。
【0013】ところが、アイランド、即ち、図8に見ら
れる量子箱4Aに電子が入ったことで、最早、ソースか
ら電子を注入できない状態になっても、電子は井戸層4
及びバリヤ層3をトンネリングして通過できるので、単
一電子トランジスタとして作用しないものになってしま
う。
【0014】本発明は、TSR量子ドットに注入された
電子が必ず量子箱を通過する構造をもった単一電子トラ
ンジスタを含む半導体装置を実現しようとする。
【0015】
【課題を解決するための手段】図1は本発明の原理を説
明する為の単一電子トランジスタを含む半導体装置を表
す要部切断側面図である。
【0016】図に於いて、10は基板、11はドレイン
層、12はTSR凹所形成層、12AはTSR凹所、1
3はバリヤ層、14は井戸層、14Aは量子箱、15は
バリヤ層、16はバリヤ層、17はキャップ層、21は
不純物注入部分(電子濃度制御用)、22は不純物注入
部分(ソース用)、31はTSR凹所形成用マスク、3
2は保護絶縁膜、41はソース電極、42はドレイン電
極、43は電子濃度制御電極をそれぞれ示している。
【0017】図示の半導体装置では、バリヤ層13、井
戸層14、バリヤ層15で量子井戸を構成し、表面側の
バリヤ層15の表面にはn型不純物をイオン注入して電
子供給層として作用する不純物注入部分21を形成し、
井戸層14に二次元電子ガス層を生成させる。
【0018】井戸層14は極めて薄いので、そこでのエ
ネルギ準位は、量子箱14Aに於けるエネルギ準位に比
較して高く、従って、井戸層14に生成される二次元電
子ガスは量子箱14Aに流れ込むことになる。
【0019】すると、量子箱14Aのポテンシャルは上
昇し、ソース電極41及びドレイン電極42間に電圧を
印加しても電子は流れ難い状態となり、そこで、電子供
給層である不純物注入部分21の上方に形成された電子
濃度制御電極43に正電圧を印加した場合、量子箱14
Aに蓄積されていた電子は井戸層14の方に流れる。
【0020】この状態になると、量子箱14Aのポテン
シャルは低下し、ソース側から電子が量子箱14Aに入
ることができ、そして、電子が量子箱14Aに入ること
で、そこでのポテンシャルは再び上昇する。
【0021】然しながら、電子濃度制御電極43に於け
る印加電圧が一定であるから、井戸層14に流れ込むこ
とができる電子には限度があり、量子箱14Aに入って
いた電子はドレイン側に流れる。
【0022】即ち、井戸層14に入ることができる電子
の量は、電子濃度制御電極43に印加する電圧で制御す
ることが可能であり、従って、井戸層14を量子箱14
Aに電子を出入りさせる為のゲートとして作用させる単
一電子トランジスタが実現される。
【0023】また、井戸層14は、電子が流れ込むこと
で負に帯電する為、電子がソース側からドレイン側に流
れる際、電子にとってバリヤの働きをすることになり、
電子が量子箱14Aを通らずに井戸層14を通過し、単
一電子トランジスタの作用をしないなどのおそれもな
い。
【0024】前記したところから、本発明に依る半導体
装置に於いては、 (1)半導体層(例えばTSR凹所形成層12)に形成
された正四面体凹所(例えばTSR凹所12A)内に積
層形成された少なくともバリヤ層(例えばバリヤ層1
3)及び井戸層(例えば井戸層14)及び該井戸層に連
なって該凹所の底に生成された量子箱(例えば量子箱1
4A)及びバリヤ層(例えばバリヤ層15)からなる量
子井戸構造と、該井戸層の表面側に接するバリヤ層の表
面に形成されキャリヤ供給層として作用するキャリヤ濃
度制御用不純物注入部分(例えば電子濃度制御用不純物
注入部分21)と、該キャリヤ濃度制御用不純物注入部
分上の半導体層(例えばキャップ層17)表面に形成さ
れたキャリヤ濃度制御電極(例えば電子濃度制御電極4
3)と、該量子箱上の半導体層(例えばキャップ層1
7)表面に形成されたソース電極(例えばソース電極4
1)及び該ソース電極から注入されるキャリヤが該量子
箱を介して流入するドレイン電極(例えばドレイン電極
42)とを備えてなることを特徴とするか、又は、
【0025】(2)前記(1)に於いて、量子箱上の半
導体層表面に形成されたドレイン電極及び該ドレイン電
極に該量子箱を介してキャリヤを流入させるソース電極
を備えてなることを特徴とする。
【0026】前記手段を採ることに依り、TSR量子ド
ットに於ける量子井戸のバリヤ層にはキャリヤ供給層が
設けられ、そのキャリヤ供給層からのキャリヤに依って
井戸層内には二次元キャリヤ・ガスが生成されるので、
それをゲートとして利用することで量子箱へのキャリヤ
の出入りを制御することが可能であり、また、井戸層は
負又は正に帯電しているから、キャリヤがソース側(或
いはドレイン側)からドレイン側(或いはソース側)に
流れる際、キャリヤに対するバリヤとして作用するの
で、TSR量子ドットに注入されたキャリヤは必ず量子
箱を通過することになり、従って、確実に動作する単一
キャリヤ・トランジスタで構成された半導体装置が実現
される。
【0027】
【発明の実施の形態】図2乃至図7は図1について説明
した半導体装置を製造する工程を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図であり、以
下、これ等の図を参照しつつ説明する。尚、図1に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
【0028】図2(A)参照 2−(1)面指数が(111)BであるGaAs基板1
0を用意する。
【0029】図2(B)参照 2−(2)有機金属気相成長(metalorgani
c vapor phaseepitaxy:MOVP
E)法を適用することに依り、基板10上にドレイン層
11及びTSR凹所形成層12を成長させる。
【0030】ここで、成長させた各半導体層に関する主
要なデータを例示すると次の通りである。 ドレイン層11について 材料:n型GaAs 不純物:Si 不純物濃度:1×1018〔cm-3〕 厚さ:200〔nm〕 原料ガス:トリメチルガリウム(TMGa:Ga(CH3 3 ) アルシン(AsH3 ) 成長時の基板温度:600〔℃〕
【0031】
【0032】図3(A)参照 3−(1)プラズマ化学気相堆積(plasma ch
emical vapourdeposition)法
を適用することに依り、TSR凹所形成層12上に厚さ
が例えば100〔nm〕のSiO2 膜を形成する。
【0033】図3(B)参照 3−(2)リソグラフィ技術に於けるレジスト・プロセ
ス、並びに、エッチャントをNH4 Fとするウエット・
エッチング法を適用することに依って、SiO2 膜に於
けるTSR凹所形成予定部分に直径が例えば1〔μm〕
φである円形の開口31Aをもつマスク31を構成す
る。
【0034】図4(A)参照 4−(1)1〔%〕Br2 エタノール溶液をエッチャン
トとするウエット・エッチング法を適用することに依
り、マスク31の開口31A内に表出されているTSR
凹所形成層12のエッチングを行なって、内部に三つの
等価な(111)A面を斜面として表出させたTSR凹
所12Aを形成する。
【0035】図4(B)参照 4−(2)SiO2 からなるマスク31を残したまま、
MOVPE法を適用することに依り、TSR凹所12A
内にバリヤ層13、井戸層14、バリヤ層15を成長さ
せる。尚、井戸層14を形成することで量子箱14Aも
形成される。
【0036】ここで、成長させた各半導体層に関する主
要なデータを例示すると次の通りである。
【0037】 バリヤ層13について 材料:ノンドープAlAs 厚さ:8〔nm〕((111)A面にて) 原料ガス:トリメチルアルミニウム(TMAl:Al(CH3 3 ) AsH3 成長時の基板温度:600〔℃〕
【0038】
【0039】
【0040】図5(A)参照 5−(1)FIB(focused ion bea
m)法を適用することに依り、井戸層14上のバリヤ層
15に於ける表面のみにSiイオンの注入を行って電子
濃度制御用不純物注入部分21を形成する。
【0041】図5(B)参照 5−(2)MOVPE法を適用することに依り、TSR
凹所12A内のバリヤ層15上にバリヤ層16及びキャ
ップ層17を成長させる。
【0042】ここで、成長させた各半導体層に関する主
要なデータを例示すると次の通りである。
【0043】
【0044】
【0045】図6(A)参照 6−(1)FIB法を適用することに依り、量子箱14
A上のキャップ層17に於ける表面からバリヤ層15内
に達するSiイオンの注入を行ってソース用不純物注入
部分22を形成する。
【0046】図6(B)参照 6−(2)リソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをCHF3 とするドライ・
エッチング法を適用することに依り、ドレイン電極形成
予定部分上のSiO2 からなるTSR凹所形成用マスク
31をエッチングしてTSR凹所形成層12の一部を表
出させる。
【0047】6−(3)引き続いて、エッチング・ガス
をCCl2 2 とするドライ・エッチング法を適用する
ことに依って、前記表出されたTSR凹所形成層12か
らドレイン層11に達するエッチングを行なって、ドレ
イン電極形成予定部分を表出させる。
【0048】6−(4)プラズマCVD法を適用するこ
とに依り、厚さが例えば100〔nm〕であるSiO2
からなる保護絶縁膜32を形成する。
【0049】図7参照 7−(1)電子ビーム・リソグラフィ技術に於けるレジ
スト・プロセス、及び、エッチング・ガスをCHF3
するドライ・エッチング法を適用することに依り、保護
絶縁膜32のエッチングを行なって、ソース電極コンタ
クト窓、ドレイン電極コンタクト窓、電子濃度制御用電
極コンタクト窓を形成する。
【0050】7−(2)リソグラフィ技術に於けるレジ
スト・プロセス、真空蒸着法、リフト・オフ法を適用す
ることに依り、電子濃度制御用電極コンタクト窓を介し
て不純物注入部分21とコンタクトする厚さが例えば1
00〔nm〕のAlからなる電子濃度制御電極43を形
成する。
【0051】7−(3)リソグラフィ技術に於けるレジ
スト・プロセス、真空蒸着法、リフト・オフ法を適用す
ることに依り、ソース電極コンタクト窓、ドレイン電極
コンタクト窓を介して不純物注入部分22、ドレイン層
11とコンタクトする厚さが例えば30〔nm〕/20
0〔nm〕のAuGe/Auからなるソース電極41、
ドレイン電極42を形成する。
【0052】本発明に於いては、前記実施の形態に限ら
れず、他に多くの改変を実現することが可能であり、例
えば、半導体装置は、導電型を反転させることで、単一
正孔トランジスタも簡単に実現させることができ、その
場合、前記実施の形態に於いて、n型ドーパントとして
用いたSiは、p型ドーパントである例えばBeなどに
代替すれば良い。
【0053】
【発明の効果】本発明に依る半導体装置に於いては、半
導体層に形成された正四面体凹所内に形成されたバリヤ
層及び井戸層及び該井戸層に連なって該凹所の底に生成
された量子箱及びバリヤ層からなる量子井戸構造、井戸
層の表面側に接するバリヤ層に形成されたキャリヤ供給
層であるキャリヤ濃度制御用不純物注入部分、キャリヤ
濃度制御用不純物注入部分上の半導体層に形成されたキ
ャリヤ濃度制御電極、量子箱上の半導体層に形成された
ソース電極及び該ソース電極から注入されるキャリヤが
該量子箱を介して流入するドレイン電極を備える。
【0054】前記構成を採ることに依り、TSR量子ド
ットに於ける量子井戸のバリヤ層にはキャリヤ供給層が
設けられ、そのキャリヤ供給層からのキャリヤに依って
井戸層内には二次元キャリヤ・ガスが生成されるので、
それをゲートとして利用することで量子箱へのキャリヤ
の出入りを制御することが可能であり、また、井戸層は
負又は正に帯電しているから、キャリヤがソース側(或
いはドレイン側)からドレイン側(或いはソース側)に
流れる際、キャリヤに対するバリヤとして作用するの
で、TSR量子ドットに注入されたキャリヤは必ず量子
箱を通過することになり、従って、確実に動作する単一
キャリヤ・トランジスタで構成された半導体装置が実現
される。
【図面の簡単な説明】
【図1】本発明の原理を説明する為の単一電子トランジ
スタを含む半導体装置を表す要部切断側面図である。
【図2】図1について説明した半導体装置を製造する工
程を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
【図3】図1について説明した半導体装置を製造する工
程を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
【図4】図1について説明した半導体装置を製造する工
程を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
【図5】図1について説明した半導体装置を製造する工
程を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
【図6】図1について説明した半導体装置を製造する工
程を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
【図7】図1について説明した半導体装置を製造する工
程を説明する為の工程要所に於ける半導体装置を表す要
部切断側面図である。
【図8】TSR量子ドットを説明する為の要部説明図で
ある。
【符号の説明】
1 正四面体凹所形成層 1A 正四面体凹所 2 マスク膜 3 バリヤ層 4 井戸層 4A 量子箱 5 バリヤ層 10 基板 11 ドレイン層 12 TSR凹所形成層 12A TSR凹所 13 バリヤ層 14 井戸層 14A 量子箱 15 バリヤ層 16 バリヤ層 17 キャップ層 21 不純物注入部分(電子濃度制御用) 22 不純物注入部分(ソース用) 31 TSR凹所形成用マスク 32 保護絶縁膜 41 ソース電極 42 ドレイン電極 43 電子濃度制御電極

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】半導体層に形成された正四面体凹所内に積
    層形成された少なくともバリヤ層及び井戸層及び該井戸
    層に連なって該凹所の底に生成された量子箱及びバリヤ
    層からなる量子井戸構造と、 該井戸層の表面側に接するバリヤ層の表面に形成されキ
    ャリヤ供給層として作用するキャリヤ濃度制御用不純物
    注入部分と、 該キャリヤ濃度制御用不純物注入部分上の半導体層表面
    に形成されたキャリヤ濃度制御電極と、 該量子箱上の半導体層表面に形成されたソース電極及び
    該ソース電極から注入されるキャリヤが該量子箱を介し
    て流入するドレイン電極とを備えてなることを特徴とす
    る半導体装置。
  2. 【請求項2】量子箱上の半導体層表面に形成されたドレ
    イン電極及び該ドレイン電極に該量子箱を介してキャリ
    ヤを流入させるソース電極を備えてなることを特徴とす
    る請求項1記載の半導体装置。
JP11234197A 1997-04-30 1997-04-30 半導体装置 Withdrawn JPH10303408A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001119012A (ja) * 1999-10-15 2001-04-27 Fujitsu Ltd 半導体装置及びその製造方法
US7285794B2 (en) 2003-02-27 2007-10-23 Fujitsu Limited Quantum semiconductor device and method for fabricating the same

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