JPH10256403A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、室温動作が可能な単一電子素子とそ
の製造方法を提供する。 【解決手段】半導体基板１１上に形成された少なくとも
１対の電極１３、１４と、前記１対の電極間に形成され
た溝１５と、前記溝の両側面に内接され、前記溝の両側
面との間に２つのトンネル接合を形成し、電子１個を保
持できる導電性微粒子１６とを具備することを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に単一電子素子およびその応用回路素子とその製造方
法に関する。

【０００２】

【従来の技術】図２３を参照して従来の室温で動作する
単一電子トランジスタの構造を説明する。シリコン基板
１０１上に酸化膜１０２を介して形成されたＳＯＩ（Si
liconOn Insulator）層に、微細エッチングとその後の
熱酸化によりシリコン量子細線１０３が形成され、その
各両端がソース・ドレインとなっている。量子細線１０
３上にはゲート酸化膜１０４を介してゲート電極１０５
が形成されている。

【０００３】図２３に示した従来構造の単一電子トラン
ジスタでは、エッチングと熱酸化により細線１０３中に
形成されるシリコンアイランドは、１０ｎｍよりも粒径
が小さい非常に微少なものになるため、アイランドの全
容量を１ａＦ程度にすることができる。従って室温にお
いてクーロンブロッケイド現象が可能となり、単一電子
トランジスタとしての室温素子動作が実現できる（例え
ば、H.Ishikuro et al., Proc. of SSDM p82(1995), Y.
Takahashi et al., Dig. of IEDM p938 (1994)を参
照）。

【０００４】図２３に示した従来構造の単一電子トラン
ジスタでは、シリコン量子細線中のシリコンアイランド
はエッチングとその後の酸化工程において自然形成され
るものであるため、熱的揺らぎにより細線中におけるア
イランド構成や各アイランドの容量といったデバイスの
基本要素が制御不能であった。そのため、均一性・再現
性がなく、デバイス構造の設計が不可能であるという問
題があった。

【０００５】単一電子素子を不揮発性半導体記憶装置に
応用する試みも為されている。図２４を参照して従来の
単一電子ＭＯＳＦＥＴ型不揮発性半導体記憶装置の構造
を説明する（S.Tiwari and F.Rana et al., IEDM Dig.,
p521 (1955)参照）。

【０００６】ｐ型シリコン基板１１１中にソース・ドレ
イン領域１１２が形成されており、基板表面には厚さ
１．５ｎｍ程度のトンネル酸化膜１１３を介して粒径５
ｎｍのシリコン微粒子１１４がチャネル全体に均一に形
成されている。さらにその上に厚さ７ｎｍ程度の制御酸
化膜１１５を介してゲート電極１１６が形成されてい
る。

【０００７】情報の書き込みはゲート電圧を＋４Ｖ程度
かけることにより、チャネルにできる反転層のキャリア
電子をトンネル酸化膜１１３を通してトンネルさせ、シ
リコン微粒子１１４に注入、捕捉させることで行う。

【０００８】情報の読出しは、捕捉情報電荷によるゲー
ト電極から反転層への電界の遮蔽によるドレイン電流の
減少を観ることで行う。例えばシリコン微粒子の面密度
を１×１０¹²ｃｍ^-2であるとして、微粒子１個に１電子
づつ捕捉されていればＭＯＳＦＥＴの閾値は０．３６Ｖ
変化し、電流はサブスレショールド領域から５桁の違い
となって現れ、充分感知できるものである。

【０００９】情報の消去は書き込みと逆にゲート電圧を
マイナスにかけることで、捕捉電子をトンネル酸化膜１
１２を透してシリコン微粒子１１４からチャネルへトン
ネルさせることで行う。図２５は従来の単一電子トラン
ジスタ型不揮発性半導体記憶装置の等価回路図を示す。

【００１０】図２４および図２５に示した従来の単一電
子ＭＯＳＦＥＴ型不揮発性記憶装置の書き込み消去動作
は、図２６に示すようにトンネル接合と標準キャパシタ
ンスにより行われる。

【００１１】図２７にそのその書き込み消去動作を示
す。情報電荷蓄積部であるシリコン微粒子におけるクー
ロンブロッケイド効果により情報電荷は素電荷ｑを単位
に量子化されるため、図２７のようにステップ状の特性
になる。

【００１２】書き込み電圧をかけることで、トンネル接
合を介して情報電荷蓄積部であるシリコン微粒子に情報
電荷供給源であるチャネルから書き込まれた情報電荷
は、書き込み電圧をかけない状態に戻してもトンネル時
間の遅れによりすぐにはチャネルに戻らないためヒステ
リシスが生じる。

【００１３】従ってシリコン微粒子に情報電荷が書き込
まれても、書き込み電圧をかけない状態に戻した時より
エネルギー的に安定な状態、即ち情報電荷が書き込まれ
ていない状態に戻ろうとするため、情報電荷がチャネル
に逃げて消失してしまい易く、よって記憶保持時間が短
いという問題があった。

【００１４】さらに、記憶保持時間を長くするために
は、トンネル酸化膜厚をある程度厚くしてトンネル時間
を長くする必要があるので、その分書き込み消去時間が
長くなりメモリ動作が遅くなるという問題があった。

【００１５】また、従来の単一電子不揮発性半導体記憶
装置では、情報電荷蓄積部である浮遊ゲートに電荷が蓄
積された状態を読み出すために、ソース・ドレイン間に
電圧を印加して電流を流そうとすると、チャネル中のピ
ンチオフ点よりもドレインよりの高電界領域で、浮遊ゲ
ートとチャネル間にも高電界がかかり、同様な読出し操
作を繰り返すうちに、シリコン微結晶のうちドレイン寄
りの電荷がドレイン側のチャネルに漏れてしまう。

【００１６】特に微結晶を浮遊ゲートに用いた素子で
は、微結晶間での電荷の移動が殆どないような状況下
で、通常の浮遊ゲート素子では浮遊ゲート全体からの電
荷の漏れが起こらない場合でも、電荷が直接トンネリン
グするくらい薄いトンネル酸化膜を用いているため、ド
レイン寄りの微結晶からの電荷の漏れが問題になる。

【００１７】結局、浮遊ゲートに貯えられている総電荷
量が変化するため、読出し時のドレイン電流の閾値がど
んどんずれてしまうといういわゆる reed disturbance
の問題が顕著になる。

【００１８】また、同素子を多値メモリとして機能させ
ようとする場合は、ナノスケール微結晶への電荷の注入
がクーロンブロッケイド効果により抑制されることを利
用する方法をとることにより、多値メモリが実現可能で
ある。すなわち、１個目の電荷の蓄積から２個目の電荷
の蓄積をするのに要する電圧を、電荷をＱ，微結晶の容
量をＣとするとき、Ｑ／Ｃで離散的に厳密に決めること
が可能である。

【００１９】換言すれば、１個の微結晶の容量Ｃで閾電
圧が決定されるが、室温ではっきりした閾電圧を出すた
めにはシリコンのナノスケール微結晶の場合、サイズを
３ｎｍ程度以下に小さくする必要がある。自然形成法で
このような微小かつサイズの均一なナノスケール微結晶
を形成するのは非常に難しいため、結局この素子を多値
メモリとして活用するには他の何らかの方法を用いる必
要がある。

【００２０】以上のように、従来のナノスケール微結晶
を用いた浮遊ゲート型メモリ素子では、 read disturba
nce の問題並びに多値メモリ化が難しいという問題があ
った。

【００２１】

【発明が解決しようとする課題】本発明の第１の目的
は、デバイス設計および回路設計が可能な室温動作単一
電子素子の構造とその製造方法を提供することにある。

【００２２】本発明の第２の目的は、記憶保持時間が長
くかつ高速動作が可能な単一電子ＭＯＳＦＥＴ型不揮発
性半導体記憶素子の構造を提供しようとするものであ
る。

【００２３】本発明の第３の目的は、read disturbance
の問題が回避され、多値メモリ化が可能な単一電子Ｍ
ＯＳＦＥＴ型不揮発性半導体記憶素子を提供しようとす
るものである。

【００２４】

【課題を解決するための手段】上記第１の目的を達成す
るために本発明の半導体装置は、半導体基板上に形成さ
れた少なくとも１対の電極と、前記１対の電極間に形成
された溝と、前記溝の両側面に内接され、前記溝の両側
面との間に２つのトンネル接合を形成し、電子１個を保
持できる導電性微粒子とを具備することを特徴とする。

【００２５】また上記半導体装置の製造方法は、半導体
基板上に第１の電極を形成する工程と、前記第１の電極
上に、これと絶縁膜を介して対向するように第２の電極
を形成する工程と、前記絶縁膜を前記第２の電極の端部
に露出された側面よりエッチングすることにより、前記
第１および第２の電極間に溝を形成する工程と、導電性
微粒子を前記半導体基板の表面全体に散布することによ
り、前記溝の中に前記導電性微粒子を内抱させ、前記第
１および第２の電極と前記導電性微粒子との界面に２つ
のトンネル接合を形成する工程とを具備することを特徴
とする。

【００２６】この構造の二重トンネル接合では、微細溝
中の微粒子は粒径が溝幅以下のものに限られるため、微
粒子のｎｍオーダー（１乃至１０ｎｍ）の微小化ができ
る。さらに、電流が流れるのは抵抗が最も小さい経路で
あるから、微細溝幅と粒径がぴったりと一致する微粒子
のところで流れることになる。従って導電性アイランド
は室温動作可能な数ｎｍに微細化できるのは勿論、微細
溝の溝幅を制御することでその粒径を制御することがで
きる。

【００２７】この場合、各トンネル接合は粒径の分かっ
た微粒子と電極の壁との接触で構成されているため、ア
イランドの容量、トンネル抵抗といった基本パラメータ
も微細溝幅によって決まることになる。よって、微細溝
の溝幅を制御することで、均一性と再現性のある微小二
重トンネル接合が可能となり、デバイス設計、さらには
回路設計が可能な室温動作単一電子素子が達成できる。

【００２８】上記第２の目的を達成するために本発明の
半導体装置では、半導体基板の表面に対向するように形
成されたソースとドレイン拡散層と、前記ソースとドレ
イン拡散層に挟まれた前記半導体基板上にゲート絶縁膜
を介して形成された電荷蓄積部である浮遊電極と、前記
浮遊電極下の前記半導体基板表面に形成されるチャネル
領域と、前記ゲート絶縁膜中に含まれ、電子１個の充電
エネルギーが熱揺らぎより大きいというクーロンブロッ
ケイド条件を満たす導電性微粒子とを具備し、前記導電
性微粒子と、それを取り囲む前記ゲート絶縁膜との間に
前記電荷の移動方向に形成された２つのトンネル接合と
を介して、前記浮遊電極に前記チャネル領域より前記電
荷を出し入れすることを特徴とする。

【００２９】上記半導体装置の製造方法は、半導体基板
上にゲート絶縁膜を介して電荷蓄積部である浮遊電極を
有する単一電子ＭＯＳＦＥＴ型半導体装置の製造方法に
おいて、ソースまたはドレイン拡散層と前記浮遊電極と
の間にある前記ゲート酸化膜の端部を、外側よりエッチ
ングすることにより微細溝を形成する工程と、シリコン
微粒子を前記基板の表面全体に散布することにより、前
記シリコン微粒子を前記微細溝に内抱させ、前記シリコ
ン微粒子と前記微細溝の両側面との界面において、前記
浮遊電極に電荷を出し入れする方向に２つのトンネル接
合を形成する工程とを具備することを特徴とする。

【００３０】上記製造方法において、前記ゲート絶縁膜
はシリコン酸化膜であり、前記エッチングは、弗化アン
モニウムを含むエッチング液を用いて行われることが望
ましい。

【００３１】本発明の半導体装置の他の製造方法は、シ
リコン基板表面の第１の酸化膜上に、ポリシリコングレ
インフィルムを形成し、前記第１の酸化膜と前記ポリシ
リコングレインフィルムとの界面に第１のトンネル接合
を形成する工程と、前記ポリシリコングレインフィルム
の表面に第２の酸化膜を形成し、前記ポリシリコングレ
インフィルムと前記第２の酸化膜の界面に第２のトンネ
ル接合を形成する工程と、前記第２の酸化膜上に浮遊電
極を形成する工程とを具備することを特徴とする。

【００３２】本発明の半導体装置のさらに他の製造方法
は、シリコン基板表面に形成された第１の酸化膜上に、
複数のシリコン微結晶を夫々が頂点を有する如く形成
し、前記第１の酸化膜と前記複数のシリコン微結晶の界
面に第１のトンネル接合を形成する工程と、前記複数の
シリコン微結晶の表面に、前記シリコン微結晶の頂点に
対応した複数の頂点を有するように第２の酸化膜を形成
し、前記複数のシリコン微結晶と前記第２の酸化膜との
界面に第２のトンネル接合を形成する工程と、前記第２
の酸化膜の複数の頂点に載設された浮遊電極を形成する
工程とを具備することを特徴とする。

【００３３】この構造の記憶装置では、クーロンブロッ
ケイドにより終始エネルギー的に安定な形で情報電荷に
ヒステリシスがでることにより、書き込まれた情報電荷
が浮遊電極から逃げていくことがないため、記憶保持時
間が長くなる。さらに微小結晶を挟む二重トンネル接合
のトンネル酸化膜厚は記憶保持時間に関係なく薄くでき
るため、記憶保持時間を犠牲にすることなくトンネル時
間を短くできるので、書き込み・消去時間の速い高速動
作が可能になる。

【００３４】上記第３の目的を達成するために本発明の
半導体装置は、半導体基板表面に対向するように形成さ
れた第１と第２の不純物拡散層と、前記第１と第２の不
純物拡散層に挟まれた前記半導体基板上に形成された第
１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成
された複数の微結晶より形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２のゲート絶縁膜を介して
形成された制御ゲート電極とを具備し、前記第１のゲー
ト絶縁膜は、膜厚の異なる少なくとも２つの領域を有
し、前記第１の不純物拡散層に近い前記第１のゲート絶
縁膜の領域の膜厚が、前記第２の不純物拡散層に近い前
記第１のゲート絶縁膜の領域の膜厚より小さく形成され
ていることを特徴とする。

【００３５】さらに、前記第１の不純物拡散層に近い前
記第１のゲート絶縁膜の領域はトンネル障壁層として機
能し、前記第２の不純物拡散層に近い前記第１のゲート
絶縁膜の領域は絶縁膜として機能することを特徴とす
る。

【００３６】加えて、前記第１のゲート絶縁膜の膜厚
は、前記第１の不純物拡散層に近い前記第１のゲート絶
縁膜の領域から前記第２の不純物拡散層に近い前記第１
のゲート絶縁膜の領域に向かって階段状に厚くなり、前
記第１の拡散層に近い方の前記第１のゲート絶縁膜の少
なくとも２つの領域はトンネル障壁層として機能するこ
とを特徴とする。

【００３７】本発明では、read disurbance の問題を、
浮遊ゲートであるナノスケール（１乃至１０ｎｍ）の微
結晶領域とチャネル領域とをソース・ドレイン方向に２
分割し、ドレイン寄りのチャネル・浮遊ゲート間障壁層
の厚さをソース寄りの障壁層の厚さよりも厚くすること
により解決している。こうすることにより、ソース寄り
の微結晶浮遊ゲートには、ゲートバイアス印加時に電荷
がトンネル注入されるが、ドレイン寄りの微結晶浮遊ゲ
ートには最初から電荷が蓄積されず、読出し時にドレイ
ン寄り高電界領域から電荷が逃げるという問題、すなわ
ち read dis-turbance の問題も回避されることにな
る。

【００３８】さらに、多値メモリの問題は、浮遊ゲート
である微結晶領域とチャネルとをソース・ドレイン方向
に複数領域に分割し、障壁層の厚さをソース領域からド
レイン領域に向けて段階的に厚くすることにより解決し
ている。こうした構成を採った上で、ゲートの印加電圧
を段階的に印加することにより、各領域に電荷が蓄積さ
れるため、多値メモリが容易に実現される。また、さら
にドレインよりのチャネル・浮遊ゲート間障壁層の厚さ
が厚いため、読出し時の電荷の漏れは生ぜず、read dis
turbance の問題も回避されることになる。

【００３９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
わる単一電子素子（二重トンネル接合）の製造方法を段
階的に示す断面図である。

【００４０】ｐ型シリコン基板１１上に厚さ５ｎｍの酸
化膜１２と２００ｎｍのｎ+ ポリシリコン層を形成後、
ポリシリコン層の電極１３のパターンを形成し、電極１
３をマスクとしてリン（Ｐ）をドーズ量１×１０¹⁵ｃｍ
^-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、
２０秒のアニールによりｎ+ 層１４を形成する（図１
（ａ））。

【００４１】その後、ＮＨ₄ Ｆで４秒間の酸化膜エッチ
ングを行うことにより、酸化膜１２は外側から削られ
て、電極１３、１４の間に幅５ｎｍ、深さ７ｎｍの微細
溝１５が形成される（図１（ｂ））。

【００４２】次に、平均粒径が５ｎｍ程度のシリコン微
粒子群をアルコール等で撹袢しながら基板表面全体に散
布し、アルコール等で基板表面を洗い流すことにより、
微細溝１５の中にアイランドとなる微細シリコン粒子１
６が存在する二重トンネル接合が形成できる（図１
（ｃ））。この二重トンネル接合は、図２に示すような
等価回路で表すことができる。

【００４３】本発明では図１に示したように、微細溝１
５内のシリコン微粒子１６は、粒径が微細溝の溝幅５ｎ
ｍよりも小さいものに限られるため、アイランドのナノ
スケール（１〜１０ｎｍ）の微細化ができる。さらに、
電極１３と１４の間を流れる電流は、抵抗が一番低くな
る経路を流れるので、粒径が溝幅５ｎｍと丁度一致する
微粒子の箇所を電流が流れることになる。このため、溝
幅により電流を決定するアイランドの粒径が一意的に決
定できる。

【００４４】従って、室温動作を可能とする微細なナノ
スケールであっても、酸化膜１２の厚さを制御すること
で、アイランドの粒径、容量といった二重トンネル接合
の基本要素を制御、設計することができる。この場合酸
化膜１２の厚さは、ゲート酸化の条件を適切に設定する
ことにより、正確に制御することができる。

【００４５】（第２の実施形態）図３、図４は、本発明
の第２の実施形態に係わる単一電子素子（二重トンネル
接合型単一電子トランジスタ）の製造方法を段階的に示
す断面図である。

【００４６】ｐ型シリコン基板２１表面に高低差５００
ｎｍの段差をを形成した後、厚さ５ｎｍの酸化膜２２と
３００ｎｍのｎ+ ポリシリコン層２０を形成する（図３
（ａ））。

【００４７】レジストパターン２７をマスクとして反応
性イオンエッチング（ＲＩＥ）を行うことにより、上段
部のポリシリコン２０が除去され基板表面が露出される
と共に、側壁残しによりソースとなるｎ+ ポリシリコン
電極２３が形成され、さらにこれと接続するソース電極
の引き出し線２９が形成される。その後、リン（Ｐ）を
ドーズ量１×１０¹⁵ｃｍ^-2、入射エネルギー１５ＫｅＶ
で注入し、１０００℃、２０秒のアニールによりドレイ
ンとなるｎ+ 層２４を形成する（図３（ｂ））。

【００４８】その後、ＮＨ₄ Ｆで４秒間の酸化膜エッチ
ングを行うことにより、酸化膜２２を外側（上側）から
削って、ソース電極２３とドレイン電極２４の間に幅５
ｎｍ、深さ７ｎｍの微細溝２５を形成する。その後、平
均粒径５ｎｍ程度のシリコン微粒子群をアルコール等で
撹袢しながら基板表面全体に散布し、さらにアルコール
等で基板表面を洗い流すことにより、微細溝２５の中に
アイランドとなる微小シリコン粒子２６が存在する二重
トンネル接合を形成する（図４（ａ））。

【００４９】次に、ＣＶＤにより厚さ１００ｎｍのＳｉ
Ｏ₂ 層３０と、その上に２００ｎｍのｎ+ ポリシリコン
層を形成後、ポリシリコン層をパターニングすることに
よりゲート電極２８を形成する。これにより、二重接合
型単一電子トランジスタが完成する（図４（ｂ））。二
重トンネル接合型単一電子トランジスタの等価回路図を
図５に示す。

【００５０】（第３の実施形態）図６は、本発明の第３
の実施形態に係わる単一電子素子（単一電子メモリ）の
製造方法を段階的に示す断面図である。

【００５１】ｐ型シリコン基板３１中の埋め込み酸化膜
３８上に、厚さ１００ｎｍのＳＯＩ（Silicon On Insul
ator）層３１’が形成された基板を用意する。ＳＯＩ層
３１’をＲＩＥにより部分的に垂直エッチングして高低
差１００ｎｍの段差を形成する。次に基板全面に厚さ５
ｎｍのゲート酸化膜３２と５０ｎｍのポリシリコン層を
順次形成した後、レジストパターンをマスクとしてポリ
シリコン層をＲＩＥにより垂直エッチングして、ＳＯＩ
層の上面を露出すると共に、側壁残しによりポリシリコ
ン電極３３を形成し、さらにポリシリコン電極３７を形
成する。その後、リン（Ｐ）をドーズ量１×１０¹⁵ｃｍ
^-2、入射エネルギー１５ＫｅＶで注入し、１０００℃、
２０秒のアニールによりｎ+ 層３４を形成する（図６
（ａ））。

【００５２】続いて、ＮＨ₄ Ｆで４秒間の酸化膜エッチ
ングを行うことにより、酸化膜３２を外側（上側）から
削って、電極３３とｎ+ 層３４の間に幅５ｎｍ、深さ７
ｎｍの微細溝３５を形成する。その後、平均粒径５ｎｍ
程度のシリコン微粒子群をアルコール等で撹袢しながら
基板表面全体に散布し、さらにアルコール等で基板表面
を洗い流すことにより、微細溝３５の中にアイランドと
なる微小シリコン粒子３６が存在する二重トンネル接合
を形成する（図６（ｂ））。

【００５３】この場合電極３３と３７の間にキャパシタ
ンスが形成され、電極３７と電極（ｎ+ 層）３４の間に
単一電子メモリが形成される。このようにして形成され
た単一電子メモリの等価回路図を図７に示す。

【００５４】（第４の実施形態）図８、図９は、本発明
の第４の実施形態に係わる単一電子素子（ターンスタイ
ル素子）の製造方法を段階的に示す断面図である。

【００５５】ｐ型シリコン基板４１表面にＥＢ露光装置
等により高低差１００ｎｍ、幅３００ｎｍのトレンチパ
ターンを形成した後、厚さ５ｎｍのゲート酸化膜４２と
２００ｎｍのｎ+ 層４３を順次形成する（図８
（ａ））。

【００５６】ポリシリコン層の側壁残し条件でのＲＩＥ
によりｎ+ ポリシリコン電極４３’を形成後、リン
（Ｐ）をドーズ量１×１０¹⁵ｃｍ^-2、入射エネルギー１
５ＫｅＶで注入し、１０００℃、２０秒のアニールによ
りｎ+ 層４４を形成する（図８（ｂ））。

【００５７】その後、ＮＨ₄ Ｆで４秒間の酸化膜エッチ
ングを行うことにより、酸化膜４２を外側（上側）から
削って、電極４３’とｎ+ 層４４の間に幅５ｎｍ、深さ
７ｎｍの微細溝４５を形成する。その後、平均粒径５ｎ
ｍ程度のシリコン微粒子群をアルコール等で撹袢しなが
ら基板表面全体に散布し、さらにアルコール等で基板表
面を洗い流すことにより、微細溝４５の中にアイランド
となる微小シリコン粒子４６が存在する二重トンネル接
合を形成する（図８（ｃ））。

【００５８】次に、ＣＶＤにより厚さ１００ｎｍのＳｉ
Ｏ2 層４７と２００ｎｍのｎ+ ポリシリコン層を順次基
板上に形成後、電子露光装置等により長さ５０ｎｍのゲ
ート電極４８のパターンを形成する（図９）。これによ
り、ゲート電極４８と電極４３の間にキャパシタンスが
形成され、電極４３と電極（ｎ+ 層）４４の間、および
電極４３と電極４４’の間に二重トンネル接合が形成さ
れたターンスタイル素子が完成する。このターンスタイ
ル素子の等価回路図を図１０に示す。

【００５９】以上本発明の第１〜第４の実施形態に示し
たように、本発明の二重トンネル接合を用いることによ
り、様々な種類の室温動作単一電子素子および単一電子
回路素子を設計できる。

【００６０】上記第１〜第４の実施形態は、ｎ+ シリコ
ン電極間のＳｉＯ₂ 薄膜のＮＨ₄ Ｆエッチングによる微
細溝の形成について述べたが、他の材料の電極と絶縁薄
膜を用い、それらに対応した選択エッチング方法を用い
ることでも本発明の構成は可能である。また上記第１〜
第４の実施形態ではシリコン微粒子を用いているが、他
の導電性微粒子でも構わない。また、微粒子を基板表面
に散布するのに、アルコール等による微粒子の撹袢を用
いているが、ＣＶＤ法で表面に微粒子を直接形成するよ
うにしてもよい。

【００６１】（第５の実施形態）図１１、図１２は、本
発明の第５の実施形態に係る単一電子素子半導体記憶装
置の製造方法を段階的に示した断面図である。ｐ型シリ
コン基板５１上に厚さ５ｎｍの酸化膜５２と厚さ１０ｎ
ｍの浮遊電極となるｎ+ 型ポリシリコン層５３を順次形
成し、その上にＣＶＤによる厚さ１０ｎｍのＳｉＮ膜５
４とゲート電極５５となる厚さ２００ｎｍのｎ+ ポリシ
リコン層を順次形成する。

【００６２】その後、ゲート電極５５のパターンを形成
し、電極５５をマスクとしてＡｓをドーズ量１×１０¹⁵
ｃｍ^-2、入射エネルギー１５ＫｅＶで注入し、１０００
℃、２０秒のアニールにより、ｎ+ 層５６を形成する
（図１１（ａ））。

【００６３】次に、ＮＨ₄ Ｆで４秒間の酸化膜エッチン
グを行うことにより、酸化膜５２は外側から削られて、
ｎ+ 層５３とｎ+ 層５６の間に幅５ｎｍ、深さ７ｎｍの
微細溝５７が形成される（図１１（ｂ））。

【００６４】次に、平均粒径が５ｎｍ程度のシリコン微
粒子群をメタノールで超音波撹袢しながら基板表面全体
に散布し、さらにメタノール・純水等で基板表面を洗い
流す. これにより、微細溝５７の中に微小シリコン粒子
５８を挟んだ二重トンネル接合を有する新しい単一電子
ＭＯＳＦＥＴ型不揮発性半導体記憶装置が形成される
（図１２）。

【００６５】（第６の実施形態）図１３、図１４は、本
発明の第６の実施形態に係わる単一電子型半導体記憶装
置の製造方法を段階的に示す断面図である。ｐ型シリコ
ン基板６１上に厚さ１ｎｍの酸化膜６２を形成後、その
上にアモルファスシリコンの極薄膜を堆積し、７５０℃
のアニールを行う。これにより、厚さ５ｎｍで、ｎｍオ
ーダーのポリシリコングレインから成るシリコンフィル
ム６３を形成する（図１３）。

【００６６】さらに厚さ１ｎｍの酸化膜６４を形成した
後、浮遊電極となる厚さ１０ｎｍのｎ+ ポリシリコン層
６５を形成し、続いて厚さ１０ｎｍの酸化膜６６とゲー
ト電極となる厚さ２００ｎｍのｎ+ ポリシリコン層６７
をＣＶＤで形成する（図１４（ａ））。

【００６７】その後、レジストパターン６９をマスクと
して、基板上の積層層を垂直エッチングすることにより
基板表面を露出し、ゲート電極部を形成する。その後、
Ａｓをドーズ量１×１０¹⁵ｃｍ^-2、入射エネルギー１５
ＫｅＶで露出された基板面に注入し、１０００℃、２０
秒のアニールによりソース・ドレインとなるｎ+ 層６８
を形成する。これにより、ゲート酸化膜中に微小結晶２
３を挟んだ二重トンネル接合を有する新しい単一電子Ｍ
ＯＳＦＥＴ型不揮発性半導体記憶装置が形成できる（図
１４（ｂ））。

【００６８】（第７の実施形態）図１５は、本発明の第
７の実施形態に係わる単一電子半導体記憶装置の製造方
法を段階的に示す断面図である。ｐ型シリコン基板７１
上に厚さ１ｎｍの酸化膜７２を形成後、極薄膜ＣＶＤと
その後のアニールにより粒径５ｎｍのシリコン微結晶７
３を表面に一様に形成し、さらに、厚さ１ｎｍの酸化膜
７４を形成する（図１５（ａ））。

【００６９】その後、浮遊電極となる厚さ１０ｎｍのｎ
+ ポリシリコン層７５を形成するが、その際、高アスペ
クト比のため微粒子７３の間隔にポリシリコン７５が入
り込めないように、微結晶７３を形成する工程でその面
密度を調整しておく（図１５（ｂ））。

【００７０】続いて厚さ１０ｎｍの酸化膜７６とゲート
電極７７となる厚さ２００ｎｍのｎ+ ポリシリコン層を
ＣＶＤで形成した後、図示しないレジストパターンをマ
スクとして異方性エッチングして基板表面を露出させる
ことによりゲート電極部が形成される。その後、Ａｓを
ドーズ量１×１０¹⁵ｃｍ^-2、入射エネルギー１５ＫｅＶ
で基板表面に注入し、１０００℃、２０秒のアニールに
よりソース・ドレイン領域となるｎ+ 層７８を形成す
る。これにより、ゲート酸化膜中に微小結晶７３を挟ん
だ二重トンネル接合を有する新しい単一電子ＭＯＳＦＥ
Ｔ型不揮発性半導体記憶装置が形成される（図１５
（ｃ））。

【００７１】上記第５ないし第７の実施形態では、シリ
コン微粒子またはポリシリコングレインを用いている
が、他の導電性のナノスケール微粒子でも良い。第６、
第７の実施形態ではトンネル接合を熱酸化によるＳｉＯ
₂ としているが、ＣＶＤによるＳｉＯ₂ や他の絶縁膜で
も良い。

【００７２】本発明の第５の実施形態の図１１に示した
ように、電荷蓄積部である浮遊電極５３と電荷供給部で
あるソース・ドレイン拡散層またはチャネルとの間の情
報電荷の書き込み・消去は、室温でのクーロンブロッケ
イド条件を満たすナノスケールシリコン微粒子５８を挟
んだ２重トンネル接合を介して行われる。

【００７３】同様に第６、第７の実施形態でも、それぞ
れ室温でクーロンブロッケイド条件を満たすナノスケー
ル微粒子６３、７３を挟んだ二重トンネル接合を介して
浮遊電極６５、７５への書き込み・消去が行われる。

【００７４】本発明の第５〜第８の実施形態による単一
電子ＭＯＳＦＥＴ型不揮発性半導体記憶装置の等価回路
図を図１６に示す。本発明の半導体記憶装置の書き込み
・消去動作は、図１７の等価回路によるモデルに示すよ
うに、室温でクーロンブロッケイド条件を満たす微小導
電性アイランドと、それを挟む二重トンネル接合（容量
Ｃ₁ ×２）と、標準キャパシタンス（容量Ｃ）により行
われる。

【００７５】上記の書き込み消去動作を図１８を用いて
説明する。情報電荷Ｑ₀ を書き込みたいときには、Ｖ_G
を書き込み電圧Ｖ_W ＝ｑ／（２Ｃ₁ ）＋Ｑ₀ ／Ｃ（ｑ：
素電荷）まで瞬間的に上げてすぐ０に戻せば良い。この
とき、クーロンブロッケイド効果により、Ｖ_G ＝０から
Ｖ_G ＝ｑ／（２Ｃ₁ ）迄書き込みが起こらない。同様
に、Ｖ_G をＶ_W 迄上げた後０迄下げてもＱ₀ は変化しな
い。これは、図１９の回路におけるＶ−Ｉ特性が、図２
０のような特性を示すことから理解できる。

【００７６】次に、情報電荷Ｑ₀ を消去したいときに
は、Ｖ_G を消去電圧Ｖ_e ＝−ｑ／（２Ｃ₁ ）迄瞬間的に
下げてすぐ０に戻せば最初の状態に戻り、情報電荷は消
去できる。図１８に示したヒステリシスは、図２０に示
したクーロンブロッケイド効果に依るが、常にエネルギ
ー的に安定な状態を辿るため、書き込まれて情報電荷が
消失することがない。従って記憶保持時間は非常に長く
なる。

【００７７】さらに、トンネル酸化膜厚は１ｎｍ以下ま
で非常に薄くしても、記憶保持時間との間のトレードオ
フ無くトンネル時間、即ち書き込み・消去時間を非常に
短くでき、メモリ動作を高速にできる。 またこの時、
読出し時のドレイン電圧をＶｄ＜ｑ／（２Ｃ₁ ）−Ｑ₀
／Ｃとしておけば、ドレイン端においても情報電荷Ｑ₀
がクーロンブロッケイドにより変化しない領域にあるた
め、いわゆる Read Disturbance による誤動作を未然に
防ぐことができる。

【００７８】なお、上記の実施形態では二重トンネル接
合の容量は２つともＣ₁ で等しいとしているが、相異な
るＣ₁ とＣ₂ の時でもブロッケイド領域の閾値ｑ／（２
Ｃ₁）がｑ／（Ｃ₁ ＋Ｃ₂ ）になるだけで、図１８に示
した書き込み・消去動作は変わらない。

【００７９】また、上記第５〜第７の実施形態では、情
報電荷を蓄積する浮遊電極５３、６５、７５を大きな電
極板にしているが、それら電荷蓄積部もクーロンブロッ
ケイド条件を満たすシリコン微粒子、ポリシリコングレ
イン等の微小結晶にすれば、情報電荷が素電荷単位に量
子化されるため、記憶保持時間の長い高速な多値メモリ
も可能である。

【００８０】（第８の実施形態）図２１は、本発明の第
８の実施形態に係わる浮遊ゲート型半導体記憶装置の断
面図である。本実施例では通常のｎ型ＭＯＳＦＥＴを基
本とした浮遊ゲート型半導体記憶装置において、浮遊ゲ
ートとしてＣＶＤ法にて形成したナノスケールのシリコ
ン微結晶を用いており、２つの厚さのチャネル・浮遊ゲ
ート間障壁を有している。

【００８１】まず、ｐ型半導体基板８１上のゲート領域
全体に厚いゲート酸化膜８２を５ｎｍ以上形成する。そ
の後、ソース領域８８’寄りのゲート酸化膜８２をマス
クを用いて選択的に除去し、再度全面に熱酸化を施すこ
とにより、ソース領域８８’寄りの領域にだけ、４ｎｍ
の以下の薄いゲート酸化膜８２’を形成する。その際、
厚い酸化膜８２は、酸化レートは薄い酸化膜８２’より
も落ちるが、膜厚は増加することになる。

【００８２】このトンネル酸化膜８２、８２’形成後、
例えば基板を加熱せずに室温に保ったまま、シリコンの
ＣＶＤを行い、継続してＣＶＤチャンバー内で短時間高
温加熱することにより、ナノスケールのシリコン微結晶
の浮遊ゲート領域８３を形成する。その後、全面にＣＶ
Ｄ酸化膜８６を堆積し、その上に制御ゲート８７を形成
している。なお、８４は電極間分離領域である。

【００８３】その他のトランジスタ製造プロセスは、通
常のｎチャネル型ＭＯＳＦＥＴ型浮遊ゲート素子の製造
工程を用いることにより、容易に実施できる。このよう
にして作成した浮遊ゲート型半導体記憶装置では、ソー
ス領域８８’寄りのシリコン微結晶８３には薄い障壁領
域を介して直接トンネリングにより電子を低電圧で注入
可能であり、ドレイン領域８８寄りのシリコン微結晶に
は、厚い障壁領域が介在するのでソース領域寄りと同一
バイアス条件では電子の注入は起こらない。

【００８４】従って、読出し時にソース・ドレインにバ
イアスを加えても、ドレイン寄りの浮遊ゲート領域８３
には、元々電子が存在しなかったため、浮遊ゲート全体
の電荷量に変化は起こらず、従って、read disturbance
の問題は起こらない。

【００８５】（第９の実施形態）図２２は、本発明の第
９の実施形態に係わる浮遊ゲート型メモリ素子の断面図
である。本実施形態では、トンネル酸化膜８２は、膜厚
の異なる３つの領域に分かれており、ソース領域８８’
の最も近くに最も薄いトンネル酸化膜８２″を有する領
域から、ドレイン領域８８に向かって、トンネル酸化膜
の膜厚が順次大きくなる他の２つの領域を有している。

【００８６】ソース領域８８’に近い方のトンネル酸化
膜の２つの領域８２″、８２’をトンネル障壁層として
使用すれば、閾電圧の差により３値メモリとして機能さ
せることができる。さらにドレイン領域８８に近い領域
まで含めれば４値メモリが可能となる。

【００８７】本実施形態では厚さの異なる複数の障壁領
域が存在するが、これは第８の実施形態に示した方法を
順次複数回繰り返すことにより容易に形成可能である。
また他のプロセスも通常のｎチャネル型ＭＯＳＦＥＴ型
メモリ素子の製造方法を用いて容易に実施できる。従っ
て第８の実施形態と同一箇所には同一番号を付して、重
複する説明は省略する。

【００８８】このようにして作製した浮遊ゲート型メモ
リ素子は、微結晶サイズが５ｎｍ以上と比較的大きいに
も拘らず、閾電圧のはっきりした０〜３の４値の多値メ
モリを構成できる。またドレイン寄りのチャネル・浮遊
ゲート間障壁層が厚いため、読出し時に電荷が漏れる r
ead disturbance の問題は生じない。

【００８９】第８および第９の実施形態では、ｎチャネ
ル型ＭＯＳＦＥＴを用いたが、本発明はｐ型ＭＯＳＦＥ
Ｔに対しても同様に実施可能である。また、ＳｉＧｅや
ＳｉＧｅＣ等の混晶を用いたＭＯＳ型あるいはヘテロ接
合型トランジスタに対しても同様に実施可能である。さ
らに、ＧａＡｌＡｓ系やＧａＡｌＮ系、あるいはＧａＩ
ｎＡｓＰ系といった化合物半導体により構成されたヘテ
ロ接合型トランジスタに対しても同様に実施することが
できる。

【００９０】このように、本発明は read diaturbance
の影響を受けない高信頼な浮遊ゲート型メモリ素子を提
供できる。さらに、本発明は閾電圧のはっきりした多値
型の浮遊ゲート型メモリ素子を提供できる。

【００９１】

【発明の効果】本発明（請求項１〜３）によれば、微細
溝中の微粒子は粒径が溝幅以下のものに限られるため、
微粒子のｎｍオーダーの微小化ができる。従って導電性
アイランドは室温動作可能な数ｎｍに微細化できるのは
勿論、微細溝の溝幅を制御することでその粒径を制御す
ることができる。この場合、アイランドの容量、トンネ
ル抵抗といった基本パラメータも微細溝幅によって決ま
ることになる。よって、微細溝の溝幅を制御すること
で、均一性と再現性のある微小二重トンネル接合が可能
となり、デバイス設計、さらには回路設計が可能な室温
動作単一電子素子が達成できる。

【００９２】また本発明（請求項４〜７）によれば、ク
ーロンブロッケイドにより終始エネルギー的に安定な形
で情報電荷にヒステリシスが出ることにより、書き込ま
れた情報電荷が浮遊電極から逃げていくことがないた
め、記憶保持時間が長くなる。さらに微小結晶を挟む二
重トンネル接合のトンネル酸化膜厚は記憶保持時間に関
係なく薄くできるため、記憶保持時間を犠牲にすること
なくトンネル時間を短くできるので、書き込み・消去時
間の速い高速動作が可能になる。

【００９３】また、本発明（請求項８〜１０）では、浮
遊ゲートであるナノスケールの微結晶領域とチャネル領
域とをソース・ドレイン方向に２分割し、ドレイン寄り
のチャネル・浮遊ゲート間障壁層の厚さをソース寄りの
障壁層の厚さよりも厚くすることにより、ソース寄りの
微結晶浮遊ゲートには、ゲートバイアス印加時に電荷が
トンネル注入されるが、ドレイン寄りの微結晶浮遊ゲー
トには最初から電荷が蓄積されず、 read disturbance
の問題を回避することができる。

【００９４】さらに、浮遊ゲートである微結晶領域とチ
ャネルとをソース・ドレイン方向に複数領域に分割し、
障壁層の厚さをソース領域からドレイン領域に向けて段
階的に厚くし、ゲートの印加電圧を段階的に印加するこ
とにより、各領域に電荷が蓄積されるため、多値メモリ
が容易に実現される。また、さらにドレインよりのチャ
ネル・浮遊ゲート間障壁層の厚さが厚いため、読出し時
の電荷の漏れは生ぜず、 read disturbance の問題も
回避されることになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る単一電子素子の
製造工程を段階的に断面図

【図２】第１の実施形態の単一電子素子の等価回路図

【図３】本発明の第２の実施形態に係る単一電子素子の
製造工程を段階的に示す断面図

【図４】本発明の第２の実施形態に係る単一電子素子の
製造工程の図３に続く工程を段階的に示す断面図

【図５】第２の実施形態の単一電子素子の等価回路図

【図６】本発明の第３の実施形態に係る単一電子素子の
製造工程を段階的に示す断面図

【図７】第３の実施形態の単一電子素子の等価回路図

【図８】本発明の第４の実施形態に係る単一電子素子の
製造工程を段階的に示す断面図

【図９】本発明の第４の実施形態に係る単一電子素子の
製造工程の図８に続く工程を示す断面図

【図１０】第４の実施形態の単一電子素子の等価回路図

【図１１】本発明の第５の実施形態に係わる単一電子Ｍ
ＯＳＦＥＴ型不揮発性半導体記憶装置の製造工程を示す
断面図

【図１２】本発明の第５の実施形態に係る単一電子ＭＯ
ＳＦＥＴ型不揮発性半導体記憶装置の製造工程の図１１
に続く工程を示す断面図

【図１３】本発明の第６の実施形態に係わる単一電子Ｍ
ＯＳＦＥＴ型不揮発性半導体記憶装置の製造方法を説明
する断面図

【図１４】本発明の第６の実施形態に係る単一電子ＭＯ
ＳＦＥＴ型不揮発性半導体記憶装置の製造工程の図１３
に続く工程を示す断面図

【図１５】本発明の第７の実施形態に係わる単一電子Ｍ
ＯＳＦＥＴ型不揮発性半導体記憶装置の製造方法を段階
的に示す断面図

【図１６】本発明の単一電子ＭＯＳＦＥＴ型不揮発性半
導体記憶装置の等価回路図

【図１７】本発明の単一電子ＭＯＳＦＥＴ型不揮発性半
導体記憶装置の書き込み、消去を説明する等価回路図

【図１８】本発明の単一電子ＭＯＳＦＥＴ型不揮発性半
導体記憶装置の書き込み、消去を説明するＶ_G −Ｑ特性
図

【図１９】二重トンネル接合のクーロンブロッケイド効
果を説明する等価回路図

【図２０】二重トンネル接合のクーロンブロッケイド効
果を説明するＶ−Ｉ特性図

【図２１】本発明の第８の実施形態に係る浮遊ゲート型
半導体記憶装置の断面図

【図２２】本発明の第９の実施形態に係る浮遊ゲート型
半導体記憶装置の断面図

【図２３】従来の単一電子ＭＯＳＦＥＴの断面図

【図２４】従来の単一電子ＭＯＳＦＥＴ型不揮発性半導
体記憶装置の断面図

【図２５】従来の単一電子ＭＯＳＦＥＴ型不揮発性半導
体記憶装置の等価回路図

【図２６】従来の単一電子ＭＯＳＦＥＴ型不揮発性半導
体記憶装置の書き込み、消去を説明する等価回路図

【図２７】従来の単一電子ＭＯＳＦＥＴ型不揮発性半導
体記憶装置の書き込み、消去を説明するＶ_G −Ｑ特性図

【符号の説明】

１１ … シリコン基板 １２ … 酸化膜 １３ … ポリシリコン電極 １４ … ｎ+ 拡散層 １５ … 溝 １６ … 微小シリコン粒子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (72)発明者 杉山 直治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された少なくとも１
   対の電極と、 前記１対の電極間に形成された溝と、 前記溝の両側面に内接され、前記溝の両側面との間に２
   つのトンネル接合を形成し、電子１個を保持できる導電
   性微粒子と、を具備することを特徴とする半導体装置。
2. 【請求項２】 半導体基板上に第１の電極を形成する工
   程と、 前記第１の電極上に、これと絶縁膜を介して対向するよ
   うに第２の電極を形成する工程と、 前記絶縁膜を前記第２の電極の端部に露出された側面よ
   りエッチングすることにより、前記第１および第２の電
   極間に溝を形成する工程と、 導電性微粒子を前記半導体基板の表面全体に散布するこ
   とにより、前記溝の中に前記導電性微粒子を内抱させ、
   前記第１および第２の電極と前記導電性微粒子との界面
   に２つのトンネル接合を形成する工程と、を具備するこ
   とを特徴とする半導体装置の製造方法。
3. 【請求項３】 半導体基板の表面に対向するように形成
   されたソースとドレイン拡散層と、 前記ソースとドレイン拡散層に挟まれた前記半導体基板
   上にゲート絶縁膜を介して形成された電荷蓄積部である
   浮遊電極と、 前記浮遊電極下の前記半導体基板表面に形成されるチャ
   ネル領域と、 前記ゲート絶縁膜中に含まれ、電子１個の充電エネルギ
   ーが熱揺らぎより大きいというクーロンブロッケイド条
   件を満たす導電性微粒子と、を具備し、前記導電性微粒
   子と、それを取り囲む前記ゲート絶縁膜との間に前記電
   荷の移動方向に形成された２つのトンネル接合とを介し
   て、前記浮遊電極に前記チャネル領域より前記電荷を出
   し入れすることを特徴とする半導体装置。
4. 【請求項４】 半導体基板上にゲート絶縁膜を介して電
   荷蓄積部である浮遊電極を有する単一電子ＭＯＳＦＥＴ
   型半導体装置の製造方法において、ソースまたはドレイ
   ン拡散層と前記浮遊電極との間にある前記ゲート酸化膜
   の端部を、外側よりエッチングすることにより微細溝を
   形成する工程と、シリコン微粒子を前記基板の表面全体
   に散布することにより、前記シリコン微粒子を前記微細
   溝に内抱させ、前記シリコン微粒子と前記微細溝の両側
   面との界面において、前記浮遊電極に電荷を出し入れす
   る方向に２つのトンネル接合を形成する工程とを具備す
   ることを特徴とする半導体装置の製造方法。
5. 【請求項５】 前記ゲート絶縁膜はシリコン酸化膜であ
   り、前記エッチングは、弗化アンモニウムを含むエッチ
   ング液を用いて行われることを特徴とする請求項４に記
   載の半導体装置の製造方法。
6. 【請求項６】 シリコン基板表面の第１の酸化膜上に、
   ポリシリコングレインフィルムを形成し、前記第１の酸
   化膜と前記ポリシリコングレインフィルムとの界面に第
   １のトンネル接合を形成する工程と、前記ポリシリコン
   グレインフィルムの表面に第２の酸化膜を形成し、前記
   ポリシリコングレインフィルムと前記第２の酸化膜の界
   面に第２のトンネル接合を形成する工程と、前記第２の
   酸化膜上に浮遊電極を形成する工程とを具備することを
   特徴とする半導体装置の製造方法。
7. 【請求項７】 シリコン基板表面に形成された第１の酸
   化膜上に、複数のシリコン微結晶を夫々が頂点を有する
   如く形成し、前記第１の酸化膜と前記複数のシリコン微
   結晶の界面に第１のトンネル接合を形成する工程と、 前記複数のシリコン微結晶の表面に、前記シリコン微結
   晶の頂点に対応した複数の頂点を有するように第２の酸
   化膜を形成し、前記複数のシリコン微結晶と前記第２の
   酸化膜との界面に第２のトンネル接合を形成する工程
   と、 前記第２の酸化膜の複数の頂点に載設された浮遊電極を
   形成する工程と、を具備することを特徴とする半導体装
   置の製造方法。
8. 【請求項８】 半導体基板表面に対向するように形成さ
   れた第１と第２の不純物拡散層と、 前記第１と第２の不純物拡散層に挟まれた前記半導体基
   板上に形成された第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された複数の微結晶よ
   り形成された浮遊ゲート電極と、 前記浮遊ゲート電極上に、第２のゲート絶縁膜を介して
   形成された制御ゲート電極と、を具備し、前記第１のゲ
   ート絶縁膜は、膜厚の異なる少なくとも２つの領域を有
   し、前記第１の不純物拡散層に近い前記第１のゲート絶
   縁膜の領域の膜厚が、前記第２の不純物拡散層に近い前
   記第１のゲート絶縁膜の領域の膜厚より小さく形成され
   ていることを特徴とする半導体装置。
9. 【請求項９】 前記第１の不純物拡散層に近い前記第１
   のゲート絶縁膜の領域はトンネル障壁層として機能し、
   前記第２の不純物拡散層に近い前記第１のゲート絶縁膜
   の領域は絶縁膜として機能することを特徴とする請求項
   ８に記載の半導体装置。
10. 【請求項１０】 前記第１のゲート絶縁膜の膜厚は、前
    記第１の不純物拡散層に近い前記第１のゲート絶縁膜の
    領域から前記第２の不純物拡散層に近い前記第１のゲー
    ト絶縁膜の領域に向かって階段状に厚くなり、前記第１
    の拡散層に近い方の前記第１のゲート絶縁膜の少なくと
    も２つの領域はトンネル障壁層として機能することを特
    徴とする請求項８に記載の半導体装置。