FR3048115A1 - Dispositif et procede de gestion du claquage de transistors d'acces de memoire eeprom. - Google Patents

Dispositif et procede de gestion du claquage de transistors d'acces de memoire eeprom. Download PDF

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Abstract

Il est proposé un dispositif de mémoire du type mémoire non volatile électriquement effaçable et programmable, comprenant un plan-mémoire matriciel (PM) de cellules-mémoire (CEL) connectées à des lignes de bit (BL), des moyens de programmation (MPR) configurés pour sélectionner une cellule-mémoire (CEL) et appliquer une impulsion de programmation (VSBL) sur la ligne de bit (BL) correspondante. Selon une caractéristique générale, le plan-mémoire (PM) est situé dans un caisson local à potentiel flottant (PW) et les moyens de programmation (MPR) sont configurés pour augmenter le potentiel dudit caisson local (PW) simultanément à l'application de l'impulsion de programmation sur la ligne de bit (BL) d'une cellule-mémoire (CEL) sélectionnée.

Description

Dispositif et procédé de gestion du claquage de transistors d’accès de mémoire EEPROM.
Des modes de réalisation de l’invention concernent les mémoires, en particulier les mémoires non volatiles de type électriquement effaçable et programmables (EEPROM).
Dans les mémoires EEPROM, la valeur logique d’un bit est stockée dans une cellule-mémoire comportant usuellement un transistor d’accès et un transistor d’état ayant une grille de contrôle et une grille flottante.
La programmation ou l’effacement d’un transistor à grille flottante consiste dans l’injection ou l’extraction des charges électriques dans la grille du transistor par effet tunnel (effet « Fowler-Nordheim ») au moyen d’une impulsion haute tension Vp qui peut être de l’ordre de 10 à 20 volts, typiquement 13 volts.
Cette haute tension de 13 volts, nécessaire pour l’écriture des mémoires EEPROM est non réductible et est très contraignante au niveau de la filière technologique et de la fiabilité du produit.
En effet, la réduction lithographique, c’est-à-dire l’augmentation de la finesse de gravure, conduit à une diminution des tensions de fonctionnement, et cette haute tension d’écriture devient plus problématique notamment en matière de claquages ou de fuites des jonctions source/drain des transistors vers le substrat généralement connecté à la masse.
Ces risques de fuites et de vieillissement prématuré des transistors ont un impact direct sur la fiabilité du produit et la haute tension Vp maximum applicable est limitée par la robustesse des cellules-mémoires.
Par conséquent, la tension Vp peut être insuffisante pour un déroulement correct des opérations d’effacement et de programmation à défaut de dégrader les cellules-mémoire.
En outre, lorsque la tension Vp se rapproche des tensions maximales autorisées pour les composants concernés, apparaissent des courants de fuite importants, généralement par effet avalanche. Ces courants augmentent fortement à partir d’un certain seuil et une pompe de charge ne peut plus les fournir. Cela peut conduire à un sous-effacement ou une sous-programmation, et ces risques de fuites ont ainsi un impact direct sur la fonctionnalité du circuit
Une maximisation du facteur de couplage des cellules-mémoire et une minimisation de l’épaisseur de l’oxyde tunnel ont permis de répondre à ce problème mais ces techniques ont atteint leurs possibilités maximales (facteur de couplage dépassant 80% et épaisseur d’oxyde tunnel inférieure à 70Â).
Une augmentation de la durée d’application des impulsions haute tension d’effacement et de programmation est limitée car pouvant mener à des temps d’écritures inacceptables.
Des solutions alternatives telles que par exemple une architecture dite « à tension partagée » (ou « split voltage », selon une dénomination anglosaxonne habituellement utilisée par l’homme du métier) ont été envisagées, mais requièrent généralement des circuits périphériques complexes et sont mal adaptées notamment à des petits plans-mémoire, peu consommateurs d’énergie, par exemple utilisés dans des étiquettes d’identification radiofréquence « RFID » ou des mémoires autonomes.
Ainsi, il existe un besoin d’éviter les claquages et les fuites des jonctions des cellules-mémoire tout en appliquant des tensions suffisamment hautes pour un bon déroulement des opérations d’effacement et de programmation.
Selon un mode de réalisation il est proposé une architecture de mémoire du type mémoire EEPROM simple, sans surcoût en surface par rapport aux architectures connues, permettant d’éviter les claquages et les fuites des cellules-mémoires au cours d’opérations de programmation efficaces et fiables.
Ainsi, selon un aspect, il est proposé un dispositif de mémoire du type mémoire non volatile électriquement effaçable et programmable, comprenant un plan-mémoire matriciel de cellules-mémoire connectées à des lignes de bit, des moyens de programmation configurés pour sélectionner une cellule-mémoire et appliquer une impulsion de programmation sur la ligne de bit correspondante.
Selon une caractéristique générale de cet aspect, ledit plan-mémoire est situé dans un caisson local à potentiel flottant et les moyens de programmation sont configurés pour augmenter le potentiel dudit caisson local simultanément à l’application de l’impulsion de programmation sur la ligne de bit d’une cellule-mémoire sélectionnée.
Un caisson local à potentiel flottant est généralement isolé du substrat par des puits et une couche enterrée, de conductivité opposée à la conductivité du caisson et du substrat.
En augmentant le potentiel du caisson local, la différence de potentiel sur les jonctions formées par le caisson et les zones de sources/drains des transistors d’accès est réduite, et il est ainsi possible d’augmenter d’autant le potentiel appliqué sur lesdits drains et sources sans pour autant atteindre la tension de claquage desdites jonctions. Généralement, des structures dites factices (« dummies » en anglais) sont ajoutées aux structures fonctionnelles, notamment afin d’éviter des ruptures de périodicités nuisibles lors de certaines étapes de fabrication des circuits intégrés. Dans le cas de mémoire EEPROM ces structures factices comportent des lignes de bit factices.
On emploie alors avantageusement ces lignes de bits factices habituellement inutilisées mais structurellement présentes pour augmenter le potentiel du caisson local.
Plus précisément, au cours d’une opération de programmation, les lignes de bit factices sont avantageusement portées à un potentiel suffisant pour faire s’écouler un courant inverse dans le caisson, au travers d’une jonction PN, et par conséquent faire augmenter le potentiel dudit caisson local.
Ainsi, en d’autres termes, selon un mode de réalisation, le dispositif comprend au moins une ligne de bit factice connectée au caisson local via une jonction PN et les moyens de programmation sont avantageusement configurés pour augmenter le potentiel dudit caisson local en faisant s’écouler un courant inverse dans ladite jonction PN.
Selon un mode de réalisation, les moyens de programmation sont configurés pour appliquer une tension minimale non-nulle sur les lignes de bit des cellules-mémoires non-sélectionnées simultanément à l’application de l’impulsion de programmation sur la ligne de bit d’une cellule-mémoire sélectionnée.
Selon un mode de réalisation, les moyens de programmation sont configurés pour polariser ledit caisson local à une tension inférieure à une tension plafond.
Ladite tension plafond peut être égale à ladite tension minimale non nulle.
Avantageusement, le dispositif peut être configuré pour que le caisson local soit polarisé de manière sensiblement spatialement homogène.
Par ailleurs, le dispositif peut être configuré pour que les moyens de programmation soient aptes à forcer le potentiel dudit caisson local à la masse.
Selon un mode de réalisation, le dispositif comprend des blocs de commande de grilles de contrôle, disposés en dehors dudit caisson local à potentiel flottant et des liaisons électriques connectant lesdits blocs de commande aux grilles de contrôle des cellules-mémoire, en s’étendant au-dessus de certaines au moins des cellules-mémoire du plan-mémoire. L’homme du métier pourra à cet égard se référer à toutes fins utiles à la demande de brevet français n° 1461339 dont le contenu est incorporé à la présente demande de brevet.
Selon un autre aspect, il est également proposé un procédé d’écriture d’une donnée dans une cellule-mémoire d’un plan-mémoire de mémoire du type mémoire morte électriquement effaçable et programmable, comprenant une étape de programmation au cours de laquelle une impulsion de programmation est appliqué sur une ligne de bit sélectionnée, et comprenant lors de l’application de ladite impulsion, une augmentation du potentiel d’un caisson local flottant incorporant ledit plan-mémoire.
Ces modes de réalisation et de mise en œuvre permettent l’obtention de l’équivalent d’une augmentation ayant la valeur de la tension plafond de la tension de claquage des jonctions source-caisson et drain-caisson des transistors d’accès. Par exemple, cette augmentation peut avoir la valeur de ladite tension plafond.
Cela permet notamment d’appliquer des tensions plus élevées sur les lignes de bit et de pouvoir augmenter l’épaisseur des oxydes tunnel des transistors à grille flottante résultant notamment à une meilleur rétention des données, de manière peu encombrante et par exemple pour un dispositif peu consommateur d’énergie.
En outre, la cellule peut fonctionner avec un facteur de couplage réduit, c’est-à-dire ayant une surface inférieure de capacité de couplage ce qui conduit à une cellule-mémoire plus compacte. De plus, un facteur de couplage réduit entraîne généralement une amélioration de l’endurance de la cellule-mémoire, pouvant supporter un plus grand nombre de cycles d’effacement/programmation.
Bien que l’invention puisse s’adapter avantageusement à une mémoire EEPROM, il apparaîtra à l’homme du métier que l’invention peut être adaptée à d’autres types de mémoire non-volatiles, par exemple du type mémoire flash. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 6 représentent schématiquement des modes de réalisation et de mise en œuvre d’un dispositif de mémoire selon l’invention.
Sur la figure 1, la référence DISP désigne un exemple de dispositif de mémoire de type EEPROM selon l’invention.
Ce dispositif DISP comporte un plan mémoire PM de cellules-mémoires CEL, ainsi que des moyens de programmation MPR et d’effacement MEF comportant notamment des moyens HV permettant d’appliquer une tension élevée de programmation ou d’effacement, des décodeur de lignes et de colonnes DECY et DECX ainsi que des moyens de lecture comportant des amplificateurs de lecture AMPL.
Les décodeurs de lignes DECY et de colonnes DECX sont notamment commandés par les moyens de programmation MPR et d’effacement MEF, et sont configurés pour sélectionner une cellule-mémoire en transmettant respectivement un signal sur les lignes de mot et de contrôle WL/CGL et sur les lignes de bit BL, par exemple au moyen de blocs de commande.
Le dispositif DIS comprend également des moyens de commande MCM comportant par exemple des moyens logiques de structure classique capables d’activer notamment les différents moyens de programmation MPR, d’effacement MEF et de lecture AMPL. D’autres moyens classiques présents dans le dispositif de mémoire DISP et non indispensables à la compréhension de l’invention n’ont volontairement pas été représentés sur la figure 1 à des fins de simplification.
La figure 2 représente plus précisément un schéma électronique d’une portion d’un plan-mémoire PM, comportant dans cette représentation un mot-mémoire de 4 octets OCTO à OCT3 de huit cellules-mémoire CEL, commandées sur une ligne de mot WL.
On rappelle ici qu’une cellule-mémoire CEL du type EEPROM comporte un transistor d’état TE à grille flottante possédant de façon classique une grille de commande reliée à une ligne de contrôle CGL (CGL désignant ici l’une quelconques des lignes de contrôle CGLO à CGL3 communes aux cellules-mémoire des octets respectifs OCTO à OCT3), une grille flottante, une région de drain et une région de source reliée à une ligne de source SL. Une telle cellule-mémoire CEL comporte également un transistor d’accès TA possédant une région de source connectée à la région de drain du transistor d’état TE, une région de drain connecté à une ligne de bit BL (de même, BL désigne ici l’une quelconques des lignes de bit BLO à BL7 de chaque octet OCT représentées sur la figure 2), et une grille reliée à une ligne de mot WL.
En outre, des lignes de bit factice DBL et des transistors d’accès factices DTA sont disposés entre chaque octet OCT du mot-mémoire. La source de chaque transistor d’accès factice DTA est commune avec la source du transistor d’accès factice DTA de la rangée suivante.
Ces structures factices (« dummies ») servent par exemple au cours d’étapes de fabrications à éviter les ruptures de périodicité, notamment des matériaux déposés, des gravures, ou des implantations, et ne sont habituellement pas utilisées pour le fonctionnement des dispositifs fabriqués.
Or, dans le dispositif de mémoire selon l’invention, il est avantageusement fait usage des structures factices lors des étapes de programmation du dispositif en fonctionnement.
La figure 3 représente une vue en coupe d’un plan-mémoire PM d’un dispositif selon un mode de réalisation, correspondant au plan AA de la figure 2.
Le plan mémoire PM est réalisé dans et sur un caisson semiconducteur PW, par exemple dopé de type P, isolé électriquement du reste du substrat PSUB dopé de type P par des puits latéraux NW et une couche enterrée NISO, dopés de type N.
Les puits latéraux NW sont en contact avec la couche enterrée NISO et comportent en surface des prises de caisson CNW, dopées de type N. Le caisson PW comporte également des prises de caisson CPW, dopées de type P, reliées aux prises de caisson CNW par des pistes métalliques CCW.
Ainsi, le potentiel de l’ensemble formé par le caisson PW, les puits latéraux NW et la couche enterrée NISO, isolé du substrat PSUB, est flottant.
Dans la suite, à des fins de simplification, lorsqu’on évoque « le potentiel du caisson du caisson local PW », cela désigne en fait le potentiel dudit ensemble.
Dans cette vue en coupe sont représentés les transistors d’état TE des cellules-mémoires CEL, dont la grille de contrôle est référencée CG (CG désigne l’une quelconque des grilles de contrôle CGO à CG3 représentées), la grille flottante FG, et dont la région de drain, formée par une implantation de dopants de type N, est référencée ND.
La région de drain ND d’un transistor d’état TE peut également représenter la région de source NS du transistor d’accès TA de la cellule-mémoire correspondante.
On remarque sur cette figure que chaque octet OCT est séparé d’un octet voisin par une zone de séparation de la taille d’une cellule-mémoire CEL.
Dans lesdites zones de séparation entre deux octets, les lignes de bit factices DBL sont reliées électriquement par des contacts aux drains DND des transistors d’accès factices DTA mais ne sont pas visibles dans le plan de coupe AA.
Les connexions des lignes de bit BL aux régions de drains des transistors d’accès TA et ne sont également pas visibles dans cette représentation.
Les interfaces entre les différentes zones dopées du dispositif forment des jonctions PN équivalent à des diodes. En particulier, les régions de sources des transistors d’accès factices, dopées de type N, sont désignées par la référence DNS et forment une jonction JPN avec le caisson local PW dopé de type P.
Les grilles de contrôles des transistors d’état de huit cellules-mémoires formant un octet OCT sont représentées sous la forme d’une grille de contrôle CG commune, reliée à la ligne de contrôle CGL correspondante.
Comme le montre la figure 4, également selon le plan de coupe AA, les lignes de contrôle CGL relient les cellules-mémoires CEL du plan-mémoire PM à des blocs de commande BLC (BLC désigne ici l’un quelconque des blocs de commande BLCO à BLC3) situés à l’extérieur du plan-mémoire PM. Un même bloc de commande est associé à un octet.
Les blocs de commande BLC comportent des éléments de commandes, tels que des commutateurs de grille de contrôle CGC (CGC désigne ici l’un quelconque des commutateurs CGCO à CGC3 correspondant aux blocs BLCO à BLC3), représentés sous la forme d’un transistor, reliés aux grilles de contrôle CG respectives via les lignes de contrôle CGL respectives.
En outre, les blocs de commande BLC peuvent comprendre par exemple des verrous (« latch ») ou des inverseurs.
Par conséquent, les lignes de contrôle CGL sont réalisés par des métallisations qui « survolent » le plan-mémoire PM.
Dans cette représentation, les blocs de commande BLC sont avantageusement situés en dehors du plan-mémoire PM. Cependant les blocs de commande pourraient être situés à l’intérieur du plan-mémoire PM, par exemple dans des seconds caissons locaux à potentiel fixe, isolés du caisson local PW.
Les tensions appliquées aux lignes de contrôle CGL en effacement et aux lignes de bit BL en programmation sont du même ordre de grandeur, typiquement 13 volts. Cependant, les contraintes de compacité étant moindres dans les blocs de commande BLC, les éléments du bloc de commande, CGC1 à CGC3 par exemple, peuvent être de dimensions relaxées et réalisés de sorte à pouvoir tenir intrinsèquement des hautes tensions (par exemple de 13 volt).
Ainsi, les éléments du bloc de commande n’ont pas besoin d’être dans un caisson local à potentiel flottant pour ne pas subir notamment des fuites à leurs jonctions.
La figure 5 représente un circuit équivalent des jonctions PN d’une portion d’un plan-mémoire PM correspondant à la portion représentée par les figures 2 et 3.
Chaque jonction JTA entre les zones de drains de type N des transistors d’accès TA et le caisson local à potentiel flottant PW de type P est représentée sous la forme d’une diode équivalente. De même, les jonctions JPN entre les zones de drains de type N des transistors d’accès fictifs DTA et le caisson local à potentiel flottant PW de type P sont représentées sous la forme d’une diode équivalente.
Les drains ND et DND des transistors d’accès TA et des transistors d’accès factices DTA sont représentés par les cathodes des diodes équivalentes JTE et JPN, les anodes représentent quant à elles le caisson local à potentiel flottant PW.
La jonction JSUB du substrat, connecté à la masse GND, avec la couche enterrée NISO et les puits latéraux NW, forme une diode équivalente dont l’anode est formée par le substrat PSUB et la cathode par la couche enterrée NISO et les puits latéraux NW.
Les diodes équivalentes aux jonctions JTA et JPN peuvent également représenter les jonctions entre les sources des transistors d’accès TA et des transistors d’accès fictif DTA avec le caisson local PW, dans le cas où les transistors TA et DTA sont dans un état passant.
En outre, le dispositif représenté comprend un transistor Tgnd connecté entre le caisson local PW et la masse GND et commandé par un signal NPR, formant un moyen de forcer le potentiel du caisson local PW à la masse GND.
Le dispositif représenté comprend également un bloc Clamp, formant un moyen de limiter la polarisation du caisson local PW en deçà d’une tension plafond, pouvant comprendre par exemple quatre transistors en configuration de diode à tension de seuil de 0.7V, connectés en série vers la masse GND, permettant de limiter le potentiel du caisson local à une tension plafond d’environ 3V.
La figure 6 représente les tensions appliquées aux éléments du plan mémoire lors d’un cycle d’écriture d’une donnée dans une cellule-mémoire CEL du plan-mémoire PM.
Classiquement, un cycle d’écriture d’une donnée dans une cellule-mémoire sélectionnée comporte une étape d’effacement EF précédant une étape de programmation PR.
Dans l’étape d’effacement EF, les moyens d’effacement MEF sont classiquement configurés pour coupler le drain et la source du transistor d’état TE à la masse GND et pour appliquer sur la ligne de contrôle CG une impulsion d’effacement à une tension d’effacement Vcg ayant une valeur d’effacement, typiquement de l’ordre de 13 volts.
Dans l’étape de programmation PR d’une cellule sélectionnée, les moyens de programmation MPR sont configurés pour relier les lignes de contrôle CG à la masse GND et pour appliquer une impulsion de programmation à une tension de programmation Vsbl sur la ligne de bit BL sélectionnée, typiquement de l’ordre de 13 volts, et rendre passants les transistors d’accès TA en appliquant un potentiel Vswl de typiquement 16 volts sur la ligne de mot WL sélectionnée.
Lors de la programmation PR, les lignes de bit non-sélectionnées et les lignes de mots non-sélectionnées sont à des potentiels respectifs Vnbl et Vnwl non-nul mais suffisamment bas pour éviter les perturbations dans les cellules-mémoire non sélectionnées, par exemple de 3V.
Par conséquent, le potentiel dans les régions de drains et de sources des transistors d’accès TA des cellules-mémoires sélectionnées est égal à la tension de programmation Vsbl, et la tension aux bornes des jonctions JTA peut être supérieure à la tension de claquage Vbd desdites jonctions JTA.
Comme le potentiel du caisson local PW est flottant, son potentiel Vpw va augmenter lors de l’écoulement d’un courant inverse en cas de claquage des jonctions JTA, jusqu’à un potentiel Vpw sensiblement égal à la différence de la tension de programmation et de la tension de claquage (Vpw=Vsbl-Vbd)· Le potentiel Vpw du caisson local augmentant, la tension aux bornes desdites jonctions JTA va diminuer et devenir inférieure à la tension de claquage Vbd·
Cependant, le nombre de cellules sélectionnées et donc de lignes de bit BL à une tension de programmation Vsbl est imprévisible d’un cycle d’écriture à un autre, aucune ligne de bit BL ne pouvant être sélectionnée lors d’un cycle, et toutes pouvant l’être au cours d’un autre.
Ainsi, un nombre trop faible de lignes de bit BL sélectionnées peut engendrer des intensités de courant inverses élevées dans les jonctions JTA, pouvant causer des dégradations. C’est pourquoi les lignes de bit factices DBL sont polarisées électriquement à une tension Vdbl sensiblement égal à la tension de programmation Vsbl, à chaque étape de programmation PR, et quel que soit le nombre de ligne de bit BL sélectionnées, afin d’augmenter le potentiel du caisson local Vpw en faisant s’écouler un courant inverse dans les jonctions JPN.
Le potentiel Vpw du caisson local PW va naturellement augmenter jusqu’à ce qu’un équilibre soit atteint entre les courants s’écoulant dans les jonctions JTA et JPN et les courants s’écoulant vers la masse GND dans la jonction JSUB.
Ainsi, avec Vbd la tension de claquage des jonctions JTA et Vbw le potentiel du casson local PW, la tension Vp maximale applicable sur une ligne de bit, sans causer de dégradation, vaut Vbd+Vbw·
Il est avantageux de limiter le potentiel maximum du caisson local PW par une tension plafond, pouvant être par exemple égale à la tension Vnbl appliquée sur les lignes de bit non-sélectionnées lors des étapes de programmation PR.
Avantageusement, le potentiel du caisson local PW est flottant uniquement lors des étapes de programmation PR des cycles d’écriture, et est forcé à la masse GND le reste du temps.
En outre, une disposition régulière des lignes de bit factices DBL dans le plan-mémoire PM permet que le caisson local PW soit polarisé de manière sensiblement spatialement homogène.
En conclusion, les modes de réalisation et de mise en œuvre du dispositif permettent l’équivalent d’une augmentation de la tension de claquage Vbd des jonctions source-drain des transistors d’accès du plan mémoire, de la valeur de la tension plafond, sans apporter de variation majeur aux architectures et aux dimensions usuelles des dispositifs de mémoires de type mémoires EEPROM.

Claims (10)

  1. REVENDICATIONS
    1. Dispositif de mémoire du type mémoire non volatile électriquement effaçable et programmable, comprenant un plan-mémoire matriciel (PM) de cellules-mémoire (CEL) connectées à des lignes de bit (BL), des moyens de programmation (MPR) configurés pour sélectionner une cellule-mémoire (CEL) et appliquer une impulsion de programmation (Vsbl) sur la ligne de bit (BL) correspondante, caractérisé en ce que ledit plan-mémoire (PM) est situé dans un caisson local à potentiel flottant (PW) et en ce que les moyens de programmation (MPR) sont configurés pour augmenter le potentiel dudit caisson local (PW) simultanément à l’application de l’impulsion de programmation sur la ligne de bit (BL) d’une cellule-mémoire (CEL) sélectionnée.
  2. 2. Dispositif selon la revendication 1, comprenant au moins une ligne de bit factice (DBL) connectée avec ledit caisson local (PW) via une jonction PN (JPN).
  3. 3. Dispositif selon la revendication 2, dans lequel les moyens de programmation (MPR) sont configurés pour augmenter le potentiel dudit caisson local (PW) en faisant s’écouler un courant inverse dans ladite jonction PN (JPN).
  4. 4. Dispositif selon l’une quelconque des revendications précédentes, dans lequel les moyens de programmation (MPR) sont configurés pour appliquer une tension minimale non-nulle sur les lignes de bit (BL) des cellules-mémoires non-sélectionnées simultanément à l’application de l’impulsion de programmation (Vsbl) sur la ligne de bit (BL) d’une cellule-mémoire sélectionnée.
  5. 5. Dispositif selon l’une quelconque des revendications précédentes, dans lequel les moyens de programmation (MPR) sont configurés pour polariser ledit caisson local (PW) à une tension inférieure à une tension plafond.
  6. 6. Dispositif selon les revendications 4 et 5, dans lequel ladite tension plafond est égale à ladite tension minimale non-nulle.
  7. 7. Dispositif selon l’une quelconque des revendications précédentes, configuré pour que ledit caisson local (PW) soit polarisé de manière sensiblement spatialement homogène.
  8. 8. Dispositif selon l’une quelconque des revendications précédentes, configuré pour que lesdits moyens de programmation (MPR) soient aptes à forcer le potentiel dudit caisson local à la masse.
  9. 9. Dispositif selon l’une quelconque des revendications précédentes, comprenant des blocs de commande (BLC0-BLC3) de grilles de contrôle disposés en dehors dudit caisson local à potentiel flottant (PW) et des liaisons électriques (CGL0-CGL3) connectant lesdits blocs de commande (BLC0-BLC3) auxdites grilles de contrôle (CG0-CG3) des cellules-mémoire (CEL), en s’étendant au-dessus de certaines au moins des cellules-mémoire du plan-mémoire (PM).
  10. 10. Procédé d’écriture d’une donnée dans une cellule-mémoire (CEL) d’un plan-mémoire (PM) de mémoire du type mémoire morte électriquement effaçable et programmable, comprenant une étape de programmation (PR) au cours de laquelle une impulsion de programmation (Vsbl) est appliquée sur une ligne de bit (BL) sélectionnée, caractérisé en ce qu’il comprend lors de l’application de ladite impulsion (Vsbl), une augmentation du potentiel d’un caisson local flottant (PW) incorporant ledit plan-mémoire (PM).
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