JPWO2011043012A1 - 不揮発性半導体記憶装置、信号処理システム、及び信号処理システムの制御方法、並びに不揮発性半導体記憶装置の書き換え方法 - Google Patents
不揮発性半導体記憶装置、信号処理システム、及び信号処理システムの制御方法、並びに不揮発性半導体記憶装置の書き換え方法 Download PDFInfo
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Abstract
不揮発性半導体記憶装置において、データ記憶領域１０４と書き換え情報記憶領域１０６とを備えるメモリセルアレイ１０２と、前記書き換え情報記憶領域１０６からの読み出しデータを格納する書き換え情報保持回路１２８とを備える。リファレンスレベル切り換え回路１２０は、前記書き換え情報保持回路１２８の出力により、リファレンスレベル発生回路１１８で発生した複数の読み出し用リファレンスレベルから、読み出し用リファレンスレベルを選択する。読出し回路１１６は、前記選択された読み出し用リファレンスレベルに基づいて、データ記憶領域１０４のメモリセルデータを読み出し、出力する。従って、書き換えによるデータ保持特性の劣化が抑制されると共に、電源の遮断や再供給に影響されずに目的とする動作が実現され、回路規模の削減及び高速読み出し動作が実現される。
Description
本発明は、電気的に書込みと消去が可能な不揮発性半導体記憶装置と、不揮発性半導体記憶装置を制御するプロセッサを含めた信号処理システムに関するものである。
半導体記憶装置は、電源を供給しないと記憶が保持できない揮発性メモリと、電源を供給しなくても記憶が保持できる不揮発性メモリに大別される。揮発性メモリの例としてはＳＲＡＭ（Statｉc Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。一方、不揮発性メモリは不揮発性ＲＯＭと不揮発性ＲＡＭに分けられ、不揮発性ＲＯＭの例としてはフラッシュメモリ（Flash Electrically Erasable and Programmable Read Only Memory）、不揮発性ＲＡＭの例としてはＭＲＡＭ（Magneto-resistive Random Access Memory）やＲｅＲＡＭ（Resistive Random Access Memory）が挙げられる。以降、不揮発性メモリとしてフラッシュメモリを用いて説明するが、本発明はフラッシュメモリに限定されるものではない。
一般に、フラッシュメモリでは、メモリセルのしきい値電圧（以降、メモリセルＶｔという）の変化を記憶動作に利用している。メモリセルＶｔが低い状態を論理１（消去状態）、メモリセルＶｔが高い状態を論理０（書込み状態）と定義し、その中間に読み出し用リファレンスレベルを設定し、メモリセルに電流が流れるか、流れないかで論理１と論理０の判別を行なう。
図１０は、従来のフラッシュメモリのメモリセルＶｔの分布を示す図であり、横軸はメモリセルＶｔ、縦軸はメモリセル数を示している。以下、図１０を用いてフラッシュメモリの書換え動作について説明する。
図１０において、１００１は論理１のメモリセルＶｔの分布、１００２は論理０のメモリセルＶｔの分布、１００３は読み出し用リファレンスレベル、１００４は書込み用ベリファイレベル、１００５は消去用ベリファイレベル、１００６は論理０のメモリセルＶｔの分布、１００７は論理１のメモリセルＶｔの分布である。
図１０（ａ）は書込み動作後のメモリセルＶｔの分布を示す図である。書込み対象のメモリセルに対し、消去状態から書込み用ベリファイレベル１００４までの書込み動作を行う。論理１のメモリセルＶｔの分布１００１と、論理０のメモリセルＶｔの分布１００２の中間に読み出し用リファレンスレベル１００３が設定され、メモリセルに電流が流れるときは論理１、流れないときは論理０と判別する。
図１０（ｂ）は消去前書込み動作後のメモリセルＶｔの分布を示す図である。データ書換え時は、一度消去動作を実行してから書込み動作を行うが、フラッシュメモリでは、消去動作の前に消去前書込みと呼ばれる動作を実行する。フラッシュメモリは一括消去であるため、論理１のメモリセルと論理０のメモリセルには同じ消去ストレスが印加される。その場合、メモリセルＶｔが低い論理１のメモリセルには過剰な消去ストレスが印加され（具体的には、メモリセルＶｔの高い論理０が消去状態となるまで消去ストレスが印加されるため）、リーク電流を流すなど信頼性にも悪影響を与える。これを抑制するため、消去動作前には消去前書込み動作を実行し、メモリセルＶｔの分布を論理０のメモリセルＶｔの分布１００６にそろえる。
図１０（ｃ）は消去後のメモリセルＶｔの分布を示す図である。消去前書込み動作後の論理０の書込み状態から、消去用ベリファイレベル１００５までの消去動作を行う。
その結果、論理１のメモリセルＶｔの分布１００７となり、その後の書込み動作により図１０（ａ）に戻る。
上記の不揮発性メモリの第１の問題点は、記憶データを書換えるたびにメモリセルの書込み、消去特性やデータ保持特性の劣化が促進される。すなわち、記憶データの書換えに対して、毎回メモリセルの状態を初期状態にリセットするための消去動作が必ず実施され、絶縁膜等に電界ストレスが加わり、それが蓄積されデータ保持特性が劣化する。
第２の問題点は、記憶データの書換え時間が長いことである。すなわち、記憶データの書換えに対して、毎回書込み動作前に消去前書込み動作と消去動作が組になって実施されるため、全体として書換え時間が長くなる。
この課題に対する解決策として、例えば特許文献１では、記憶データの書換えに対して、毎回メモリセルの状態を初期状態にリセットするための消去動作の回数を低減し、絶縁膜等への電界ストレスを低減させることにより、データ保持特性の劣化を抑制する技術が提案されている。この技術は、３種類以上のしきい値電圧が設定可能なメモリセルと、複数の読み出し用リファレンスレベルを備え、書換え動作時に読み出し用リファレンスレベルを変更することにより消去動作を削減するものである。
以下に、特許文献１記載のフラッシュメモリに関して述べる。
図１１はフラッシュメモリのメモリセルＶｔの設定領域を示す図である。尚、メモリセルＶｔは最低Ｖｔ（Ｖｔｍｉｎ）と最高Ｖｔ（Ｖｔｍａｘ）の間に設定可能で、消去動作により低レベルに設定される。
図１１中のＢ１，Ｂ２，Ｂ３〜Ｂ（ｉ）はメモリセルＶｔの設定領域を示しており、しきい値Ｖｔの最小値と最大値Ｖｔｍｉｎ、Ｖｔｍａｘの間に設定される。また、ＶＲ１，ＶＲ２，ＶＲ３〜ＶＲ（ｉ）−１は読み出し用リファレンスレベルである。
図１２はフラッシュメモリの２値情報記憶時のデータ状態を示す図である。先ず、１回目の書込みでは全てのメモリセルの記憶データを消去し、メモリセルＶｔを設定領域Ｂ１（論理１）に置き、データ書込みを実行して論理０を記憶するメモリセルＶｔを設定領域Ｂ２まで高くする。この状態での記憶データ読み出しは読み出し用リファレンスレベルをＶＲ１として実行し、このリファレンスレベルよりメモリセルＶｔが低いときには論理１、高いときには論理０と判断して出力する。
２回目の書込みでは消去動作を行わず、論理０を記憶するメモリセルＶｔを設定領域Ｂ３まで高くする。この状態での記憶データ読み出しは読み出し用リファレンスレベルをＶＲ２として実行し、このリファレンスレベルよりメモリセルＶｔが低いときには論理１、高いときには論理０と判断して出力する。従って、メモリセルＶｔが設定領域Ｂ１、Ｂ２にあるメモリセルの記憶データは論理１となる。
これは設定領域Ｂ２にあるメモリセルのデータが論理０から論理１に変化したことを示している。
同様に、ｍ回目の書込みでは、論理０を記憶するメモリセルＶｔを設定領域Ｂ（ｉ）まで高くする。この状態での記憶データ読み出しは読み出し用リファレンスレベルをＶＲｉ−１として実行し、このリファレンスレベルよりメモリセルＶｔが低いときには論理１、高いときには論理０と判断して出力する。従って、メモリセルＶｔが設定領域Ｂ１、Ｂ２〜Ｂｉ−１にあるメモリセルの記憶データは論理１となる。
ｍ＋１回目の書込みでは、全てのメモリセルＶｔが設定領域を使用し尽くしたので、１回目の書込み動作と同様、データ書込み前に消去動作を行い全てのメモリセルの記憶データを消去し、メモリセルＶｔを設定領域Ｂ１（論理１）に戻した後、データ書込みを実行して論理０を記憶するメモリセルＶｔを設定領域Ｂ２まで高くする。同時に、読み出し用リファレンスレベルもＶＲ１に戻す。
このように、ｍ回の書込み動作に対して１回の消去動作しか行う必要がなくなるため、ｍ−１回の消去動作に要する時間が短縮されてデータ書換えが高速になると共に、絶縁膜等に加わる電界ストレスがｍ分の１に低減され、メモリセルの書込み消去特性やデータ保持特性の劣化が抑制される。
図１３は、図１１及び図１２で示す書換え動作を実現するためのフラッシュメモリの回路構成を示すブロック図である。フラッシュメモリは、複数のセクタ０〜ｉに分割されたメモリセルアレイ１３０１、データ書込み動作の回数を計数するセクタステータスレジスタ０〜ｉ１３０２、読み出し用及び書込み用リファレンスレベルを発生するリファレンスレベル発生回路１３０３、セクタステータスレジスタ１３０２の保持する計数情報によって読み出し用及び書込み用リファレンスレベルを制御するレジスタ制御回路１３０４、外部アドレスを取り込むアドレスバッファ１３０５、入力された外部アドレスによりセクタ内のメモリを選択するローデコーダ１３０６、カラムデコーダ１３０７、カラムセレクター１３０８、読み出し及び書込みを行うセンスアンプ及びライトアンプ１３０９、外部とのデータの入出力を行うＩ／Ｏバッファ１３１０、更にこれらの動作を制御する制御回路１３１１を含んで構成される。
以下に、上記の構成からなるフラッシュメモリの動作を説明する。図１４は４つのメモリセルＶｔ設定領域を有するフラッシュメモリセルに２値情報を書込む手順を示すフローチャート図である。
先ず、外部からデータ書込み命令が入力されると、制御回路１３１１からデータ書込み命令信号（Ｉ）ＰＲＯＧが活性化されてロウレベルの信号が出力される。次に入力アドレス信号ＸＡ（ｉ）及びＹＡ（ｉ）により選択されたセクタの書込み状態をセクタステータスレジスタ１３０２から情報ＳＲ（０）及びＳＲ（１）として読み出す。これら２つの信号に応答して、レジスタ制御回路１３０４はリファレンスレベル制御信号ＳＲ（１０）を出力する。
リファレンスレベル制御信号ＳＲ（１０）を判定し（１４０１）、論理００又は論理０１であれば、レジスタ制御回路１３０４は読み出し用及び書込み用リファレンスレベルを各々“０１”又は“１０”に変更（高く）するための信号ＩＮＣをセクタステータスレジスタ１３０２へ出力し、セクタステータスレジスタ１３０２の内容を書換える（１４０２）。
一方、リファレンスレベル発生回路１３０３では新たに検出された読み出し用及び書込み用リファレンスレベルに応じた電圧ＶＲＲＥＦ，ＶＰＲＥＦを発生し、ライトアンプ１３０９を介して、記憶データの書込み動作を実行する（１４０３、１４０４）。
一方、リファレンスレベル制御信号ＳＲ（１０）が論理１０の時は、データ書き込みに先立ち、内部消去命令ＩＥＲＡＳＥが活性化され、選択セクタの消去が実行される（１４０５）。このとき、レジスタ制御回路１３０４からは、セクタステータスレジスタ１３０２のリセット信号ＲＳＴが出力され、レジスタをリセットする（１４０６）。
消去が終了すると、リセットされたリファレンスレベル制御信号ＳＲ（１０）に基づき、リファレンスレベル発生回路１３０３から読み出し用及び書込み用リファレンスレベルに応じた電圧（ＶＲＲＥＦ，ＶＰＲＥＦ）を発生し、記憶データの書込みを実行する（１４０７、１４０８）。
フラッシュメモリへのデータ書込みに際しては、図１４で説明した手順に基づいてセクタ毎に書込み動作が行われる。従って、各セクタでデータの書込み頻度が異なると各セクタステータスレジスタの内容も異なる。セクタステータスレジスタは内容が外部信号又は入力コマンドにより任意に書換えられるようなセット／リセット機能を有するカウンタ又はシフトレジスタであって、その初期内容は出荷時に設定される。
図１３に示すフラッシュメモリの構成においては、セクタステータスレジスタ１３０２にデータ書換え動作の回数が保持されている状態で、前述の動作を実現できるが、電源の供給が遮断されると、保持されていた書換え動作回数の情報が消失してしまう。従って、電源再投入時にはステータスレジスタ１３０２の内容は不定となり、適切なリファレンスレベルを設定することができなくなり、メモリセルに記憶されているデータを正しく読み出すことができない。
また、異なる書換え回数となっているセクタを連続して読み出す動作においては、セクタが切り替わるアドレスにおいて、リファレンスレベルの切り換えを行う必要がある。リファレンスレベルはアナログ信号であり、切り換えた場合には安定するまでの時間が必要となり、メモリセルアレイ１３０１からの読出しを高速に行う場合の妨げとなる。
また、ｍ＋１回目の書込み動作に対しては必ず消去動作を伴うため、従来例でのフラッシュメモリを使用するシステムにおいては、高速な書換え動作を任意に指定できないため、書換え高速化のメリットを活かしきれない。
本発明の目的は、書換え速度の高速化と、書換えによるデータ保持特性の劣化を抑制し、書換え特性の向上を実現するとともに、電源の遮断や再供給に影響されずに、目的とする動作を実現し、回路規模の削減及び、高速読み出し動作を実現する技術を提供することにある。
本発明において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
請求項１記載の発明の不揮発性半導体記憶装置の要部は、データ記憶領域と書換え情報記憶領域とを備えるメモリセルアレイと、上記メモリセルアレイのメモリセル記憶状態を判定する読出し回路と、前記書換え情報記憶領域からの読み出しデータを格納する書換え情報保持手段と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）と、前記書換え情報保持手段の出力により読み出し用リファレンスレベルを選択する選択手段とを備える構成を特徴とする。
上記不揮発性半導体記憶装置では、書換え情報を不揮発性メモリに記憶させることにより、電源の供給がなくても書換え情報が保持される。電源投入時などに各セクタの書換え情報を読み出し、その情報を書換え情報保持手段に格納し、その情報によって読み出し用リファレンスレベルを設定することにより、データ記憶領域のメモリセルに記憶されているデータを読み出すことができる。
請求項２記載の発明の不揮発性半導体記憶装置の要部は、データ記憶領域と書換え情報記憶領域を備えたメモリセルアレイと、データ記憶領域のメモリセル記憶状態を判定するための第１の読出し回路と、書換え情報記憶領域のメモリセル記憶状態を判定するための第２の読出し回路と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）と、書換え情報記憶領域に接続された第２の読出し回路の出力により読み出し用リファレンスレベルを選択する選択手段とを備えることを特徴とする。
上記不揮発性半導体記憶装置では、読み出し及び書換え動作時において、各セクタの書換え情報を読み出し、その情報によって読み出し用リファレンスレベルを設定することにより、データ記憶領域のメモリセルに記憶されているデータを読み出すことができる。但し、読み出し及び書換え動作毎に、書換え情報の読み出し動作と読み出し用リファレンスレベルの設定を実行するため、低速読み出し動作用の回路構成となっている。
請求項３記載の発明の不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、前記データ記憶領域のメモリセル記憶状態を判定するための第１及び第２の読出し回路と、前記書き換え情報記憶領域からの読み出しデータを格納する書き換え情報保持手段とを備えると共に、第１の記憶状態を第１の論理値、第２の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するため前記第１の読出し回路へ与えられる第１の読み出し用リファレンスレベル（第１の読み出し用リファレンス信号）と、前記第１の記憶状態及び前記第２の記憶状態を第１の論理値、第３の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するため前記第２の読出し回路へ与えられる第２の読み出し用リファレンスレベル（第２の読み出し用リファレンス信号）とを有し、更に、前記書き換え情報保持手段の出力により前記第１の読出し回路の出力又は前記第２の読出し回路の出力の何れか一方を選択して前記データ記憶領域のメモリセル読み出しデータを出力することを特徴とする。
請求項４記載の発明は、前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記第１の状態が消去レベル状態、前記第２の状態が第１の書き込みレベル状態であり、前記第３の状態が前記第１の書き込みレベルとは異なる第２の書き込みレベル状態であることを特徴とする。
請求項５記載の発明は、前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記第１の論理値が論理１、前記第２の論理値が論理０であることを特徴とする。
請求項６記載の発明は、前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記第１の論理値が論理０、前記第２の論理値が論理１であることを特徴とする。
請求項７記載の発明は、請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記書き換え情報保持手段は、前記書き換え情報記憶領域からの読み出しデータを記憶するレジスタより成ることを特徴とする。
請求項８記載の発明は、前記請求項１に記載の不揮発性半導体記憶装置において、前記読み出し用リファレンス信号選択手段は、前記書き換え情報保持手段の出力により制御されるスイッチにより成ることを特徴とする。
請求項９記載の発明は、前記請求項２に記載の不揮発性半導体記憶装置において、前記読み出し用リファレンス信号選択手段は、前記第２の読出し回路の出力により制御されるスイッチにより成ることを特徴とする。
請求項１０記載の発明は、前記請求項３に記載の不揮発性半導体記憶装置は、更に、前記書き換え情報保持手段の出力により前記第１の読出し回路の出力又は前記第２の読出し回路の出力の何れか一方を選択する選択手段を備えることを特徴とする。
請求項１１記載の発明の不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路と、前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備えると共に、前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、更に、前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段を備え、前記制御コマンド信号として消去コマンドを受け取ると、前記読み出し用リファレンス信号を選択的に切り換え、前記状態信号を制御コマンド受付可能状態として出力することを特徴とする。
請求項１２記載の発明の不揮発性半導体記憶装置の要部は、データ記憶領域と書換え情報記憶領域を備えるメモリセルアレイと、データ記憶領域のメモリセル記憶状態を判定するための複数の読出し回路と、書換え情報記憶領域からの読み出しデータを格納する書換え情報保持手段と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、前記状態信号を制御コマンド受付可能状態として出力することを特徴とする。
上記不揮発性半導体記憶装置では、電源投入時などに各セクタの書換え情報を読み出し、その情報を書換え情報保持手段に格納し、その情報によって読出し回路の出力を選択することにより、データ記憶領域のメモリセルに記憶されているデータを読み出すことができる。これより、読み出し用リファレンスレベルを設定する必要がないので、高速読み出し動作用の回路構成となっている。
請求項１３記載の発明の信号処理システムの要部は、不揮発性半導体記憶装置とプロセッサとを備え、前記不揮発性半導体記憶装置は、データ記憶領域と書換え情報記憶領域を備えるメモリセルアレイと、データ記憶領域のメモリセル記憶状態を判定するための読出し回路と、アドレス信号及び制御信号を入力するための信号端子と、データの入出力及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）と、複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段とを備え、制御コマンド信号として消去コマンドを受け取ると、読み出し用リファレンス信号を選択的に切り換え、状態信号を制御コマンド受付可能状態として出力するものであり、前記プロセッサは、前記不揮発性半導体記憶装置のアドレス信号及び制御信号を出力するための信号端子と、データの入出力及び制御コマンド信号を出力するための信号端子と、状態信号を入力するための信号端子とが接続されており、更に、前記プロセッサは、前記不揮発性半導体記憶装置に対して消去コマンドを出力し、不揮発性半導体記憶装置の状態信号を読み取り、不揮発性半導体記憶装置の消去動作が完了したかどうかを判定することを特徴とする。
上記信号処理システムでは、不揮発性半導体記憶装置の消去動作の大半は読み出し用リファレンスレベルを切り換えることで完了するので、プロセッサは不揮発性半導体記憶装置に対して消去コマンドを出力後、直ぐに消去動作完了の状態信号を読み取ることができ、次の動作が実行可能な状態となる。
請求項１４記載の発明の信号処理システムは、不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムであって、前記不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイを備えると共に、前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、更に、前記データ記憶領域のメモリセル記憶状態を判定するため前記複数の読み出し用リファレンス信号が入力される複数の読出し回路と、前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備え、前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、前記状態信号を制御コマンド受付可能状態として出力するものであり、前記プロセッサは、前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、データの入出力、及び前記制御コマンド信号を出力するための信号端子と、前記状態信号を入力するための信号端子が接続され、更に、前記プロセッサは、前記不揮発性半導体記憶装置に対して前記消去コマンドを出力し、前記不揮発性半導体記憶装置の前記状態信号を読み取り、前記不揮発性半導体記憶装置の消去動作が終了したかどうかを判定することを特徴とする。
請求項１５記載の発明は、前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、前記メモリセルの複数の記憶状態は、複数のしきい値であることを特徴とする。
請求項１６記載の発明は、前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、前記メモリセルの複数の記憶状態は、複数の抵抗値であることを特徴とする。
請求項１７記載の発明は、前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、前記読み出し用リファレンス信号は、読み出し用基準電流値であることを特徴とする。
請求項１８記載の発明は、前記請求項１３又は１４に記載の信号処理システムにおいて、前記状態信号は、動作中又は制御コマンド受付可能として特定信号端子に出力されるレディー/ビジー信号であることを特徴とする。
請求項１９記載の発明は、前記請求項１３又は１４に記載の信号処理システムにおいて、前記状態信号は、動作中又は動作完了を表す信号としてデータ端子に出力されるデータポーリング信号であることを特徴とする。
請求項２０記載の発明の信号処理システムの書き換え時の制御方法の要部は、上記信号処理システムにおいて、メモリセルアレイが複数の消去単位に分割されており、プロセッサは、不揮発性半導体記憶装置の第１の消去単位の書き換え情報を読み取り、読み出し用リファレンス信号を切り換えることで消去動作が完了しないときには、前記第１の消去単位とは異なる第２の消去単位への消去コマンドを出力することを特徴とする。
上記信号処理システムの書き換え時の制御方法では、不揮発性半導体記憶装置の消去動作が読み出し用リファレンス信号を切り換えることで消去動作が完了しないとき、つまりメモリセルの記憶状態を変更する必要があるときには、異なる消去単位への消去コマンドを出力するので、常に高速な書き換え動作が実現できる。
請求項２１記載の発明の信号処理システムの制御方法は、不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムの制御方法であって、前記不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備え、複数の消去単位に分割されたメモリセルアレイを備え、前記メモリセルの記憶データを読み出すための複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、更に、前記メモリセルの状態を判定するため前記複数の読み出し用リファレンス信号が入力される複数の読出し回路と、前記メモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子と、前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段とを備え、前記プロセッサは、前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、データの入出力、及び前記制御コマンド信号を出力するための信号端子と、前記状態信号を入力するための信号端子とが接続され、前記不揮発性半導体記憶装置は、前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、前記状態信号を制御コマンド受付可能状態として出力し、前記プロセッサは、前記不揮発性半導体記憶装置から第１の消去単位の書き換え情報を読み取り、消去コマンド出力時に前記第１の消去単位のメモリセルの記憶状態を変更する必要があるとき、前記第１の消去単位とは異なる第２の消去単位に対する消去コマンドを出力することを特徴とする。
請求項２２記載の発明は、前記請求項２０又は２１に記載の信号処理システムの制御方法において、前記プロセッサは、前記第２の消去単位に対する書き込みコマンドを出力後、前記不揮発性半導体記憶装置の前記状態信号を読み取り、制御コマンド受付可能状態であれば、前記第１の消去単位を初期状態まで消去することを特徴とする。
請求項２３記載の発明は、前記請求項２０又は２１に記載の信号処理システムの制御方法において、前記複数の消去単位は、互いに異なるＮ個(Ｎ≧２)の消去単位であって、前記プロセッサは、前記書き込みコマンドの出力に対し、Ｎ個の消去単位のうちの何れかの消去単位に対する書き込みコマンドを出力することを特徴とする。
請求項２４記載の発明の不揮発性半導体記憶装置の書き換え方法は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路とを備えると共に、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、前記複数の読み出し用リファレンス信号を用いて読み出しを行う不揮発性半導体記憶装置の書き換え方法であって、前記データ記憶領域に第１の論理値又は第２の論理値が書き込みされた第１のデータ状態からの書き換え動作は、前記書き換え情報記憶領域の情報が規定値未満の回数の時は、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の書き込み用リファレンスレベルを選択し、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記書き換え情報記憶領域の情報が前記規定値の時は、前記データ記憶領域及び前記書き換え情報記憶領域を消去し、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記規定値は、選択可能な前記複数の読み出し用リファレンス信号数と関連付けられて設定されることを特徴とする。
請求項２５記載の発明の不揮発性半導体記憶装置の書き換え方法は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、高速書き換えモード信号端子と、前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路とを備えると共に、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、前記複数の読み出し用リファレンス信号を用いて読み出しを行う不揮発性半導体記憶装置の書き換え方法であって、前記データ記憶領域に第１の論理値又は第２の論理値が書き込みされた第１のデータ状態からの書き換え動作は、前記書き換え情報記憶領域の情報が第１の設定値未満で且つ前記高速書き込みモード信号端子が有効な時、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記書き換え情報記憶領域の情報が第１の設定値未満でない、又は、前記高速書き込みモード信号端子が無効な場合に、前記書き換え情報記憶領域の情報が第２の設定値未満の時は、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記書き換え情報記憶領域の情報が第２の設定値の時は、前記データ記憶領域及び前記書き換え情報記憶領域を消去し、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記第1の規定値及び前記第２の規定値は選択可能な前記複数の読み出し用リファレンス信号数と関連付けられて、前記第１の規定値は前記第２の規定値よりも大きな値を設定されることを特徴とする。
請求項２６記載の発明は、前記請求項２４又は２５に記載の不揮発性半導体記憶装置の書き換え方法において、前記読み出し用リファレンス信号は、互いに異なる２以上の整数Ｍ個の読み出し用リファレンス信号であって、前記読み出し用リファレンス信号の選択は、Ｍ個の読み出し用リファレンス信号から特定の読み出し用リファレンス信号を選択し、データ状態は、互いに異なる２以上の整数Ｍ個のデータ状態が存在し、前記書き込み動作は、Ｍ個のデータ状態のうちの何れかのデータ状態に書き込みすることを特徴とする。
以上説明したように、本発明の不揮発性半導体記憶装置によれば、書換え速度の高速化と、書換えによるデータ保持特性の劣化を抑制し、書換え特性の向上を実現するとともに、電源の遮断や再供給に影響されずに、目的とする動作を実現し、回路規模の削減及び、高速読み出し動作を実現することができる。
本発明は、図１１に示すような、複数のメモリセルＶｔ設定領域を用いるものである。
以下、本発明の実施形態について図面を参照しながら説明する，尚、本実施形態はあくまで一例であり、必ずしもこの形態に限定されるものではない。
（実施形態１）
図１に本発明の第１の実施形態におけるフラッシュメモリ１００の構成図を示している。同図においては、データ入出力ビット幅が８ビットであり、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を有する場合についての構成例を示しており、図をもとに、先ずこの実施形態のフラッシュメモリの構成及び動作の概要について説明する。
図１に本発明の第１の実施形態におけるフラッシュメモリ１００の構成図を示している。同図においては、データ入出力ビット幅が８ビットであり、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を有する場合についての構成例を示しており、図をもとに、先ずこの実施形態のフラッシュメモリの構成及び動作の概要について説明する。
図１に示すフラッシュメモリ１００は、個別に消去が可能な複数の消去単位であるセクタ０（１０４−１）、セクタ１（１０４−２）、セクタ２（１０４−３）及びセクタ３（１０４−４）から成るデータ記憶領域１０４と、該複数の消去単位の各々に対応した記憶領域１０６−１、１０６−２、１０６−３及び１０６−４から成る書換え情報記憶領域１０６とを有した、データを記憶するためのメモリセルアレイ１０２を備えており、このメモリセルアレイ１０２はフラッシュメモリセルがワード線ＷＬ（０）〜ＷＬ（ｎ）と、ビット線ＢＬ（０）〜ＢＬ（ｍ）との交点に、格子状に配置されている。データ記憶領域１０４のメモリセルと書換え情報記憶領域１０６のメモリセルとは同一ワード線に共通接続されており、ワード線を選択することにより接続されたメモリセルを共通に選択することが可能となっている。
ローデコーダ１１０にはアドレス入力端子Ａｉｎ（ｉ：０）に与えられるアドレス入力信号のうちのローアドレスＲＡがアドレスバッファ１１４を介して供給され、フラッシュメモリ１００の各種動作モードに応じてメモリセルアレイ１０２のワード線ＷＬ（０）〜ＷＬ（ｎ）に対して必要となる電位を供給する。
フラッシュメモリ１００の読み出しモード及び書込みモードにおいては、ローデコーダ１１０はローアドレスＲＡをデコードして、任意の１本のワード線を選択する信号を出力し、読出しモードにおいては３Ｖ程度の電位を、書込みモードにおいては１０Ｖ程度の電位を与える。
メモリセルのしきい値を初期状態に設定するフラッシュメモリ１００の消去動作においては、選択するセクタに対応するワード線を一括選択し、−８Ｖ程度の電位を与える。
メモリセルアレイ１０２のビット線ＢＬ（０）〜ＢＬ（ｍ）は各々カラムスイッチ１０８に接続され、更に指定される８本のビット線がこのカラムスイッチ１０８を介して選択的にデータバスＤＢ（７：０）に接続される。カラムスイッチ１０８にはカラムデコーダ１１２から選択信号が供給される。また、カラムデコーダ１１２にはアドレスバッファ１１４を介してカラムアドレスＣＡが供給され、このカラムアドレスＣＡをデコードして、対応するビット線選択信号を出力する。カラムデコーダ１１２からのビット線選択信号により８本のビット線とデータバスＤＢ（７：０）とを選択的に接続する。
データバスＤＢ（７：０）には書込み／消去回路１２２が接続されており、この書込み／消去回路１２２は、データバスＤＢ（７：０）の各々に対応して８個の書込み回路を備えている。フラッシュメモリ１００の書込みモードにおいて、データ入出力端子ＤＱ（７：０）から入力バッファ１２６を介して入力される書込みデータを書込むために、データバスＤＢ（７：０）を介してメモリセルアレイ１０２の選択された８本のビット線に書込電位を与えることにより、選択された８個のメモリセルにデータを書込む。このとき、選択された８本のビット線に与えられる書込み信号は、書込みを行うビット線に対しては＋６ｖ程度とされ、書込みを行わないビット線に対しては接地電位とされる。
メモリセルのしきい値を論理１１である初期状態に設定するフラッシュメモリ１００の消去動作においては、カラムスイッチ１０８は全てのビット線ＢＬ（０）〜ＢＬ（ｍ）を選択するよう制御され、書込み／消去回路１２２から＋６ｖ程度の電位が全てのビット線ＢＬ（０）〜ＢＬ（ｍ）に対して与えられる。
データバスＤＢ（７：０）は、更に、読出し回路１１６に接続されており、この読出し回路１１６は、データバスＤＢ（７：０）の各々に対応して８個の読出し回路を備えている。この読出し回路１１６は、読み出しモードでのメモリセルアレイ１０２からの選択されたメモリセルデータの読み出しと、書込みモードでの書込みベリファイのためのデータ読み出し及び、消去モードでの消去ベリファイのためのデータ読み出しに用いられる。
読出し回路１１６でのデータ読み出しは、メモリセルアレイ１０２の選択された８個のメモリセルから８本のビット線及びデータバスＤＢ（７：０）を介して出力されるデータを、リファレンスレベル切り換え回路１２０から出力される読出し用リファレンスレベルＲＥＦを用いて判定し、その判定結果を、出力バッファ１２４を介してデータ入出力端子ＤＱ（７：０）に出力する。このとき、読出し回路１１６は、メモリセルアレイ１０２の選択された８本のビット線に対して＋１ｖ程度の電圧を与える。
ここで、読出し用リファレンスレベル（読出し用リファレンス信号）ＲＥＦを設定するための回路ブロックであるリファレンスレベル発生回路（リファレンス信号発生回路）１１８、リファレンスレベル切り換え回路（読出し用リファレンス信号選択手段）１２０及び書換え情報保持回路（書換え情報保持手段）１２８の具体回路構成例を図２に示している。前記リファレンスレベル発生回路１１８はメモリセルアレイ１０２に配置されたフラッシュメモリセルと同一構成のメモリセル２０８、２１０及び２１２を備えており、各メモリセル２０８、２１０及び２１２のしきい値を各々異なる値に設定し、ドレイン端子及びゲート端子は各々共通接続され、メモリセルアレイ１０２のメモリセルと同一のドレイン電位ＶＤ及びゲート電位ＶＧに接続することにより、リファレンスレベル（リファレンス信号）としてのメモリセル電流Ｉｒ１、Ｉｒ２及びＩｒ３を発生し、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を判定するためのリファレンスレベル（リファレンス信号）ＲＥＦ１、ＲＥＦ２及びＲＥＦ３として出力する。
前記リファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３は、読出し、書込みベリファイ、消去ベリファイ用として、各動作時にメモリセル２０８、２１０及び２１２のゲート電位ＶＧを変更することにより適切な値を設定することが可能である。また、読出し、書込みベリファイ、消去ベリファイ用として、各々異なる値のレベルを備えて、各動作に応じて切り換えることにより適切な値を設定することも可能であるが、同様の動作によりメモリセルアレイ１０２からの読出しを行うものであり、本実施形態の説明においては読み出し用リファレンスレベルとしての説明のみを行う。読み出し用リファレンスレベルにおいては、リファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３は各々、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域の各中間レベルに設定される値である。
書換え情報保持回路１２８は、メモリセルアレイ１０２内の各セクタ（１０４−１〜１０４−４）に対応した書換え情報記憶領域１０６−１〜１０６−４に書き込まれる情報と同一の情報を記憶するレジスタ１（２００）〜レジスタ４（２０６）及び、選択回路２０８を備えており、アドレス入力端子Ａｉｎ（ｉ：０）に与えられるアドレス入力信号のうちのセクタアドレスＳＡに応じて選択回路２０８により対応するレジスタの出力を選択して書換え情報ＣＮＴとして出力する。
リファレンスレベル切り換え回路１２０は、トランジスタ２１４、２１６及び２１８を備え、書換え情報保持回路１２８から出力される書換え情報ＣＮＴにより制御されるスイッチを構成しており、リファレンスレベル発生回路１１８により発生されたリファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３の何れかを選択的してファレンスレベルＲＥＦとして読出し回路１１６へ与えている。
本実施形態のフラッシュメモリ１００は、更に外部端子ＮＣＥ、ＮＯＥ及びＮＷＥを介して供給される制御信号と、アドレス入力端子Ａｉｎ（ｉ：０）及びデータ入出力端子ＤＱ（７：０）を介して入力される動作コマンド入力により設定されるフラッシュメモリ１００の動作モードに応じて各種回路ブロックの動作を制御するための内部制御信号を発生するとともに、内部動作状態が動作中であるか、又は動作コマンド受付可能状態かを表す状態信号であるレディー／ビジー信号（以下、ＲＹ／ＢＹ信号）を出力する制御回路１３０を備えている。
制御回路１３０は、動作コマンド（書込み又は、消去動作コマンド）を受けて、その動作を実行中であるか又は、動作完了であるかを示すために、データ入出力端子ＤＱ（７：０）端子の特定ビットを用いて状態信号を出力する。
また、電源電圧ＶＣＣをもとに各種動作モードで必要となる内部電圧を発生するための電圧発生回路１３２を備えている。
ここで、メモリセルアレイ１０２のデータ記憶領域１０４に対する書換え動作を説明する。
データの書換えは、対象となるセクタの消去後にデータ書込みを実施する。消去動作を実行する際には、制御回路１３０からの制御信号により、書換えを行うセクタに対応した書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６に対して図３に示すような書換え情報（あ）の書込みを行う。レジスタ２００〜２０６に書き込まれた書換え情報に基づいて選択されるリファレンスレベルＲＥＦの値（い）を合わせて示している。
本実施形態においては、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を用いているため、書換え情報としては２ビットの信号を用いているが、書換え情報のビット数を増やすことにより、より多くのしきい値設定領域数を用いることができる。
図３（ａ）はメモリセルを論理１１のしきい値領域である初期状態に設定する消去動作（以降、消去動作と記す）が実行された場合であり、リファレンスレベルＲＥＦとしてＲＥＦ１が選択されることにより、しきい値が論理１１に設定されたメモリセルをＡＬＬ“１”データとして読み出すことができる。この状態から、データ記憶領域１０４に対する論理０１のしきい値領域へのデータ書込みをおこうことにより、書換え動作を完了する。書込まれたデータは、リファレンスレベルＲＥＦ１を用いて、読出し回路１１６により判定することができる。
論理０１のしきい値領域へデータが書き込まれた状態から、データ書換えのための消去動作を実行する際には、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６に対して図３（ｂ）に示す書換え情報の書込みが行われる。このため、選択回路２０８の書換え情報ＣＮＴの値が変更され、リファレンスレベル切り換え回路１２０はリファレンスレベルＲＥＦ２を選択し、読出し回路１１６へ出力する。このことにより、論理１１領域及び論理０１領域に設定されたメモリセルの記憶情報は、共に “１”データとして読み出されることになり、消去動作を実施したのと等価な状態になる（以降、擬似消去動作と記す）。この状態から、データ記憶領域１０４に対する論理１０のしきい値領域へのデータ書込みを行い、書換えを完了する。書き込まれたデータは、リファレンスレベルＲＥＦ２を用いて、読出し回路１１６により判定することができる。
論理１０のしきい値領域へデータが書き込まれた状態からの書換え動作は上記動作と同様に、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作を実行した後に、データ記憶領域１０４に対する論理００のしきい値領域へのデータ書込みを行い、書換えを実現する。
論理００のしきい値領域へデータが書き込まれた状態からの書換え動作は、メモリセルのしきい値変更を伴う消去動作により、メモリセルを論理１１のしきい値領域である初期状態に設定する動作を実行し、書換え情報記憶領域１０６及び書換え情報保持回路１２８内のレジスタ２００〜２０６は図３（ａ）に示す状態に設定した後に、前述の動作を繰り返す。
このように、図１に示す実施形態の構成により、消去動作実行時に書換え情報記保持回路１２８内のレジスタ２００〜２０６へ図３に示す書換え情報を書込むことにより、しきい値の変更を行うことなしに消去動作を実現することが可能となる。しかしながら、フラッシュメモリ１００への電源供給を遮断すると、レジスタ２００〜２０６に書き込まれた書換え情報は消失してしまうため、書込まれたデータを正しく読み出すための適切なリファレンスレベルを選択するためには、電源再投入後にレジスタ２００〜２０６の記憶内容を復元する必要がある。
このため、図１に示す構成においては、電源投入時での制御回路１３０からの制御により、メモリセルアレイ１０２の書換え情報記憶領域１０６の記憶情報を順次読出し回路１１６により読出し、レジスタ２００〜２０６への書込みを実行する。書換え情報記憶領域１０６へはしきい値領域１１及びしきい値領域００を用いて書換え情報の書込みを行っており、リファレンスレベルとしてＲＦＥ１、ＲＦＥ２又はＲＦＥ３の何れを用いても電源投入時の書換え情報記憶領域１０６からのデータ読出しを可能としている。
図１においては、しきい値の変更を伴わない擬似消去動作を実現するために、メモリセルアレイ１０２内の書換え情報記憶領域１０６及び書換え情報保持回路１２８に書換え情報を記憶する構成としているが、同様の動作を簡単な構成で実現する手段を以下に説明する。
（実施形態２）
図４に本発明の第２の実施形態におけるフラッシュメモリ４００の構成図を示している。図４において、図１と同一構成要素には同一の番号を付している。
図４に本発明の第２の実施形態におけるフラッシュメモリ４００の構成図を示している。図４において、図１と同一構成要素には同一の番号を付している。
図４において、図１の構成と異なっているのは、読出し回路（第１の読出し回路）とは別途に読出し回路（第２の読出し回路）４０４を設けて、書換え情報記憶領域１０６に記憶された書換え情報を、カラムスイッチ４０２を介さずに、前記第２の読出し回路４０４により読出して、リファレンスレベル切り換え回路１２０を制御する書換え情報ＣＮＴとして与えている点である。このとき、読出し回路４０４は、リファレンスレベル発生回路１１８からのリファレンスレベルＲＥＦ２を用いてデータの判定を行っている。
図１での説明と同様に、書換え情報記憶領域１０６へは論理１１領域及び論理００領域を用いてデータ書込みを行っており、データの読出しにリファレンスレベルＲＥＦ２を用いることにより適切なデータ判定を行うことができる。
書込み及び消去動作におけるカラムスイッチ４０２の動作は、図１での説明と同様の動作を行う。つまり、カラムデコーダ１１２からの選択信号により、データ記憶領域１０４及び書換え情報記憶領域のビット線ＢＬ（０）〜ＢＬ（ｍ）に対して、選択的にデータバスＤＢ（７：０）と接続を行う。
データ記憶部１０４に対する書換え動作は、図１での説明と同様であり、データ記憶部１０４に対する消去動作を行う際には、データ記憶領域１０６に図３に示すデータを書込む。
データ記憶領域１０４からのデータ読出しにおいては、先ず、読出し回路４０４を用いて、書換え情報記憶領域１０６からの記憶情報を読出し、書換え情報ＣＮＴをリファレンスレベル切り換え回路１２０へ与える。
このことにより、リファレンスレベル切り換え回路１２０は、データ記憶部１０４からの読出しに際して、読出し対象となるセクタの書換え状態に応じたリファレンスレベルを選択し、読出し回路１１６へ与えることができ、書換え状態に応じた適切なリファレンスレベルを用いてデータの判定を行うことができる。
図４に示す構成例は、ＮＡＮＤ型フラッシュメモリのように、読出し速度の仕様が比較的緩いメモリにおいて有用である。
また、リファレンスレベルの選択は、メモリセルアレイ１０２の書換え情報記憶領域１０６に記憶された書換え情報を用いているため、フラッシュメモリ４００への電源遮断時にもデータを消失することがない。
図１及び図２に示す構成例においては、書換え情報ＣＮＴに基づいて、リファレンスレベル切り換え回路１２０によりリファレンスレベルの選択を行う構成となっている。このため、メモリセルアレイ１０２内の、異なる書換え状態とされたセクタを連続して読み出す場合には、セクタアドレスの切り替わりにおいて、リファレンスレベルの切り換えが生じることとなる。リファレンスレベルはアナログ信号であり、切り換えた場合には安定するまでの時間が必要となり、データ記憶領域１０４からの読出しを高速に行う場合の妨げとなる。データ記憶領域１０４からの読出しを高速に行うための手段を以下に説明する。
（実施形態３）
図５に本発明の第３の実施形態におけるフラッシュメモリ５００の構成図を示している。図５において、図１と同一構成要素には同一の番号を付している。
図５に本発明の第３の実施形態におけるフラッシュメモリ５００の構成図を示している。図５において、図１と同一構成要素には同一の番号を付している。
図５において、図１の構成と異なっているのは、データバス（７：０）には読出しブロック５０２が接続されており、この読出しブロック５０２には、リファレンスレベル発生回路１１８の出力ＲＥＦ１、ＲＥＦ２及びＲＥＦ３と、書換え情報保持回路１２８からの書換え情報ＣＮＴが入力されている点である。
図６に読出しブロック５０２の具体回路構成例を示している。同図は、データバスＤＢ（７：０）の１ビット分であるデータバスＤＢ（ｉ）に接続された読出しブロックを示しており、読出し回路６００、６０２及び６０４を備えている。各読出し回路６００、６０２及び６０４には各々、リファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３が入力されており、出力は各々、トランジスタ６０６、６０８及び６１０に与えられている。
書換え情報保持回路１２８からの書換え情報ＣＮＴによりトランジスタ６０６、６０８及び６１０が駆動され、読出し回路６００、６０２又は６０４何れかの出力を選択してＳＯＵＴとして出力している。
図５に示す構成とすることにより、メモリセルアレイ１０２内の、異なる書換え状態のセクタを連続して読み出す場合には、選択するセクタが切り替わると、書換え情報保持回路１２８からの書換え情報ＣＮＴにより、書換え状態に応じたリファレンスレベルによりデータ判定を行う読出し回路６００、６０２又は６０４の出力を選択して、読み出しデータＳＯＵＴとして出力することになる。読出し回路６００、６０２及び６０４の出力は論理値信号であり、高速な切り換えが可能であり、データ記憶領域１０４からの高速読出しを実現することができる。
次に、図１、図４及び図５における制御回路１３０の具体構成例と、フラッシュメモリに対する消去モード実行時の動作について説明する。
図７に制御回路１３０の具体構成例を示している。フラッシュメモリに対する動作モードは、アドレス入力端子Ａｉｎ（ｉ：０）、データ入出力端子ＤＱ（７：０）を用いて入力される動作コマンド入力及び、制御信号ＮＣＥ、ＮＯＥ及びＮＷＥを受けて、モードデコーダ７００により判定される。
タイミング制御回路７０４は、モードデコーダ７００及びクロック等のタイミング信号発生回路７０２からの信号を受けて、モードデコーダ７００の出力と合わせて、フラッシュメモリ内部を制御する制御信号を発生する。
ＲＹ／ＢＹ信号制御回路７０６は、フラッシュメモリの動作コマンドとして消去コマンドを受け取った場合でのフラッシュメモリの動作が、論理１１のしきい値領域である初期状態に設定する消去動作であるか、書換え情報格納領域１０６及び、書換え情報保持回路１２８内のレジスタ２００〜２０６への書換え情報書込みを行う擬似消去動作であるかを、書換え情報ＣＮＴの値で判断し、内部動作状態が動作中であるか、又は動作コマンド受付可能状態かを表す状態信号であるＲＹ／ＢＹ信号の出力タイミングを制御する。
制御回路１３０は同様に、消去動作であるか、擬似消去動作であるかに応じて、データ入出力端子ＤＱ（７：０）に出力する動作中又は動作完了を示す信号の制御を行う。
図８及び図９に、消去コマンド実行時のフラッシュメモリの入出力信号タイミング図を示している。
図８は、フラッシュメモリが消去コマンドを受け取り、メモリセルを論理１１のしきい値領域である初期状態に設定する消去動作を行う場合のタイミング図である。フラッシュメモリに対する消去コマンドは、一般的には６サイクルを用いて入力されるが、図８にはコマンド入力の最後の２サイクルのみを示している。
制御信号ＮＣＥが“Ｌ”に設定され、制御信号ＮＷＥが“Ｌ”から“Ｈ”へと遷移するタイミングｔ１及びｔ２において、アドレス入力端子Ａｉｎ（ｉ：０）及びデータ入出力端子ＤＱ（７：０）に対して、同図に示すアドレス及びデータを与えることにより、フラッシュメモリに対するセクタ消去コマンドが入力される。タイミングｔ２でアドレス入力端子Ａｉｎ（ｉ：０）に入力されるアドレスＳＡは、消去対象となるセクタアドレスである。
タイミングｔ２で入力されるアドレスとデータを受けて、制御回路１３０内のモードデコーダ７００によりセクタ消去であることを判定し、ＲＹ／ＢＹ信号を“Ｌ”に設定する。このとき、制御回路１３０は、書換え情報ＣＮＴの値によりフラッシュメモリの消去動作が、論理１１のしきい値領域である初期状態に設定する消去動作であることを判定し、消去ベリファイが完了するまで、メモリセルを初期状態に設定する消去動作を繰り返す。タイミングｔ４において、消去ベリファイが完了するとＲＹ／ＢＹ信号制御回路７０６の制御により、ＲＹ／ＢＹ信号を“Ｈ”に設定する。
同様に、消去コマンド入力サイクルが完了するｔ３以降に、データ記憶領域１０４に対する読出し動作を行うと、制御回路１３０はデータ入出力端子ＤＱ（７：０）にフラッシュメモリの動作状態を示す信号を出力するよう制御する。
動作状態を示す信号として、ｔ４以前の消去動作実行中であれば“Ｌ”を、消去動作が完了するｔ４以降に読出しを行うと“Ｈ”をデータ出力端子Ｄｏ（７）に読出し、データとして出力する（データポーリング信号）とともに、ｔ４以前の消去動作実行中であれば読出し動作毎に“Ｌ”と“Ｈ”繰り返すデータを、消去動作が完了するｔ４以降では読出し動作毎に“Ｈ”をデータ出力端子Ｄｏ（６）に読出しデータとして出力する（トグルビット）。
図９は、フラッシュメモリが消去コマンドを受け取り、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作を行う場合のタイミング図である。タイミングｔ１及びｔ２でフラッシュメモリに対するセクタ消去コマンドが入力されるまでは図８と同一のタイミングである。
タイミングｔ２で入力されるアドレスとデータを受けて、制御回路１３０内のモードデコーダ７００によりセクタ消去であることを判定し、ＲＹ／ＢＹ信号を“Ｌ”に設定する。このとき、制御回路１３０は、書換え情報ＣＮＴの値によりフラッシュメモリの消去動作が、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作であることを判定し、書換え情報記憶領域１０６に対する書込み動作を実行する。タイミングｔ４において、書込みベリファイが完了するとＲＹ／ＢＹ信号制御回路７０６の制御により、ＲＹ／ＢＹ信号を“Ｈ”に設定する。
書換え情報記保持回路１２８内のレジスタ２００〜２０６への書込みは、短時間で実行できるため、書換え情報記憶領域１０６への書込み以前に完了している。
データ入出力端子ＤＱ（７：０）に出力されるフラッシュメモリの動作状態を示す信号の制御も、図８での説明と同様である。
図８及び図９に示すように、消去動作として、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作を実現するフラッシュメモリにおいて、書換え情報ＣＮＴを用いてＲＹ／ＢＹ信号及び、データ入出力端子ＤＱ（７：０）に出力されるフラッシュメモリの動作状態を示す信号の制御のタイミングを制御することにより、フラッシュメモリの動作状況を外部に出力することができるので、本発明のフラッシュメモリを用いたシステムにおいて、フラッシュメモリの制御を容易に実現可能である。
（実施形態４）
図１５は本発明の第４の実施形態における信号処理システムの構成を示すブロック図である。
図１５は本発明の第４の実施形態における信号処理システムの構成を示すブロック図である。
図１５において、１５０１は実施形態１、実施形態２及び実施形態３で示したフラッシュメモリ、１５０２はフラッシュメモリ１５０１に接続されたプロセッサである。フラッシュメモリ１５０１とプロセッサ１５０２の間は、アドレス信号Ａｄｄｒｅｓｓ（ｉ：０）、データＤａｔａ（７：０）、制御信号ＮＣＥ、ＮＯＥ及びＮＷＥ、フラッシュメモリ１５０１の動作状態が動作中であるか、又は動作コマンド受付可能状態かを表す状態信号ＲＹ／ＢＹが接続されている。
プロセッサ１５０２からのフラッシュメモリ１５０１に対するデータ書換えは、ＮＣＥ信号、ＮＯＥ信号及びＮＷＥ信号を介して制御信号を供給し、アドレス信号Ａｄｄｒｅｓｓ（ｉ：０）及びデータＤａｔａ（７：０）を介して動作コマンドを入力する。フラッシュメモリ１５０１は、プロセッサ１５０２からの書込み又は、消去動作コマンドを受け取ると、プロセッサ１５０２に対しＲＹ／ＢＹ信号を介して内部動作状態が動作中であるか、又は動作コマンド受付可能状態かを出力する。また、データＤａｔａ（７：０）の特定ビットを用いて、受け付けた動作コマンドの動作を動作中であるか又は、動作完了であるかを出力する。
プロセッサ１５０２は、フラッシュメモリ１５０１からのＲＹ／ＢＹ信号又は、データＤａｔａ（７：０）の特定ビットで示される動作状態を読み取り、フラッシュメモリ１５０１の動作が完了したかどうかを判定する。
上記実施形態１、実施形態２及び実施形態３で説明したように、本発明のフラッシュメモリの消去動作においては、メモリセルのしきい値を変更して、論理１１のしきい値領域である初期状態に設定する動作と、メモリセルのしきい値の変更は行わずに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６に対する書換え情報の書込みを行う擬似消去動作とを備えている。このため、プロセッサ１５０２からフラッシュメモリ１５０１に対して消去動作コマンドを実行する場合には、フラッシュメモリ１５０１の動作に応じて制御タイミングが異なってくる。
図１６は、プロセッサ１５０２からの消去動作コマンドに対して、フラッシュメモリ１５０１がメモリセルのしきい値を変更する消去動作を実行した場合のタイミング図である。
図１６において、プロセッサ１５０２がフラッシュメモリ１５０１に対し消去コマンドを出力すると、フラッシュメモリ１５０１において、メモリセルのしきい値を変更する消去動作が開始され、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を介してフラッシュメモリが動作中であることが示される。消去動作にはメモリセルのしきい値を変更するための時間が必要であり、消去動作の完了までには時間がかかることになる。フラッシュメモリ１５０１が消去動作を行っている間にプロセッサ１０５２は、演算処理等の信号処理を実行することができる。その後プロセッサ１５０２はＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を取り込み、定期的にフラッシュメモリの動作状態を確認する。フラッシュメモリ１５０１にて消去動作が完了すると、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）により、動作コマンド受付可能状態又は動作完了であることが示され、この信号を受けて、プロセッサ１５０２はフラッシュメモリ１５０１に対して次の動作コマンドを実行する。
プロセッサ１５０２からの消去動作コマンドに対して、フラッシュメモリ１５０１が消去動作又は、擬似消去動作の何れを実行するかは、消去動作コマンド発行に先立って、フラッシュメモリ１５０１からの書換え情報を読出すことにより判断することができる。
図１７はプロセッサ１５０２からの消去動作コマンドに対して、フラッシュメモリ１５０１が擬似消去動作を実行する場合のタイミング図である。
図１７において、プロセッサ１５０２がフラッシュメモリ１５０１に対し消去コマンドを出力すると、フラッシュメモリ１５０１において、メモリセルのしきい値を変更する消去動作が開始され、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を介してフラッシュメモリ１５０１が動作中であることが示される。擬似消去動作においては、データ記憶領域のメモリセル記憶状態を変更することなしに、書込み動作のみで消去動作が完了するため、直ぐにＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を介して動作コマンド受付可能状態又は動作完了であることが示される。このため、プロセッサ１５０２は、他の演算処理等を行うことなしに、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を取り込み、定期的にフラッシュメモリの動作状態を確認する。フラッシュメモリ１５０１にて消去動作が完了すると、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）により、動作コマンド受付可能状態又は動作完了であることが示され、この信号を受けて、プロセッサ１５０２はフラッシュメモリ１５０１に対して次の動作コマンドを実行する。
このように、消去動作コマンド発行に先立って、フラッシュメモリ１５０１からの書換え情報を読出すことにより、消去動作又は、擬似消去動作の異なるタイミングでの消去動作を実行するフラッシュメモリにおいても、プロセッサ１５０２からは、フラッシュメモリ１５０１の効率的な消去動作制御を行うことができる。
（実施形態５）
図１８は本発明の第５の実施形態における信号処理システムの書き換え時の制御方法を示すフローチャート図である。ここで第５の実施形態における信号処理システムは、第４の実施形態における信号処理システムに対し、複数の消去単位に分割されたメモリセルアレイを備えることを特徴とする。
図１８は本発明の第５の実施形態における信号処理システムの書き換え時の制御方法を示すフローチャート図である。ここで第５の実施形態における信号処理システムは、第４の実施形態における信号処理システムに対し、複数の消去単位に分割されたメモリセルアレイを備えることを特徴とする。
図１８において、１８０１は開始端子、１８０２はフラッシュメモリ１５０１から第１の消去単位の書き換え情報として書換え回数（ｉ）を取得する処理、１８０３はフラッシュメモリ１５０１から取得した第１の消去単位の書き換え回数（ｉ）が設定値Ｎ未満であるかを判断する処理、１８０４は第１の消去単位への消去コマンドを出力する処理、１８０５は第１の消去単位への書き込みコマンドを出力する処理、１８０６はフラッシュメモリ１５０１から第２の消去単位の書き換え情報として書換え回数（ｊ）を取得する処理、１８０７は不揮発性メモリから取得した第２の消去単位の書換え回数（ｊ）が設定値Ｎ未満であるかを判断する処理、１８０８は第２の消去単位への消去コマンドを出力する処理、１８０９は第２の消去単位への書き込みコマンドを出力する処理、１８１０は終了端子である。
プロセッサ１５０２がフラッシュメモ１５０１に対し書き換え動作を実行する際の制御方法は、フラッシュメモリ１５０１から第１の消去単位の書き換え回数情報（ｉ）を取得する処理１８０２を経て、この処理１８０２で取得した書き換え回数情報（ｉ）が設定値Ｎ未満であるかの判断１８０３に進む。この判断１８０３の設定値は設定可能なリファレンスレベル数に関連して設定される。
判断１８０３において、処理１８０２で取得した書き換え回数情報（ｉ）が設定値Ｎ未満であると判断した場合は、第１の消去単位への消去コマンドを出力する処理１８０４を経て、第１の消去単位への書き込みコマンドを出力する処理１８０５に進む。その後、終了端子１８１０へ進み、一連の書き換え制御のフローが終了する。
判断１８０３において、処理１８０２で取得した書き換え回数情報（ｉ）が設定値Ｎ未満でないと判断した場合は、フラッシュメモリ１５０１から第２の消去単位の書き換え回数情報（ｊ）を取得する処理１８０６に進む。処理１８０６で取得した書き換え回数情報（ｊ）が設定値Ｎ未満であるかの判断１８０７に進む。
判断１８０７において、処理１８０６で取得した書き換え回数情報（ｊ）が設定値Ｎ未満であると判断した場合は、第２の消去単位への消去コマンドを出力する処理１８０８を経て、第２の消去単位への書き込みコマンドを出力する処理１８０９に進む。その後、終了端子１８１０へ進み一連の書き換え制御のフローが終了する。
判断１８０７において、処理１８０６で取得した書き換え回数情報（ｊ）が設定値未満でないと判断した場合は、第３の消去単位に対し同様の処理を繰り返す。
これにより、不揮発性半導体記憶装置の消去動作が読み出し用リファレンスレベルを切り換えることで完了しないとき、つまりメモリセルの記憶状態を変更する必要があるとき、異なる消去単位への消去コマンドを出力することにより常に高速な書き換え動作が実現できる。メモリセルの記憶状態を変更する必要のある消去単位の消去動作は、不揮発性メモリが動作していないときにバックグランドにて処理すればよい。
（実施形態６）
図１９は本発明の第６の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。実施形態１、実施形態２、実施形態３に示すフラッシュメモリの書換えを行う場合のフローを説明する。
図１９は本発明の第６の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。実施形態１、実施形態２、実施形態３に示すフラッシュメモリの書換えを行う場合のフローを説明する。
図１９のフローチャートにおいて、２００１は開始端子、２００９は終了端子であり、また２００２、２００４、２００５、２００６、２００７、２００８は処理を示し、２００３は判断を示し、２０１０、２０１１はステップの範囲を示す。
２００２及び２００６はフラッシュメモリから書換え情報として、書換え回数（ｉ）を取得する処理であり、２００４はフラッシュメモリの書換え情報記憶領域へ書換え情報として、書換え回数（ｉ）を書込む処理であり、２００５はデータ記憶領域及び書換え情報記憶領域のしきい値を初期状態にする消去を実施する処理であり、２００７は取得した書換え回数（ｉ）から読み出し用リファレンスレベルを決定する処理であり、２００８は決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理である。また２００３は取得した書換え回数（ｉ）が設定値Ｎ未満であるかを判断する処理である。２０１０はデータ記憶領域のデータ消去動作のステップ範囲であり、２０１１はデータ記憶領域のデータ書込みのステップ範囲である。
所定の不揮発メモリセルアレイの書換えを行うフローは開始端子２００１から開始し、書換え回数（ｉ）を取得する処理２００２を経て、処理２００２で取得した書換え回数（ｉ）が設定値未満であるかの判断２００３に進む。
判断２００３の設定値Ｎは設定可能なリファレンスレベル数に関連して設定される。
判断２００３において、書換え回数（ｉ）が設定値Ｎ未満であると判断した場合は、書換え情報記憶領域へ書換え回数（ｉ）を書込む処理２００４へ進む。このとき書き込まれる回数情報は、処理２００２で取得された回数情報に例えば１を加算したものであり、処理２００２で取得された書換え回数が（ｉ）の場合、（ｉ＋１)となる。
判断２００３において、フラッシュメモリから取得した書換え回数（ｉ）が設定値Ｎ未満でないと判断した場合は、データ記憶領域及び書換え情報記憶領域を初期状態にする消去を実施する処理２００５へ進む。
処理２００５は、メモリセルのしきい値を初期状態に設定する、フラッシュメモリにおける消去動作であり、消去パルス印加、消去ベリファイや、消去動作の前に全状態を同一、例えばＡＬＬ“０”の状態とする消去前書込みなどの動作も包含する処理となる。
また、本実施形態の場合、処理２００５により書換え情報記憶領域についても消去されるため、処理２００５の終了時には書換え情報記憶領域は初期化され、例えば書換え回数情報は書換え回数（ｉ）として１回と設定される。
処理２００２から処理２００４又は処理２００５までの範囲２０１０が、本発明における書換え時の消去動作のステップ範囲となる。
処理２００４又は処理２００５終了後はともに、フラッシュメモリから書換え情報として、書換え回数（ｉ）を取得する処理２００６へ進む。処理２００６では、処理２００４又は処理２００５にて情報変更された書換え回数（ｉ）を取得する。すなわち前記の例であれば処理２００４を経由時は（ｉ）＝（ｉ＋１)、処理２００５経由時は（ｉ＝１)である。
処理２００６終了後、フラッシュメモリから取得した書換え回数（ｉ）から読み出し用リファレンスレベルを決定する処理２００７へ進む。処理２００７は複数の読み出し用リファレンスレベルから書換え回数情報と対応したレベルを選択する処理である。
処理２００７終了後、決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理２００８に進む。
処理２００８は書込みパルス印加、書込みベリファイなどの動作も包含する処理となる。
その後、終了端子２００９へ進み、一連の書換え方法フローが終了する。
本発明は消去時にフラッシュメモリセルアレイの書換え情報記憶領域に書換え情報を記憶するフローとすることにより、電源が切断されても、データの読み出しや新たな書換えを本発明の目的を維持して実施できる。
次に、図２０を使って前記の本発明の第６の実施形態におけるフラッシュメモリの書換えフローによるメモリアレイの遷移を説明する。
図２０の（ａ）〜（ｅ）は、フラッシュメモリのメモリセルＶｔの分布を示す図であり、横軸はメモリセルＶｔ、縦軸はメモリセル数を示している。図２０の（ａ）〜（ｅ）において、２０２１、２０２２、２０２３、２０２６、２０２７、２０２８、２０３１、２０３２、２０３３、２０３４、２０３７はメモリセルＶｔ設定領域、２０２４、２０２９、２０３５、は前記第１の論理値、２０２５、２０３０、２０３６は前記第２の論理値、ＲＥＦ１、ＲＥＦ２からＲＥＦＮまでは読み出し用リファレンスレベルを示す。
図２０（ａ）は第１のデータ状態である初期状態であり、書換え情報記憶領域には（ｉ＝１)が記録され、読み出し用リファレンスレベルはＲＥＦ１が選択され、例えばデータはＡＬＬ“１”と判定されるとする。
この状態は図１９の処理２００５を終了した時点であるので、続いて行うデータ書込みの説明をする。
フラッシュメモリから書換え情報として書換え回数（ｉ）を取得すると（ｉ＝１)が取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦ１に決定される。決定したリファレンスレベルＲＥＦ１をもとにデータ記憶領域に書込みを行うと、図２０（ｂ）の状態、すなわち第２のデータ状態となる。第１、第２の論理値２０２４、２０２５は各々“１”、“０”と判定される。
図２０（ｂ）の状態から書換えを行う場合も同様であり、書換え情報として書換え回数（ｉ＝１）が取得され、（ｉ＝１）はＮ未満であるので、書換え情報記憶領域に（ｉ＝２）を書込み、本発明の消去動作を完了する。続いて、書換え情報として書換え回数（ｉ）を取得すると（ｉ＝２）が取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦ２に決定される。決定したリファレンスレベルＲＥＦ２をもとにデータ記憶領域に書込みを行うと、図２０（ｃ）の状態すなわち第２のデータ状態となる。第１、第２の論理値である２０２９と２０３０は各々“１”、“０”と判定される。
選択可能なリファレンスレベルがＮ個の場合、図２０（ｄ）の状態はリファレンスレベルＲＥＦＮが選択されており、第１、第２の論理値である２０３５と２０３６が各々“１”、“０”と判定される最も高いデータ状態である。
この図２０（ｄ）の状態から書換えを行う場合は次の通りとなる。書換え情報として書換え回数（ｉ）を取得し、（ｉ＝Ｎ）が取得され、（ｉ＝Ｎ）はＮ未満ではないので、データ記憶領域及び書換え情報記憶領域を消去する。この時に消去動作の前に全状態を同一のＡＬＬ“０”の状態とする図２０（ｅ）の状態を経て、図２０（ａ）の状態となる。書換え情報記憶領域の書換え回数（ｉ）が（ｉ＝１)に設定されて、本発明の消去動作を完了する。以後のデータ書込みは前述の通りである。
このように、判断２００３の規定値Ｎと同数の選択可能な読み出しリファレンスレベルを備え、書換え回数（ｉ）により読出しリファレンスレベルを選択することにより、書換えに伴うメモリセルのしきい値を初期状態とする消去動作の回数を削減することができ、信頼性の向上、書換え速度の高速化を実現することができる。
図１９に示す書換えフローにおいては、書換え速度の高速化を実現することが可能であるが、規定回数書換え後の書換えにおいては、メモリセルのしきい値を初期状態とする消去動作が実施されるため、高速書換えが可能な書換え回数を任意に設定できないという不都合が生じる。
（実施形態７）
図２１は本発明の第７の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。
図２１は本発明の第７の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。
図２１のフローチャートにおいて、２０４０は開始端子、２０４９は終了端子であり、また２０４１、２０４４、２０４５、２０４６、２０４７、２０４８は処理を示し、２０４２、２０４３は判断を示し、２０５０、２０５１はステップの範囲を示す。
２０４１及び２０４６はフラッシュメモリから書換え情報として、書換え回数（ｉ）を取得する処理であり、２０４４はフラッシュメモリの書換え情報記憶領域へ書換え情報として、書換え回数（ｉ）を書込む処理であり、２０４５はデータ記憶領域及び書換え情報記憶領域のしきい値を初期状態にする消去を実施する処理であり、２０４７は取得した書換え回数（ｉ）から読み出し用リファレンスレベルを決定する処理であり、２０４８は決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理である。また２０４２は、書換え情報として取得した書換え回数（ｉ）が第１の設定値Ｎ未満であり且つ高速書込みモード信号が有効であるかを判断する処理であり、２０４３は書換え情報として取得した書換え回数（ｉ）が第２の設定値（Ｎ−ｐ）未満であるかを判断する処理である。２０５０はデータ記憶領域のデータ消去動作のステップ範囲であり、２０５１はデータ記憶領域のデータ書込み動作のステップ範囲である。
所定の不揮発メモリセルアレイの書換えを行うフローは開始端子２０４０から開始し、書換え情報として書換え回数（ｉ）を取得する処理２０４１を経て、処理２０４１で取得した書換え回数（ｉ）が第１の設定値Ｎ未満であり且つ高速書込みモード信号が有効であるかの判断２０４２に進む。
ここで、高速書込みモード信号は、高速書込みを必要とする書換え時に有効“Ｈ”とされ、書換えがメモリセルのしきい値を初期状態にする消去を伴っても構わない場合に無効“Ｌ”に設定される信号である。
判断２０４２の第１の設定値Ｎは設定可能なリファレンスレベル数に関連して設定される。
判断２０４２において、取得した書換え回数（ｉ）が第１の設定値Ｎ未満であり且つ高速書込みモード信号端子が有効であると判断した場合は、書換え情報記憶領域に書換え回数情報として書換え回数（ｉ）を書込む処理２０４４へ進む。このとき書き込まれる回数情報は、処理２０４１で取得された回数情報に例えば１を加算したものであり、処理２０４１で取得された書換え回数が（ｉ）の場合、（ｉ＋１)となる。
判断２０４２において、取得した書換え回数（ｉ）が第１の設定値Ｎ未満でない又は、高速書込みモード信号端子が無効であると判断した場合は、処理２０４１で取得した書換え回数情報が第２の設定値（Ｎ−ｐ）未満であるかの判断２０４３に進む。
判断２０４３の設定値（Ｎ−ｐ）は設定可能なリファレンスレベル数と第１の設定値Ｎに関連して設定される。
判断２０４３において、書換え情報として取得した書換え回数（ｉ）が第２の設定値（Ｎ−ｐ）未満であると判断した場合は、書換え情報記憶領域に書換え回数情報を書込む処理２０４４へ進む。
判断２０４３において、書換え情報として取得した書換え回数（ｉ）が第２の設定値（Ｎ−ｐ）未満でないと判断した場合は、データ記憶領域及び書換え情報記憶領域を初期状態とする消去を実施する処理２０４５へ進む。
処理２０４５は、フラッシュメモリにおける消去動作であり、消去パルス印加、消去ベリファイや、消去動作の前に全状態を同一、例えばＡＬＬ“０”の状態とする消去前書込みなどの動作も包含する処理となる。
また、本実施形態の場合、処理２０４５により書換え情報記憶領域についても消去されるため、処理２０４５終了時には書換え情報記憶領域は初期化され、例えば書換え回数情報は書換え回数（ｉ）として１回と設定される。
処理２０４１から処理２０４４又は処理２０４５までの範囲２０５０が、本発明における書換え時の消去動作のステップ範囲となる。
処理２０４４又は処理２０４５終了後はともに、書換え情報として書換え回数（ｉ）を取得する処理２０４６へ進む。処理２０４６では、処理２０４４又は処理２０４５にて情報変更された書換え回数（ｉ）を取得する。即ち、前記の例であれば処理２０４４を経由時は（ｉ）＝（ｉ＋１)、処理２０４５経由時は（ｉ＝１)である。
処理２０４６の終了後、書換え情報として取得した書換え回数情報から読み出し用リファレンスレベルを決定する処理２０４７へ進む。処理２０４７は複数の読み出し用リファレンスレベルから書換え回数情報と対応したリファレンスレベルを選択する処理である。
処理２０４７の終了後、決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理２０４８に進む。
処理２０４８は書込みパルス印加、書込みベリファイなどの動作も包含する処理となる。
その後、終了端子２０４９へ進み一連の書換え方法フローが終了する。
このように、判断２０４２の規定値Ｎと同数の選択可能な読み出しリファレンスレベルを備え、書換え回数（ｉ）により読出しリファレンスレベルを選択することにより、書換えに伴うメモリセルのしきい値を初期状態とする消去動作の回数を削減することができ、信頼性の向上、書換え速度の高速化を実現することができる。
また、データ書換え時に高速書込みモード信号が有効と設定されている場合には、処理２０４５の、メモリセルのしきい値を初期状態に設定する消去動作を経由することが無く、また、第１の規定値をＮ、第２の規定値を（Ｎ−ｐ）とすることにより、仕様上規定されたｐ回であるが、所望の時にデータの高速書換えが実現できる。
次に、図２２を使って前記の本発明の第７の実施形態におけるフラッシュメモリの書換えフローによるメモリアレイの遷移を説明する。
図２２の（ａ）〜（ｆ）は、フラッシュメモリのメモリセルＶｔの分布を示す図であり、横軸はメモリセルＶｔ、縦軸はメモリセル数を示している。図２２の（ａ）〜（ｆ）において、２０６１、２０６２、２０６３、２０６６、２０６７、２０６８、２０６９、２０７２、２０７３、２０７４、２０７５、２０７６、２０７７、２０８０はメモリセルＶｔ設定領域、２０６４、２０７０、２０７８、は前記第１の論理値、２０６５、２０７１、２０７９は前記第２の論理値、ＲＥＦ１、ＲＥＦ２〜ＲＥＦＮ−１、ＲＥＦＮは読み出し用リファレンスレベルを示す。
図２２（ａ）は第１のデータ状態である初期状態であり、書換え情報記憶領域には（ｉ＝１)が記録され、読み出し用リファレンスレベルはＲＥＦ１が選択され、例えばデータはＡＬＬ“１”と判定されるとする。
この状態は図２２の処理２０４５を終了した時点であるので、続いて行うデータ書込みの説明をする。
書換え情報として書換え回数（ｉ）を取得すると（ｉ＝１)が取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦ１に決定される。決定したリファレンスレベルＲＥＦ１をもとにデータ記憶領域に書込みを行うと、図２２（ｂ）の状態、すなわち第２のデータ状態となる。第１、第２の論理値２０６４、２０６５は各々“１”、“０”と判定される。
第１の規定値をＮ、第２の規定値をＮ−１とすると、高速書込みモード信号が無効な場合、図２２（ｃ）の状態はリファレンスレベルＲ（Ｎ−１）が選択されており、第１、第２の論理値２０７０、２０７１が各々“１”、“０”と判定される最も高いデータ状態である。
この図２２（ｃ）の状態からの高速書込みモード信号が無効な場合での書換えは次の通りとなる。書換え情報として書換え回数（ｉ）を取得すると、（ｉ）＝Ｎ−１が取得される。高速書込みモード信号端子が無効であり且つ（ｉ）はＮ未満ではないので、データ記憶領域及び書換え情報記憶領域を消去する。この時に消去動作の前に全てのメモリセルをＡＬＬ“０”の状態とする消去前書込みを行い、図２２（ｄ）の状態を経て、図２２（ａ）の状態となる。書換え情報記憶領域に（ｉ＝１)を書込み、本発明の消去動作を完了する。以後のデータ書込みは前述の通りである。
この図２２（ｃ）の状態からの高速書込みモード信号が有効な場合での書換えは次の通りとなる。書換え情報として書換え回数（ｉ）を取得すると、（ｉ）＝Ｎ−１が取得される。高速書込みモード信号が有効であり、（ｉ）はＮ未満であるので、書換え情報記憶領域に（ｉ）＝Ｎを書込み、本発明の消去動作を完了する。続いて、書換え情報として書換え回数（ｉ）を取得すると（ｉ）＝Ｎが取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦＮに決定される。決定したリファレンスレベルＲＥＦＮをもとにデータ記憶領域に書込みを行うと、図２２（ｅ）の状態すなわち第２のデータ状態となる。第１、第２の論理値である２０７８と２０７９は各々“１”、“０”と判定される。
図２２（ｅ）の状態からの書換えにおいては、書換え情報として書換え回数（ｉ）を取得すると、（ｉ）＝Ｎが取得され、（ｉ）はＮ未満で無く、Ｎ−１未満でもないのでので、データ記憶領域及び書換え情報記憶領域を消去する。この時に消去動作の前に全てのメモリセルをＡＬＬ“０”の状態とする消去前書込みを行い、図２２（ｆ）の状態を経て、図２２（ａ）の状態となる。書換え情報記憶領域が（ｉ＝１)に設定され、本発明の消去動作を完了する。以後のデータ書込みは前述の通りである。
このように、メモリセルのしきい値を初期状態に設定する消去動作を、選択可能な読み出し用リファレンスレベル数の最上位の値よりも少ない時点での書換え動作実行時に行うよう設定することにより、選択可能な読み出しリファレンスレベルに予備を確保することができ、所望の書換え動作実行時に、メモリセルのしきい値変更を伴う消去動作を実行することなしに、高速なデータ書換えを実現できることが可能となる。
以上、本発明の実施形態に関して、不揮発性記憶装置としてメモリセルのしきい値を記憶情報とするフラッシュメモリを例に説明を行ってきたが、メモリセルの抵抗値を記憶情報とするＭＲＡＭやＲｅＲＡＭ、その他の不揮発性記憶装置においても本発明を適用することにより同様の効果を得ることができるのは言うまでもない。
また、読み出し用リファレンスレベルを例に説明を行ってきたが、読み出し用基準電流値においても同様の効果を得ることができるのは言うまでもない。更に、書込み状態を論理０、消去状態を論理１として説明を行ってきたが、逆の場合においても同様の効果を得ることができるのは言うまでもない。
以上説明したように、本発明は、データ保持特性の劣化を抑制しつつ、高速読み出し、高速書換えに対応しており、フラッシュメモリなどの不揮発性メモリとして有用である。
１００ フラッシュメモリ
１０２ メモリセルアレイ
１０４ データ領域
１０６ 書換え情報記憶領域
１０８ カラムスイッチ
１１０ ローデコーダ
１１２ カラムデコーダ
１１４ アドレスバッファ
１１６ 読出し回路（第１の読出し回路）
１１８ リファレンスレベル発生回路
１２０ リファレンスレベル切り換え回路
（読み出し用リファレンスレベル選択手段）
１２２ 書込み／消去回路
１２４ 出力バッファ
１２６ 入力バッファ
１２８ 書換え情報保持回路（書換え情報保持手段）
１３０ 制御回路
１３２ 電圧発生回路
２００、２０２、２０４、２０６ レジスタ
２０８、２１０、２１２ リファレンス用メモリセル
２１４、２１６、２１８ トランジスタ（スイッチ）
４００ フラッシュメモリ
４０２ カラムスイッチ
４０４ 読出し回路
５００ フラッシュメモリ
５０２ 読出しブロック
６００、６０２、６０４ 読出し回路
６０６、６０８、６１０ トランジスタ
７００ モードでコーダ
７０２ タイミング信号発生回路
７０４ タイミング制御回路
７０６ ＲＹ／ＢＹ信号制御回路
１００１ 論理１のメモリセルＶｔの分布
１００２ 論理０のメモリセルＶｔの分布
１００３ 読み出し用リファレンスレベル
１００４ 書込み用ベリファイレベル
１００５ 消去用ベリファイレベル
１００６ 論理０のメモリセルＶｔの分布
１００７ 論理１のメモリセルＶｔの分布
１３０１ メモリセルアレイ
１３０２ セクタステータスレジスタ
１３０３ リファレンスレベル発生回路
１３０４ レジスタ制御回路
１３０５ アドレスバッファ
１３０６ ローデコーダ
１３０７ カラムデコーダ
１３０８ カラムセレクター
１３０９ センスアンプ及びライトアンプ
１３１０ （Ｉ）／Ｏバッファ
１３１１ 制御回路
１４０１ 制御信号ＳＲ（１０）を判定する処理
１４０２ リファレンスレベルをセットする処理
１４０３ セットされたリファレンスレベルまで書込む処理
１４０４ 書込みベリファイをする処理
１４０５ 選択セクタを消去する処理
１４０６ レジスタをリセットする処理
１４０７ セットされたリファレンスレベルまで書込む処理
１４０８ 書込みベリファイをする処理
１５０１ メモリ
１５０２ プロセッサ
１８０１ 開始端子
１８０２ 不揮発性メモリから第１の消去単位の
書き換え回数情報を取得する処理
１８０３ 不揮発性メモリから取得した第１の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０４ 第１の消去単位への消去コマンドを出力する処理
１８０５ 第１の消去単位への書き込みコマンドを出力する処理
１８０６ 不揮発性メモリから第２の消去単位の
書き換え回数情報を取得する処理
１８０７ 不揮発性メモリから取得した第２の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０８ 第２の消去単位への消去コマンドを出力する処理
１８０９ 第２の消去単位への書き込みコマンドを出力する処理
１８１０ 終了端子
２００１ 開始端子
２００２、２００６ 書換え情報記憶領域から書換え回数情報を取得する処理
２００３ 書換え回数情報が設定値Ｎ未満であるかを判断する処理
２００４ 書換え情報記憶領域に書換え回数情報を書込む処理
２００５ 消去を実施する処理
２００７ 読み出し用リファレンスレベルを決定する処理
２００８ 新たなデータを書込む処理
２００９ 終了端子
２０１０ データ記憶領域のデータ消去動作の範囲
２０１１ データ記憶領域のデータ書込みの範囲
２０２１、２０２２、２０２３、２０２６、
２０２７、２０２８、２０３１、２０３２、
２０３３、２０３４、２０３７ メモリセルＶｔの分布
２０２４、２０２９、２０３５ 第１の論理値
２０２５、２０３０、２０３６ 第２の論理値
２０４０ 開始端子
２０４１、２０４６ 書換え情報記憶領域から書換え回数情報を取得する処理
２０４２ 書換え回数情報が第１の設定値Ｎ未満かつ
高速書込みモード信号端子が有効であるかを判断する処理
２０４３ 書換え回数情報が第２の設定値Ｎ−ｐ未満であるかを判断する処理
２０４４ 書換え情報記憶領域に書換え回数情報を書込む処理
２０４５ 消去を実施する処理
２０４７ 読み出し用リファレンスレベルを決定する処理
２０４８ 新たなデータを書込む処理
２０４９ 終了端子
２０５０ データ記憶領域のデータ消去動作の範囲
２０５１ データ記憶領域のデータ書込みの範囲
２０６１、２０６２、２０６３、２０６６、
２０６７、２０６８、２０６９、２０７２、
２０７３、２０７４、２０７５、２０７６、
２０７７、２０８０ メモリセルＶｔの分布
２０６４、２０７０、２０７８ 第１の論理値
２０６５、２０７１、２０７９ 第２の論理値
ＲＥＦ１〜ＲＥＦＮ 読み出し用リファレンスレベル
（読み出し用リファレンス信号）
１０２ メモリセルアレイ
１０４ データ領域
１０６ 書換え情報記憶領域
１０８ カラムスイッチ
１１０ ローデコーダ
１１２ カラムデコーダ
１１４ アドレスバッファ
１１６ 読出し回路（第１の読出し回路）
１１８ リファレンスレベル発生回路
１２０ リファレンスレベル切り換え回路
（読み出し用リファレンスレベル選択手段）
１２２ 書込み／消去回路
１２４ 出力バッファ
１２６ 入力バッファ
１２８ 書換え情報保持回路（書換え情報保持手段）
１３０ 制御回路
１３２ 電圧発生回路
２００、２０２、２０４、２０６ レジスタ
２０８、２１０、２１２ リファレンス用メモリセル
２１４、２１６、２１８ トランジスタ（スイッチ）
４００ フラッシュメモリ
４０２ カラムスイッチ
４０４ 読出し回路
５００ フラッシュメモリ
５０２ 読出しブロック
６００、６０２、６０４ 読出し回路
６０６、６０８、６１０ トランジスタ
７００ モードでコーダ
７０２ タイミング信号発生回路
７０４ タイミング制御回路
７０６ ＲＹ／ＢＹ信号制御回路
１００１ 論理１のメモリセルＶｔの分布
１００２ 論理０のメモリセルＶｔの分布
１００３ 読み出し用リファレンスレベル
１００４ 書込み用ベリファイレベル
１００５ 消去用ベリファイレベル
１００６ 論理０のメモリセルＶｔの分布
１００７ 論理１のメモリセルＶｔの分布
１３０１ メモリセルアレイ
１３０２ セクタステータスレジスタ
１３０３ リファレンスレベル発生回路
１３０４ レジスタ制御回路
１３０５ アドレスバッファ
１３０６ ローデコーダ
１３０７ カラムデコーダ
１３０８ カラムセレクター
１３０９ センスアンプ及びライトアンプ
１３１０ （Ｉ）／Ｏバッファ
１３１１ 制御回路
１４０１ 制御信号ＳＲ（１０）を判定する処理
１４０２ リファレンスレベルをセットする処理
１４０３ セットされたリファレンスレベルまで書込む処理
１４０４ 書込みベリファイをする処理
１４０５ 選択セクタを消去する処理
１４０６ レジスタをリセットする処理
１４０７ セットされたリファレンスレベルまで書込む処理
１４０８ 書込みベリファイをする処理
１５０１ メモリ
１５０２ プロセッサ
１８０１ 開始端子
１８０２ 不揮発性メモリから第１の消去単位の
書き換え回数情報を取得する処理
１８０３ 不揮発性メモリから取得した第１の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０４ 第１の消去単位への消去コマンドを出力する処理
１８０５ 第１の消去単位への書き込みコマンドを出力する処理
１８０６ 不揮発性メモリから第２の消去単位の
書き換え回数情報を取得する処理
１８０７ 不揮発性メモリから取得した第２の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０８ 第２の消去単位への消去コマンドを出力する処理
１８０９ 第２の消去単位への書き込みコマンドを出力する処理
１８１０ 終了端子
２００１ 開始端子
２００２、２００６ 書換え情報記憶領域から書換え回数情報を取得する処理
２００３ 書換え回数情報が設定値Ｎ未満であるかを判断する処理
２００４ 書換え情報記憶領域に書換え回数情報を書込む処理
２００５ 消去を実施する処理
２００７ 読み出し用リファレンスレベルを決定する処理
２００８ 新たなデータを書込む処理
２００９ 終了端子
２０１０ データ記憶領域のデータ消去動作の範囲
２０１１ データ記憶領域のデータ書込みの範囲
２０２１、２０２２、２０２３、２０２６、
２０２７、２０２８、２０３１、２０３２、
２０３３、２０３４、２０３７ メモリセルＶｔの分布
２０２４、２０２９、２０３５ 第１の論理値
２０２５、２０３０、２０３６ 第２の論理値
２０４０ 開始端子
２０４１、２０４６ 書換え情報記憶領域から書換え回数情報を取得する処理
２０４２ 書換え回数情報が第１の設定値Ｎ未満かつ
高速書込みモード信号端子が有効であるかを判断する処理
２０４３ 書換え回数情報が第２の設定値Ｎ−ｐ未満であるかを判断する処理
２０４４ 書換え情報記憶領域に書換え回数情報を書込む処理
２０４５ 消去を実施する処理
２０４７ 読み出し用リファレンスレベルを決定する処理
２０４８ 新たなデータを書込む処理
２０４９ 終了端子
２０５０ データ記憶領域のデータ消去動作の範囲
２０５１ データ記憶領域のデータ書込みの範囲
２０６１、２０６２、２０６３、２０６６、
２０６７、２０６８、２０６９、２０７２、
２０７３、２０７４、２０７５、２０７６、
２０７７、２０８０ メモリセルＶｔの分布
２０６４、２０７０、２０７８ 第１の論理値
２０６５、２０７１、２０７９ 第２の論理値
ＲＥＦ１〜ＲＥＦＮ 読み出し用リファレンスレベル
（読み出し用リファレンス信号）
本発明は、電気的に書込みと消去が可能な不揮発性半導体記憶装置と、不揮発性半導体記憶装置を制御するプロセッサを含めた信号処理システムに関するものである。
半導体記憶装置は、電源を供給しないと記憶が保持できない揮発性メモリと、電源を供給しなくても記憶が保持できる不揮発性メモリに大別される。揮発性メモリの例としてはＳＲＡＭ（Statｉc Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）が挙げられる。一方、不揮発性メモリは不揮発性ＲＯＭと不揮発性ＲＡＭに分けられ、不揮発性ＲＯＭの例としてはフラッシュメモリ（Flash Electrically Erasable and Programmable Read Only Memory）、不揮発性ＲＡＭの例としてはＭＲＡＭ（Magneto-resistive Random Access Memory）やＲｅＲＡＭ（Resistive Random Access Memory）が挙げられる。以降、不揮発性メモリとしてフラッシュメモリを用いて説明するが、本発明はフラッシュメモリに限定されるものではない。
一般に、フラッシュメモリでは、メモリセルのしきい値電圧（以降、メモリセルＶｔという）の変化を記憶動作に利用している。メモリセルＶｔが低い状態を論理１（消去状態）、メモリセルＶｔが高い状態を論理０（書込み状態）と定義し、その中間に読み出し用リファレンスレベルを設定し、メモリセルに電流が流れるか、流れないかで論理１と論理０の判別を行なう。
図１０は、従来のフラッシュメモリのメモリセルＶｔの分布を示す図であり、横軸はメモリセルＶｔ、縦軸はメモリセル数を示している。以下、図１０を用いてフラッシュメモリの書換え動作について説明する。
図１０において、１００１は論理１のメモリセルＶｔの分布、１００２は論理０のメモリセルＶｔの分布、１００３は読み出し用リファレンスレベル、１００４は書込み用ベリファイレベル、１００５は消去用ベリファイレベル、１００６は論理０のメモリセルＶｔの分布、１００７は論理１のメモリセルＶｔの分布である。
図１０（ａ）は書込み動作後のメモリセルＶｔの分布を示す図である。書込み対象のメモリセルに対し、消去状態から書込み用ベリファイレベル１００４までの書込み動作を行う。論理１のメモリセルＶｔの分布１００１と、論理０のメモリセルＶｔの分布１００２の中間に読み出し用リファレンスレベル１００３が設定され、メモリセルに電流が流れるときは論理１、流れないときは論理０と判別する。
図１０（ｂ）は消去前書込み動作後のメモリセルＶｔの分布を示す図である。データ書換え時は、一度消去動作を実行してから書込み動作を行うが、フラッシュメモリでは、消去動作の前に消去前書込みと呼ばれる動作を実行する。フラッシュメモリは一括消去であるため、論理１のメモリセルと論理０のメモリセルには同じ消去ストレスが印加される。その場合、メモリセルＶｔが低い論理１のメモリセルには過剰な消去ストレスが印加され（具体的には、メモリセルＶｔの高い論理０が消去状態となるまで消去ストレスが印加されるため）、リーク電流を流すなど信頼性にも悪影響を与える。これを抑制するため、消去動作前には消去前書込み動作を実行し、メモリセルＶｔの分布を論理０のメモリセルＶｔの分布１００６にそろえる。
図１０（ｃ）は消去後のメモリセルＶｔの分布を示す図である。消去前書込み動作後の論理０の書込み状態から、消去用ベリファイレベル１００５までの消去動作を行う。
その結果、論理１のメモリセルＶｔの分布１００７となり、その後の書込み動作により図１０（ａ）に戻る。
上記の不揮発性メモリの第１の問題点は、記憶データを書換えるたびにメモリセルの書込み、消去特性やデータ保持特性の劣化が促進される。すなわち、記憶データの書換えに対して、毎回メモリセルの状態を初期状態にリセットするための消去動作が必ず実施され、絶縁膜等に電界ストレスが加わり、それが蓄積されデータ保持特性が劣化する。
第２の問題点は、記憶データの書換え時間が長いことである。すなわち、記憶データの書換えに対して、毎回書込み動作前に消去前書込み動作と消去動作が組になって実施されるため、全体として書換え時間が長くなる。
この課題に対する解決策として、例えば特許文献１では、記憶データの書換えに対して、毎回メモリセルの状態を初期状態にリセットするための消去動作の回数を低減し、絶縁膜等への電界ストレスを低減させることにより、データ保持特性の劣化を抑制する技術が提案されている。この技術は、３種類以上のしきい値電圧が設定可能なメモリセルと、複数の読み出し用リファレンスレベルを備え、書換え動作時に読み出し用リファレンスレベルを変更することにより消去動作を削減するものである。
以下に、特許文献１記載のフラッシュメモリに関して述べる。
図１１はフラッシュメモリのメモリセルＶｔの設定領域を示す図である。尚、メモリセルＶｔは最低Ｖｔ（Ｖｔｍｉｎ）と最高Ｖｔ（Ｖｔｍａｘ）の間に設定可能で、消去動作により低レベルに設定される。
図１１中のＢ１，Ｂ２，Ｂ３〜Ｂ（ｉ）はメモリセルＶｔの設定領域を示しており、しきい値Ｖｔの最小値と最大値Ｖｔｍｉｎ、Ｖｔｍａｘの間に設定される。また、ＶＲ１，ＶＲ２，ＶＲ３〜ＶＲ（ｉ）−１は読み出し用リファレンスレベルである。
図１２はフラッシュメモリの２値情報記憶時のデータ状態を示す図である。先ず、１回目の書込みでは全てのメモリセルの記憶データを消去し、メモリセルＶｔを設定領域Ｂ１（論理１）に置き、データ書込みを実行して論理０を記憶するメモリセルＶｔを設定領域Ｂ２まで高くする。この状態での記憶データ読み出しは読み出し用リファレンスレベルをＶＲ１として実行し、このリファレンスレベルよりメモリセルＶｔが低いときには論理１、高いときには論理０と判断して出力する。
２回目の書込みでは消去動作を行わず、論理０を記憶するメモリセルＶｔを設定領域Ｂ３まで高くする。この状態での記憶データ読み出しは読み出し用リファレンスレベルをＶＲ２として実行し、このリファレンスレベルよりメモリセルＶｔが低いときには論理１、高いときには論理０と判断して出力する。従って、メモリセルＶｔが設定領域Ｂ１、Ｂ２にあるメモリセルの記憶データは論理１となる。
これは設定領域Ｂ２にあるメモリセルのデータが論理０から論理１に変化したことを示している。
同様に、ｍ回目の書込みでは、論理０を記憶するメモリセルＶｔを設定領域Ｂ（ｉ）まで高くする。この状態での記憶データ読み出しは読み出し用リファレンスレベルをＶＲｉ−１として実行し、このリファレンスレベルよりメモリセルＶｔが低いときには論理１、高いときには論理０と判断して出力する。従って、メモリセルＶｔが設定領域Ｂ１、Ｂ２〜Ｂｉ−１にあるメモリセルの記憶データは論理１となる。
ｍ＋１回目の書込みでは、全てのメモリセルＶｔが設定領域を使用し尽くしたので、１回目の書込み動作と同様、データ書込み前に消去動作を行い全てのメモリセルの記憶データを消去し、メモリセルＶｔを設定領域Ｂ１（論理１）に戻した後、データ書込みを実行して論理０を記憶するメモリセルＶｔを設定領域Ｂ２まで高くする。同時に、読み出し用リファレンスレベルもＶＲ１に戻す。
このように、ｍ回の書込み動作に対して１回の消去動作しか行う必要がなくなるため、ｍ−１回の消去動作に要する時間が短縮されてデータ書換えが高速になると共に、絶縁膜等に加わる電界ストレスがｍ分の１に低減され、メモリセルの書込み消去特性やデータ保持特性の劣化が抑制される。
図１３は、図１１及び図１２で示す書換え動作を実現するためのフラッシュメモリの回路構成を示すブロック図である。フラッシュメモリは、複数のセクタ０〜ｉに分割されたメモリセルアレイ１３０１、データ書込み動作の回数を計数するセクタステータスレジスタ０〜ｉ１３０２、読み出し用及び書込み用リファレンスレベルを発生するリファレンスレベル発生回路１３０３、セクタステータスレジスタ１３０２の保持する計数情報によって読み出し用及び書込み用リファレンスレベルを制御するレジスタ制御回路１３０４、外部アドレスを取り込むアドレスバッファ１３０５、入力された外部アドレスによりセクタ内のメモリを選択するローデコーダ１３０６、カラムデコーダ１３０７、カラムセレクター１３０８、読み出し及び書込みを行うセンスアンプ及びライトアンプ１３０９、外部とのデータの入出力を行うＩ／Ｏバッファ１３１０、更にこれらの動作を制御する制御回路１３１１を含んで構成される。
以下に、上記の構成からなるフラッシュメモリの動作を説明する。図１４は４つのメモリセルＶｔ設定領域を有するフラッシュメモリセルに２値情報を書込む手順を示すフローチャート図である。
先ず、外部からデータ書込み命令が入力されると、制御回路１３１１からデータ書込み命令信号（Ｉ）ＰＲＯＧが活性化されてロウレベルの信号が出力される。次に入力アドレス信号ＸＡ（ｉ）及びＹＡ（ｉ）により選択されたセクタの書込み状態をセクタステータスレジスタ１３０２から情報ＳＲ（０）及びＳＲ（１）として読み出す。これら２つの信号に応答して、レジスタ制御回路１３０４はリファレンスレベル制御信号ＳＲ（１０）を出力する。
リファレンスレベル制御信号ＳＲ（１０）を判定し（１４０１）、論理００又は論理０１であれば、レジスタ制御回路１３０４は読み出し用及び書込み用リファレンスレベルを各々“０１”又は“１０”に変更（高く）するための信号ＩＮＣをセクタステータスレジスタ１３０２へ出力し、セクタステータスレジスタ１３０２の内容を書換える（１４０２）。
一方、リファレンスレベル発生回路１３０３では新たに検出された読み出し用及び書込み用リファレンスレベルに応じた電圧ＶＲＲＥＦ，ＶＰＲＥＦを発生し、ライトアンプ１３０９を介して、記憶データの書込み動作を実行する（１４０３、１４０４）。
一方、リファレンスレベル制御信号ＳＲ（１０）が論理１０の時は、データ書き込みに先立ち、内部消去命令ＩＥＲＡＳＥが活性化され、選択セクタの消去が実行される（１４０５）。このとき、レジスタ制御回路１３０４からは、セクタステータスレジスタ１３０２のリセット信号ＲＳＴが出力され、レジスタをリセットする（１４０６）。
消去が終了すると、リセットされたリファレンスレベル制御信号ＳＲ（１０）に基づき、リファレンスレベル発生回路１３０３から読み出し用及び書込み用リファレンスレベルに応じた電圧（ＶＲＲＥＦ，ＶＰＲＥＦ）を発生し、記憶データの書込みを実行する（１４０７、１４０８）。
フラッシュメモリへのデータ書込みに際しては、図１４で説明した手順に基づいてセクタ毎に書込み動作が行われる。従って、各セクタでデータの書込み頻度が異なると各セクタステータスレジスタの内容も異なる。セクタステータスレジスタは内容が外部信号又は入力コマンドにより任意に書換えられるようなセット／リセット機能を有するカウンタ又はシフトレジスタであって、その初期内容は出荷時に設定される。
図１３に示すフラッシュメモリの構成においては、セクタステータスレジスタ１３０２にデータ書換え動作の回数が保持されている状態で、前述の動作を実現できるが、電源の供給が遮断されると、保持されていた書換え動作回数の情報が消失してしまう。従って、電源再投入時にはステータスレジスタ１３０２の内容は不定となり、適切なリファレンスレベルを設定することができなくなり、メモリセルに記憶されているデータを正しく読み出すことができない。
また、異なる書換え回数となっているセクタを連続して読み出す動作においては、セクタが切り替わるアドレスにおいて、リファレンスレベルの切り換えを行う必要がある。リファレンスレベルはアナログ信号であり、切り換えた場合には安定するまでの時間が必要となり、メモリセルアレイ１３０１からの読出しを高速に行う場合の妨げとなる。
また、ｍ＋１回目の書込み動作に対しては必ず消去動作を伴うため、従来例でのフラッシュメモリを使用するシステムにおいては、高速な書換え動作を任意に指定できないため、書換え高速化のメリットを活かしきれない。
本発明の目的は、書換え速度の高速化と、書換えによるデータ保持特性の劣化を抑制し、書換え特性の向上を実現するとともに、電源の遮断や再供給に影響されずに、目的とする動作を実現し、回路規模の削減及び、高速読み出し動作を実現する技術を提供することにある。
本発明において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
請求項１記載の発明の不揮発性半導体記憶装置の要部は、データ記憶領域と書換え情報記憶領域とを備えるメモリセルアレイと、上記メモリセルアレイのメモリセル記憶状態を判定する読出し回路と、前記書換え情報記憶領域からの読み出しデータを格納する書換え情報保持手段と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）と、前記書換え情報保持手段の出力により読み出し用リファレンスレベルを選択する選択手段とを備える構成を特徴とする。
上記不揮発性半導体記憶装置では、書換え情報を不揮発性メモリに記憶させることにより、電源の供給がなくても書換え情報が保持される。電源投入時などに各セクタの書換え情報を読み出し、その情報を書換え情報保持手段に格納し、その情報によって読み出し用リファレンスレベルを設定することにより、データ記憶領域のメモリセルに記憶されているデータを読み出すことができる。
請求項２記載の発明の不揮発性半導体記憶装置の要部は、データ記憶領域と書換え情報記憶領域を備えたメモリセルアレイと、データ記憶領域のメモリセル記憶状態を判定するための第１の読出し回路と、書換え情報記憶領域のメモリセル記憶状態を判定するための第２の読出し回路と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）と、書換え情報記憶領域に接続された第２の読出し回路の出力により読み出し用リファレンスレベルを選択する選択手段とを備えることを特徴とする。
上記不揮発性半導体記憶装置では、読み出し及び書換え動作時において、各セクタの書換え情報を読み出し、その情報によって読み出し用リファレンスレベルを設定することにより、データ記憶領域のメモリセルに記憶されているデータを読み出すことができる。但し、読み出し及び書換え動作毎に、書換え情報の読み出し動作と読み出し用リファレンスレベルの設定を実行するため、低速読み出し動作用の回路構成となっている。
請求項３記載の発明の不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、前記データ記憶領域のメモリセル記憶状態を判定するための第１及び第２の読出し回路と、前記書き換え情報記憶領域からの読み出しデータを格納する書き換え情報保持手段とを備えると共に、第１の記憶状態を第１の論理値、第２の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するため前記第１の読出し回路へ与えられる第１の読み出し用リファレンスレベル（第１の読み出し用リファレンス信号）と、前記第１の記憶状態及び前記第２の記憶状態を第１の論理値、第３の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するため前記第２の読出し回路へ与えられる第２の読み出し用リファレンスレベル（第２の読み出し用リファレンス信号）とを有し、更に、前記書き換え情報保持手段の出力により前記第１の読出し回路の出力又は前記第２の読出し回路の出力の何れか一方を選択して前記データ記憶領域のメモリセル読み出しデータを出力することを特徴とする。
請求項４記載の発明は、前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記第１の状態が消去レベル状態、前記第２の状態が第１の書き込みレベル状態であり、前記第３の状態が前記第１の書き込みレベルとは異なる第２の書き込みレベル状態であることを特徴とする。
請求項５記載の発明は、前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記第１の論理値が論理１、前記第２の論理値が論理０であることを特徴とする。
請求項６記載の発明は、前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記第１の論理値が論理０、前記第２の論理値が論理１であることを特徴とする。
請求項７記載の発明は、請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、前記書き換え情報保持手段は、前記書き換え情報記憶領域からの読み出しデータを記憶するレジスタより成ることを特徴とする。
請求項８記載の発明は、前記請求項１に記載の不揮発性半導体記憶装置において、前記読み出し用リファレンス信号選択手段は、前記書き換え情報保持手段の出力により制御されるスイッチにより成ることを特徴とする。
請求項９記載の発明は、前記請求項２に記載の不揮発性半導体記憶装置において、前記読み出し用リファレンス信号選択手段は、前記第２の読出し回路の出力により制御されるスイッチにより成ることを特徴とする。
請求項１０記載の発明は、前記請求項３に記載の不揮発性半導体記憶装置は、更に、前記書き換え情報保持手段の出力により前記第１の読出し回路の出力又は前記第２の読出し回路の出力の何れか一方を選択する選択手段を備えることを特徴とする。
請求項１１記載の発明の不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路と、前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備えると共に、前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、更に、前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段を備え、前記制御コマンド信号として消去コマンドを受け取ると、前記読み出し用リファレンス信号を選択的に切り換え、前記状態信号を制御コマンド受付可能状態として出力することを特徴とする。
請求項１２記載の発明の不揮発性半導体記憶装置の要部は、データ記憶領域と書換え情報記憶領域を備えるメモリセルアレイと、データ記憶領域のメモリセル記憶状態を判定するための複数の読出し回路と、書換え情報記憶領域からの読み出しデータを格納する書換え情報保持手段と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、前記状態信号を制御コマンド受付可能状態として出力することを特徴とする。
上記不揮発性半導体記憶装置では、電源投入時などに各セクタの書換え情報を読み出し、その情報を書換え情報保持手段に格納し、その情報によって読出し回路の出力を選択することにより、データ記憶領域のメモリセルに記憶されているデータを読み出すことができる。これより、読み出し用リファレンスレベルを設定する必要がないので、高速読み出し動作用の回路構成となっている。
請求項１３記載の発明の信号処理システムの要部は、不揮発性半導体記憶装置とプロセッサとを備え、前記不揮発性半導体記憶装置は、データ記憶領域と書換え情報記憶領域を備えるメモリセルアレイと、データ記憶領域のメモリセル記憶状態を判定するための読出し回路と、アドレス信号及び制御信号を入力するための信号端子と、データの入出力及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子と、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）と、複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段とを備え、制御コマンド信号として消去コマンドを受け取ると、読み出し用リファレンス信号を選択的に切り換え、状態信号を制御コマンド受付可能状態として出力するものであり、前記プロセッサは、前記不揮発性半導体記憶装置のアドレス信号及び制御信号を出力するための信号端子と、データの入出力及び制御コマンド信号を出力するための信号端子と、状態信号を入力するための信号端子とが接続されており、更に、前記プロセッサは、前記不揮発性半導体記憶装置に対して消去コマンドを出力し、不揮発性半導体記憶装置の状態信号を読み取り、不揮発性半導体記憶装置の消去動作が完了したかどうかを判定することを特徴とする。
上記信号処理システムでは、不揮発性半導体記憶装置の消去動作の大半は読み出し用リファレンスレベルを切り換えることで完了するので、プロセッサは不揮発性半導体記憶装置に対して消去コマンドを出力後、直ぐに消去動作完了の状態信号を読み取ることができ、次の動作が実行可能な状態となる。
請求項１４記載の発明の信号処理システムは、不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムであって、前記不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイを備えると共に、前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、更に、前記データ記憶領域のメモリセル記憶状態を判定するため前記複数の読み出し用リファレンス信号が入力される複数の読出し回路と、前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備え、前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、前記状態信号を制御コマンド受付可能状態として出力するものであり、前記プロセッサは、前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、データの入出力、及び前記制御コマンド信号を出力するための信号端子と、前記状態信号を入力するための信号端子が接続され、更に、前記プロセッサは、前記不揮発性半導体記憶装置に対して前記消去コマンドを出力し、前記不揮発性半導体記憶装置の前記状態信号を読み取り、前記不揮発性半導体記憶装置の消去動作が終了したかどうかを判定することを特徴とする。
請求項１５記載の発明は、前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、前記メモリセルの複数の記憶状態は、複数のしきい値であることを特徴とする。
請求項１６記載の発明は、前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、前記メモリセルの複数の記憶状態は、複数の抵抗値であることを特徴とする。
請求項１７記載の発明は、前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、前記読み出し用リファレンス信号は、読み出し用基準電流値であることを特徴とする。
請求項１８記載の発明は、前記請求項１３又は１４に記載の信号処理システムにおいて、前記状態信号は、動作中又は制御コマンド受付可能として特定信号端子に出力されるレディー/ビジー信号であることを特徴とする。
請求項１９記載の発明は、前記請求項１３又は１４に記載の信号処理システムにおいて、前記状態信号は、動作中又は動作完了を表す信号としてデータ端子に出力されるデータポーリング信号であることを特徴とする。
請求項２０記載の発明の信号処理システムの書き換え時の制御方法の要部は、上記信号処理システムにおいて、メモリセルアレイが複数の消去単位に分割されており、プロセッサは、不揮発性半導体記憶装置の第１の消去単位の書き換え情報を読み取り、読み出し用リファレンス信号を切り換えることで消去動作が完了しないときには、前記第１の消去単位とは異なる第２の消去単位への消去コマンドを出力することを特徴とする。
上記信号処理システムの書き換え時の制御方法では、不揮発性半導体記憶装置の消去動作が読み出し用リファレンス信号を切り換えることで消去動作が完了しないとき、つまりメモリセルの記憶状態を変更する必要があるときには、異なる消去単位への消去コマンドを出力するので、常に高速な書き換え動作が実現できる。
請求項２１記載の発明の信号処理システムの制御方法は、不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムの制御方法であって、前記不揮発性半導体記憶装置は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備え、複数の消去単位に分割されたメモリセルアレイを備え、前記メモリセルの記憶データを読み出すための複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、更に、前記メモリセルの状態を判定するため前記複数の読み出し用リファレンス信号が入力される複数の読出し回路と、前記メモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子と、前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段とを備え、前記プロセッサは、前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、データの入出力、及び前記制御コマンド信号を出力するための信号端子と、前記状態信号を入力するための信号端子とが接続され、前記不揮発性半導体記憶装置は、前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、前記状態信号を制御コマンド受付可能状態として出力し、前記プロセッサは、前記不揮発性半導体記憶装置から第１の消去単位の書き換え情報を読み取り、消去コマンド出力時に前記第１の消去単位のメモリセルの記憶状態を変更する必要があるとき、前記第１の消去単位とは異なる第２の消去単位に対する消去コマンドを出力することを特徴とする。
請求項２２記載の発明は、前記請求項２０又は２１に記載の信号処理システムの制御方法において、前記プロセッサは、前記第２の消去単位に対する書き込みコマンドを出力後、前記不揮発性半導体記憶装置の前記状態信号を読み取り、制御コマンド受付可能状態であれば、前記第１の消去単位を初期状態まで消去することを特徴とする。
請求項２３記載の発明は、前記請求項２０又は２１に記載の信号処理システムの制御方法において、前記複数の消去単位は、互いに異なるＮ個(Ｎ≧２)の消去単位であって、前記プロセッサは、前記書き込みコマンドの出力に対し、Ｎ個の消去単位のうちの何れかの消去単位に対する書き込みコマンドを出力することを特徴とする。
請求項２４記載の発明の不揮発性半導体記憶装置の書き換え方法は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路とを備えると共に、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、前記複数の読み出し用リファレンス信号を用いて読み出しを行う不揮発性半導体記憶装置の書き換え方法であって、前記データ記憶領域に第１の論理値又は第２の論理値が書き込みされた第１のデータ状態からの書き換え動作は、前記書き換え情報記憶領域の情報が規定値未満の回数の時は、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の書き込み用リファレンスレベルを選択し、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記書き換え情報記憶領域の情報が前記規定値の時は、前記データ記憶領域及び前記書き換え情報記憶領域を消去し、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記規定値は、選択可能な前記複数の読み出し用リファレンス信号数と関連付けられて設定されることを特徴とする。
請求項２５記載の発明の不揮発性半導体記憶装置の書き換え方法は、複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、高速書き換えモード信号端子と、前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路とを備えると共に、複数の読み出し用リファレンスレベル（読み出し用リファレンス信号）を有し、前記複数の読み出し用リファレンス信号を用いて読み出しを行う不揮発性半導体記憶装置の書き換え方法であって、前記データ記憶領域に第１の論理値又は第２の論理値が書き込みされた第１のデータ状態からの書き換え動作は、前記書き換え情報記憶領域の情報が第１の設定値未満で且つ前記高速書き込みモード信号端子が有効な時、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記書き換え情報記憶領域の情報が第１の設定値未満でない、又は、前記高速書き込みモード信号端子が無効な場合に、前記書き換え情報記憶領域の情報が第２の設定値未満の時は、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記書き換え情報記憶領域の情報が第２の設定値の時は、前記データ記憶領域及び前記書き換え情報記憶領域を消去し、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、前記第1の規定値及び前記第２の規定値は選択可能な前記複数の読み出し用リファレンス信号数と関連付けられて、前記第１の規定値は前記第２の規定値よりも大きな値を設定されることを特徴とする。
請求項２６記載の発明は、前記請求項２４又は２５に記載の不揮発性半導体記憶装置の書き換え方法において、前記読み出し用リファレンス信号は、互いに異なる２以上の整数Ｍ個の読み出し用リファレンス信号であって、前記読み出し用リファレンス信号の選択は、Ｍ個の読み出し用リファレンス信号から特定の読み出し用リファレンス信号を選択し、データ状態は、互いに異なる２以上の整数Ｍ個のデータ状態が存在し、前記書き込み動作は、Ｍ個のデータ状態のうちの何れかのデータ状態に書き込みすることを特徴とする。
以上説明したように、本発明の不揮発性半導体記憶装置によれば、書換え速度の高速化と、書換えによるデータ保持特性の劣化を抑制し、書換え特性の向上を実現するとともに、電源の遮断や再供給に影響されずに、目的とする動作を実現し、回路規模の削減及び、高速読み出し動作を実現することができる。
本発明は、図１１に示すような、複数のメモリセルＶｔ設定領域を用いるものである。
以下、本発明の実施形態について図面を参照しながら説明する，尚、本実施形態はあくまで一例であり、必ずしもこの形態に限定されるものではない。
（実施形態１）
図１に本発明の第１の実施形態におけるフラッシュメモリ１００の構成図を示している。同図においては、データ入出力ビット幅が８ビットであり、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を有する場合についての構成例を示しており、図をもとに、先ずこの実施形態のフラッシュメモリの構成及び動作の概要について説明する。
図１に本発明の第１の実施形態におけるフラッシュメモリ１００の構成図を示している。同図においては、データ入出力ビット幅が８ビットであり、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を有する場合についての構成例を示しており、図をもとに、先ずこの実施形態のフラッシュメモリの構成及び動作の概要について説明する。
図１に示すフラッシュメモリ１００は、個別に消去が可能な複数の消去単位であるセクタ０（１０４−１）、セクタ１（１０４−２）、セクタ２（１０４−３）及びセクタ３（１０４−４）から成るデータ記憶領域１０４と、該複数の消去単位の各々に対応した記憶領域１０６−１、１０６−２、１０６−３及び１０６−４から成る書換え情報記憶領域１０６とを有した、データを記憶するためのメモリセルアレイ１０２を備えており、このメモリセルアレイ１０２はフラッシュメモリセルがワード線ＷＬ（０）〜ＷＬ（ｎ）と、ビット線ＢＬ（０）〜ＢＬ（ｍ）との交点に、格子状に配置されている。データ記憶領域１０４のメモリセルと書換え情報記憶領域１０６のメモリセルとは同一ワード線に共通接続されており、ワード線を選択することにより接続されたメモリセルを共通に選択することが可能となっている。
ローデコーダ１１０にはアドレス入力端子Ａｉｎ（ｉ：０）に与えられるアドレス入力信号のうちのローアドレスＲＡがアドレスバッファ１１４を介して供給され、フラッシュメモリ１００の各種動作モードに応じてメモリセルアレイ１０２のワード線ＷＬ（０）〜ＷＬ（ｎ）に対して必要となる電位を供給する。
フラッシュメモリ１００の読み出しモード及び書込みモードにおいては、ローデコーダ１１０はローアドレスＲＡをデコードして、任意の１本のワード線を選択する信号を出力し、読出しモードにおいては３Ｖ程度の電位を、書込みモードにおいては１０Ｖ程度の電位を与える。
メモリセルのしきい値を初期状態に設定するフラッシュメモリ１００の消去動作においては、選択するセクタに対応するワード線を一括選択し、−８Ｖ程度の電位を与える。
メモリセルアレイ１０２のビット線ＢＬ（０）〜ＢＬ（ｍ）は各々カラムスイッチ１０８に接続され、更に指定される８本のビット線がこのカラムスイッチ１０８を介して選択的にデータバスＤＢ（７：０）に接続される。カラムスイッチ１０８にはカラムデコーダ１１２から選択信号が供給される。また、カラムデコーダ１１２にはアドレスバッファ１１４を介してカラムアドレスＣＡが供給され、このカラムアドレスＣＡをデコードして、対応するビット線選択信号を出力する。カラムデコーダ１１２からのビット線選択信号により８本のビット線とデータバスＤＢ（７：０）とを選択的に接続する。
データバスＤＢ（７：０）には書込み／消去回路１２２が接続されており、この書込み／消去回路１２２は、データバスＤＢ（７：０）の各々に対応して８個の書込み回路を備えている。フラッシュメモリ１００の書込みモードにおいて、データ入出力端子ＤＱ（７：０）から入力バッファ１２６を介して入力される書込みデータを書込むために、データバスＤＢ（７：０）を介してメモリセルアレイ１０２の選択された８本のビット線に書込電位を与えることにより、選択された８個のメモリセルにデータを書込む。このとき、選択された８本のビット線に与えられる書込み信号は、書込みを行うビット線に対しては＋６ｖ程度とされ、書込みを行わないビット線に対しては接地電位とされる。
メモリセルのしきい値を論理１１である初期状態に設定するフラッシュメモリ１００の消去動作においては、カラムスイッチ１０８は全てのビット線ＢＬ（０）〜ＢＬ（ｍ）を選択するよう制御され、書込み／消去回路１２２から＋６ｖ程度の電位が全てのビット線ＢＬ（０）〜ＢＬ（ｍ）に対して与えられる。
データバスＤＢ（７：０）は、更に、読出し回路１１６に接続されており、この読出し回路１１６は、データバスＤＢ（７：０）の各々に対応して８個の読出し回路を備えている。この読出し回路１１６は、読み出しモードでのメモリセルアレイ１０２からの選択されたメモリセルデータの読み出しと、書込みモードでの書込みベリファイのためのデータ読み出し及び、消去モードでの消去ベリファイのためのデータ読み出しに用いられる。
読出し回路１１６でのデータ読み出しは、メモリセルアレイ１０２の選択された８個のメモリセルから８本のビット線及びデータバスＤＢ（７：０）を介して出力されるデータを、リファレンスレベル切り換え回路１２０から出力される読出し用リファレンスレベルＲＥＦを用いて判定し、その判定結果を、出力バッファ１２４を介してデータ入出力端子ＤＱ（７：０）に出力する。このとき、読出し回路１１６は、メモリセルアレイ１０２の選択された８本のビット線に対して＋１ｖ程度の電圧を与える。
ここで、読出し用リファレンスレベル（読出し用リファレンス信号）ＲＥＦを設定するための回路ブロックであるリファレンスレベル発生回路（リファレンス信号発生回路）１１８、リファレンスレベル切り換え回路（読出し用リファレンス信号選択手段）１２０及び書換え情報保持回路（書換え情報保持手段）１２８の具体回路構成例を図２に示している。前記リファレンスレベル発生回路１１８はメモリセルアレイ１０２に配置されたフラッシュメモリセルと同一構成のメモリセル２０８、２１０及び２１２を備えており、各メモリセル２０８、２１０及び２１２のしきい値を各々異なる値に設定し、ドレイン端子及びゲート端子は各々共通接続され、メモリセルアレイ１０２のメモリセルと同一のドレイン電位ＶＤ及びゲート電位ＶＧに接続することにより、リファレンスレベル（リファレンス信号）としてのメモリセル電流Ｉｒ１、Ｉｒ２及びＩｒ３を発生し、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を判定するためのリファレンスレベル（リファレンス信号）ＲＥＦ１、ＲＥＦ２及びＲＥＦ３として出力する。
前記リファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３は、読出し、書込みベリファイ、消去ベリファイ用として、各動作時にメモリセル２０８、２１０及び２１２のゲート電位ＶＧを変更することにより適切な値を設定することが可能である。また、読出し、書込みベリファイ、消去ベリファイ用として、各々異なる値のレベルを備えて、各動作に応じて切り換えることにより適切な値を設定することも可能であるが、同様の動作によりメモリセルアレイ１０２からの読出しを行うものであり、本実施形態の説明においては読み出し用リファレンスレベルとしての説明のみを行う。読み出し用リファレンスレベルにおいては、リファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３は各々、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域の各中間レベルに設定される値である。
書換え情報保持回路１２８は、メモリセルアレイ１０２内の各セクタ（１０４−１〜１０４−４）に対応した書換え情報記憶領域１０６−１〜１０６−４に書き込まれる情報と同一の情報を記憶するレジスタ１（２００）〜レジスタ４（２０６）及び、選択回路２０８を備えており、アドレス入力端子Ａｉｎ（ｉ：０）に与えられるアドレス入力信号のうちのセクタアドレスＳＡに応じて選択回路２０８により対応するレジスタの出力を選択して書換え情報ＣＮＴとして出力する。
リファレンスレベル切り換え回路１２０は、トランジスタ２１４、２１６及び２１８を備え、書換え情報保持回路１２８から出力される書換え情報ＣＮＴにより制御されるスイッチを構成しており、リファレンスレベル発生回路１１８により発生されたリファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３の何れかを選択的してファレンスレベルＲＥＦとして読出し回路１１６へ与えている。
本実施形態のフラッシュメモリ１００は、更に外部端子ＮＣＥ、ＮＯＥ及びＮＷＥを介して供給される制御信号と、アドレス入力端子Ａｉｎ（ｉ：０）及びデータ入出力端子ＤＱ（７：０）を介して入力される動作コマンド入力により設定されるフラッシュメモリ１００の動作モードに応じて各種回路ブロックの動作を制御するための内部制御信号を発生するとともに、内部動作状態が動作中であるか、又は動作コマンド受付可能状態かを表す状態信号であるレディー／ビジー信号（以下、ＲＹ／ＢＹ信号）を出力する制御回路１３０を備えている。
制御回路１３０は、動作コマンド（書込み又は、消去動作コマンド）を受けて、その動作を実行中であるか又は、動作完了であるかを示すために、データ入出力端子ＤＱ（７：０）端子の特定ビットを用いて状態信号を出力する。
また、電源電圧ＶＣＣをもとに各種動作モードで必要となる内部電圧を発生するための電圧発生回路１３２を備えている。
ここで、メモリセルアレイ１０２のデータ記憶領域１０４に対する書換え動作を説明する。
データの書換えは、対象となるセクタの消去後にデータ書込みを実施する。消去動作を実行する際には、制御回路１３０からの制御信号により、書換えを行うセクタに対応した書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６に対して図３に示すような書換え情報（あ）の書込みを行う。レジスタ２００〜２０６に書き込まれた書換え情報に基づいて選択されるリファレンスレベルＲＥＦの値（い）を合わせて示している。
本実施形態においては、論理１１、論理０１、論理１０及び論理００で表される４つのメモリセルしきい値設定領域を用いているため、書換え情報としては２ビットの信号を用いているが、書換え情報のビット数を増やすことにより、より多くのしきい値設定領域数を用いることができる。
図３（ａ）はメモリセルを論理１１のしきい値領域である初期状態に設定する消去動作（以降、消去動作と記す）が実行された場合であり、リファレンスレベルＲＥＦとしてＲＥＦ１が選択されることにより、しきい値が論理１１に設定されたメモリセルをＡＬＬ“１”データとして読み出すことができる。この状態から、データ記憶領域１０４に対する論理０１のしきい値領域へのデータ書込みをおこうことにより、書換え動作を完了する。書込まれたデータは、リファレンスレベルＲＥＦ１を用いて、読出し回路１１６により判定することができる。
論理０１のしきい値領域へデータが書き込まれた状態から、データ書換えのための消去動作を実行する際には、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６に対して図３（ｂ）に示す書換え情報の書込みが行われる。このため、選択回路２０８の書換え情報ＣＮＴの値が変更され、リファレンスレベル切り換え回路１２０はリファレンスレベルＲＥＦ２を選択し、読出し回路１１６へ出力する。このことにより、論理１１領域及び論理０１領域に設定されたメモリセルの記憶情報は、共に “１”データとして読み出されることになり、消去動作を実施したのと等価な状態になる（以降、擬似消去動作と記す）。この状態から、データ記憶領域１０４に対する論理１０のしきい値領域へのデータ書込みを行い、書換えを完了する。書き込まれたデータは、リファレンスレベルＲＥＦ２を用いて、読出し回路１１６により判定することができる。
論理１０のしきい値領域へデータが書き込まれた状態からの書換え動作は上記動作と同様に、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作を実行した後に、データ記憶領域１０４に対する論理００のしきい値領域へのデータ書込みを行い、書換えを実現する。
論理００のしきい値領域へデータが書き込まれた状態からの書換え動作は、メモリセルのしきい値変更を伴う消去動作により、メモリセルを論理１１のしきい値領域である初期状態に設定する動作を実行し、書換え情報記憶領域１０６及び書換え情報保持回路１２８内のレジスタ２００〜２０６は図３（ａ）に示す状態に設定した後に、前述の動作を繰り返す。
このように、図１に示す実施形態の構成により、消去動作実行時に書換え情報記保持回路１２８内のレジスタ２００〜２０６へ図３に示す書換え情報を書込むことにより、しきい値の変更を行うことなしに消去動作を実現することが可能となる。しかしながら、フラッシュメモリ１００への電源供給を遮断すると、レジスタ２００〜２０６に書き込まれた書換え情報は消失してしまうため、書込まれたデータを正しく読み出すための適切なリファレンスレベルを選択するためには、電源再投入後にレジスタ２００〜２０６の記憶内容を復元する必要がある。
このため、図１に示す構成においては、電源投入時での制御回路１３０からの制御により、メモリセルアレイ１０２の書換え情報記憶領域１０６の記憶情報を順次読出し回路１１６により読出し、レジスタ２００〜２０６への書込みを実行する。書換え情報記憶領域１０６へはしきい値領域１１及びしきい値領域００を用いて書換え情報の書込みを行っており、リファレンスレベルとしてＲＦＥ１、ＲＦＥ２又はＲＦＥ３の何れを用いても電源投入時の書換え情報記憶領域１０６からのデータ読出しを可能としている。
図１においては、しきい値の変更を伴わない擬似消去動作を実現するために、メモリセルアレイ１０２内の書換え情報記憶領域１０６及び書換え情報保持回路１２８に書換え情報を記憶する構成としているが、同様の動作を簡単な構成で実現する手段を以下に説明する。
（実施形態２）
図４に本発明の第２の実施形態におけるフラッシュメモリ４００の構成図を示している。図４において、図１と同一構成要素には同一の番号を付している。
図４に本発明の第２の実施形態におけるフラッシュメモリ４００の構成図を示している。図４において、図１と同一構成要素には同一の番号を付している。
図４において、図１の構成と異なっているのは、読出し回路（第１の読出し回路）とは別途に読出し回路（第２の読出し回路）４０４を設けて、書換え情報記憶領域１０６に記憶された書換え情報を、カラムスイッチ４０２を介さずに、前記第２の読出し回路４０４により読出して、リファレンスレベル切り換え回路１２０を制御する書換え情報ＣＮＴとして与えている点である。このとき、読出し回路４０４は、リファレンスレベル発生回路１１８からのリファレンスレベルＲＥＦ２を用いてデータの判定を行っている。
図１での説明と同様に、書換え情報記憶領域１０６へは論理１１領域及び論理００領域を用いてデータ書込みを行っており、データの読出しにリファレンスレベルＲＥＦ２を用いることにより適切なデータ判定を行うことができる。
書込み及び消去動作におけるカラムスイッチ４０２の動作は、図１での説明と同様の動作を行う。つまり、カラムデコーダ１１２からの選択信号により、データ記憶領域１０４及び書換え情報記憶領域のビット線ＢＬ（０）〜ＢＬ（ｍ）に対して、選択的にデータバスＤＢ（７：０）と接続を行う。
データ記憶部１０４に対する書換え動作は、図１での説明と同様であり、データ記憶部１０４に対する消去動作を行う際には、データ記憶領域１０６に図３に示すデータを書込む。
データ記憶領域１０４からのデータ読出しにおいては、先ず、読出し回路４０４を用いて、書換え情報記憶領域１０６からの記憶情報を読出し、書換え情報ＣＮＴをリファレンスレベル切り換え回路１２０へ与える。
このことにより、リファレンスレベル切り換え回路１２０は、データ記憶部１０４からの読出しに際して、読出し対象となるセクタの書換え状態に応じたリファレンスレベルを選択し、読出し回路１１６へ与えることができ、書換え状態に応じた適切なリファレンスレベルを用いてデータの判定を行うことができる。
図４に示す構成例は、ＮＡＮＤ型フラッシュメモリのように、読出し速度の仕様が比較的緩いメモリにおいて有用である。
また、リファレンスレベルの選択は、メモリセルアレイ１０２の書換え情報記憶領域１０６に記憶された書換え情報を用いているため、フラッシュメモリ４００への電源遮断時にもデータを消失することがない。
図１及び図２に示す構成例においては、書換え情報ＣＮＴに基づいて、リファレンスレベル切り換え回路１２０によりリファレンスレベルの選択を行う構成となっている。このため、メモリセルアレイ１０２内の、異なる書換え状態とされたセクタを連続して読み出す場合には、セクタアドレスの切り替わりにおいて、リファレンスレベルの切り換えが生じることとなる。リファレンスレベルはアナログ信号であり、切り換えた場合には安定するまでの時間が必要となり、データ記憶領域１０４からの読出しを高速に行う場合の妨げとなる。データ記憶領域１０４からの読出しを高速に行うための手段を以下に説明する。
（実施形態３）
図５に本発明の第３の実施形態におけるフラッシュメモリ５００の構成図を示している。図５において、図１と同一構成要素には同一の番号を付している。
図５に本発明の第３の実施形態におけるフラッシュメモリ５００の構成図を示している。図５において、図１と同一構成要素には同一の番号を付している。
図５において、図１の構成と異なっているのは、データバス（７：０）には読出しブロック５０２が接続されており、この読出しブロック５０２には、リファレンスレベル発生回路１１８の出力ＲＥＦ１、ＲＥＦ２及びＲＥＦ３と、書換え情報保持回路１２８からの書換え情報ＣＮＴが入力されている点である。
図６に読出しブロック５０２の具体回路構成例を示している。同図は、データバスＤＢ（７：０）の１ビット分であるデータバスＤＢ（ｉ）に接続された読出しブロックを示しており、読出し回路６００、６０２及び６０４を備えている。各読出し回路６００、６０２及び６０４には各々、リファレンスレベルＲＥＦ１、ＲＥＦ２及びＲＥＦ３が入力されており、出力は各々、トランジスタ６０６、６０８及び６１０に与えられている。
書換え情報保持回路１２８からの書換え情報ＣＮＴによりトランジスタ６０６、６０８及び６１０が駆動され、読出し回路６００、６０２又は６０４何れかの出力を選択してＳＯＵＴとして出力している。
図５に示す構成とすることにより、メモリセルアレイ１０２内の、異なる書換え状態のセクタを連続して読み出す場合には、選択するセクタが切り替わると、書換え情報保持回路１２８からの書換え情報ＣＮＴにより、書換え状態に応じたリファレンスレベルによりデータ判定を行う読出し回路６００、６０２又は６０４の出力を選択して、読み出しデータＳＯＵＴとして出力することになる。読出し回路６００、６０２及び６０４の出力は論理値信号であり、高速な切り換えが可能であり、データ記憶領域１０４からの高速読出しを実現することができる。
次に、図１、図４及び図５における制御回路１３０の具体構成例と、フラッシュメモリに対する消去モード実行時の動作について説明する。
図７に制御回路１３０の具体構成例を示している。フラッシュメモリに対する動作モードは、アドレス入力端子Ａｉｎ（ｉ：０）、データ入出力端子ＤＱ（７：０）を用いて入力される動作コマンド入力及び、制御信号ＮＣＥ、ＮＯＥ及びＮＷＥを受けて、モードデコーダ７００により判定される。
タイミング制御回路７０４は、モードデコーダ７００及びクロック等のタイミング信号発生回路７０２からの信号を受けて、モードデコーダ７００の出力と合わせて、フラッシュメモリ内部を制御する制御信号を発生する。
ＲＹ／ＢＹ信号制御回路７０６は、フラッシュメモリの動作コマンドとして消去コマンドを受け取った場合でのフラッシュメモリの動作が、論理１１のしきい値領域である初期状態に設定する消去動作であるか、書換え情報格納領域１０６及び、書換え情報保持回路１２８内のレジスタ２００〜２０６への書換え情報書込みを行う擬似消去動作であるかを、書換え情報ＣＮＴの値で判断し、内部動作状態が動作中であるか、又は動作コマンド受付可能状態かを表す状態信号であるＲＹ／ＢＹ信号の出力タイミングを制御する。
制御回路１３０は同様に、消去動作であるか、擬似消去動作であるかに応じて、データ入出力端子ＤＱ（７：０）に出力する動作中又は動作完了を示す信号の制御を行う。
図８及び図９に、消去コマンド実行時のフラッシュメモリの入出力信号タイミング図を示している。
図８は、フラッシュメモリが消去コマンドを受け取り、メモリセルを論理１１のしきい値領域である初期状態に設定する消去動作を行う場合のタイミング図である。フラッシュメモリに対する消去コマンドは、一般的には６サイクルを用いて入力されるが、図８にはコマンド入力の最後の２サイクルのみを示している。
制御信号ＮＣＥが“Ｌ”に設定され、制御信号ＮＷＥが“Ｌ”から“Ｈ”へと遷移するタイミングｔ１及びｔ２において、アドレス入力端子Ａｉｎ（ｉ：０）及びデータ入出力端子ＤＱ（７：０）に対して、同図に示すアドレス及びデータを与えることにより、フラッシュメモリに対するセクタ消去コマンドが入力される。タイミングｔ２でアドレス入力端子Ａｉｎ（ｉ：０）に入力されるアドレスＳＡは、消去対象となるセクタアドレスである。
タイミングｔ２で入力されるアドレスとデータを受けて、制御回路１３０内のモードデコーダ７００によりセクタ消去であることを判定し、ＲＹ／ＢＹ信号を“Ｌ”に設定する。このとき、制御回路１３０は、書換え情報ＣＮＴの値によりフラッシュメモリの消去動作が、論理１１のしきい値領域である初期状態に設定する消去動作であることを判定し、消去ベリファイが完了するまで、メモリセルを初期状態に設定する消去動作を繰り返す。タイミングｔ４において、消去ベリファイが完了するとＲＹ／ＢＹ信号制御回路７０６の制御により、ＲＹ／ＢＹ信号を“Ｈ”に設定する。
同様に、消去コマンド入力サイクルが完了するｔ３以降に、データ記憶領域１０４に対する読出し動作を行うと、制御回路１３０はデータ入出力端子ＤＱ（７：０）にフラッシュメモリの動作状態を示す信号を出力するよう制御する。
動作状態を示す信号として、ｔ４以前の消去動作実行中であれば“Ｌ”を、消去動作が完了するｔ４以降に読出しを行うと“Ｈ”をデータ出力端子Ｄｏ（７）に読出し、データとして出力する（データポーリング信号）とともに、ｔ４以前の消去動作実行中であれば読出し動作毎に“Ｌ”と“Ｈ”繰り返すデータを、消去動作が完了するｔ４以降では読出し動作毎に“Ｈ”をデータ出力端子Ｄｏ（６）に読出しデータとして出力する（トグルビット）。
図９は、フラッシュメモリが消去コマンドを受け取り、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作を行う場合のタイミング図である。タイミングｔ１及びｔ２でフラッシュメモリに対するセクタ消去コマンドが入力されるまでは図８と同一のタイミングである。
タイミングｔ２で入力されるアドレスとデータを受けて、制御回路１３０内のモードデコーダ７００によりセクタ消去であることを判定し、ＲＹ／ＢＹ信号を“Ｌ”に設定する。このとき、制御回路１３０は、書換え情報ＣＮＴの値によりフラッシュメモリの消去動作が、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作であることを判定し、書換え情報記憶領域１０６に対する書込み動作を実行する。タイミングｔ４において、書込みベリファイが完了するとＲＹ／ＢＹ信号制御回路７０６の制御により、ＲＹ／ＢＹ信号を“Ｈ”に設定する。
書換え情報記保持回路１２８内のレジスタ２００〜２０６への書込みは、短時間で実行できるため、書換え情報記憶領域１０６への書込み以前に完了している。
データ入出力端子ＤＱ（７：０）に出力されるフラッシュメモリの動作状態を示す信号の制御も、図８での説明と同様である。
図８及び図９に示すように、消去動作として、メモリセルのしきい値を変更することなしに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６への書換え情報を変更して、選択するリファレンスレベルを変更する擬似消去動作を実現するフラッシュメモリにおいて、書換え情報ＣＮＴを用いてＲＹ／ＢＹ信号及び、データ入出力端子ＤＱ（７：０）に出力されるフラッシュメモリの動作状態を示す信号の制御のタイミングを制御することにより、フラッシュメモリの動作状況を外部に出力することができるので、本発明のフラッシュメモリを用いたシステムにおいて、フラッシュメモリの制御を容易に実現可能である。
（実施形態４）
図１５は本発明の第４の実施形態における信号処理システムの構成を示すブロック図である。
図１５は本発明の第４の実施形態における信号処理システムの構成を示すブロック図である。
図１５において、１５０１は実施形態１、実施形態２及び実施形態３で示したフラッシュメモリ、１５０２はフラッシュメモリ１５０１に接続されたプロセッサである。フラッシュメモリ１５０１とプロセッサ１５０２の間は、アドレス信号Ａｄｄｒｅｓｓ（ｉ：０）、データＤａｔａ（７：０）、制御信号ＮＣＥ、ＮＯＥ及びＮＷＥ、フラッシュメモリ１５０１の動作状態が動作中であるか、又は動作コマンド受付可能状態かを表す状態信号ＲＹ／ＢＹが接続されている。
プロセッサ１５０２からのフラッシュメモリ１５０１に対するデータ書換えは、ＮＣＥ信号、ＮＯＥ信号及びＮＷＥ信号を介して制御信号を供給し、アドレス信号Ａｄｄｒｅｓｓ（ｉ：０）及びデータＤａｔａ（７：０）を介して動作コマンドを入力する。フラッシュメモリ１５０１は、プロセッサ１５０２からの書込み又は、消去動作コマンドを受け取ると、プロセッサ１５０２に対しＲＹ／ＢＹ信号を介して内部動作状態が動作中であるか、又は動作コマンド受付可能状態かを出力する。また、データＤａｔａ（７：０）の特定ビットを用いて、受け付けた動作コマンドの動作を動作中であるか又は、動作完了であるかを出力する。
プロセッサ１５０２は、フラッシュメモリ１５０１からのＲＹ／ＢＹ信号又は、データＤａｔａ（７：０）の特定ビットで示される動作状態を読み取り、フラッシュメモリ１５０１の動作が完了したかどうかを判定する。
上記実施形態１、実施形態２及び実施形態３で説明したように、本発明のフラッシュメモリの消去動作においては、メモリセルのしきい値を変更して、論理１１のしきい値領域である初期状態に設定する動作と、メモリセルのしきい値の変更は行わずに、書換え情報記憶領域１０６及び、書換え情報記保持回路１２８内のレジスタ２００〜２０６に対する書換え情報の書込みを行う擬似消去動作とを備えている。このため、プロセッサ１５０２からフラッシュメモリ１５０１に対して消去動作コマンドを実行する場合には、フラッシュメモリ１５０１の動作に応じて制御タイミングが異なってくる。
図１６は、プロセッサ１５０２からの消去動作コマンドに対して、フラッシュメモリ１５０１がメモリセルのしきい値を変更する消去動作を実行した場合のタイミング図である。
図１６において、プロセッサ１５０２がフラッシュメモリ１５０１に対し消去コマンドを出力すると、フラッシュメモリ１５０１において、メモリセルのしきい値を変更する消去動作が開始され、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を介してフラッシュメモリが動作中であることが示される。消去動作にはメモリセルのしきい値を変更するための時間が必要であり、消去動作の完了までには時間がかかることになる。フラッシュメモリ１５０１が消去動作を行っている間にプロセッサ１０５２は、演算処理等の信号処理を実行することができる。その後プロセッサ１５０２はＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を取り込み、定期的にフラッシュメモリの動作状態を確認する。フラッシュメモリ１５０１にて消去動作が完了すると、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）により、動作コマンド受付可能状態又は動作完了であることが示され、この信号を受けて、プロセッサ１５０２はフラッシュメモリ１５０１に対して次の動作コマンドを実行する。
プロセッサ１５０２からの消去動作コマンドに対して、フラッシュメモリ１５０１が消去動作又は、擬似消去動作の何れを実行するかは、消去動作コマンド発行に先立って、フラッシュメモリ１５０１からの書換え情報を読出すことにより判断することができる。
図１７はプロセッサ１５０２からの消去動作コマンドに対して、フラッシュメモリ１５０１が擬似消去動作を実行する場合のタイミング図である。
図１７において、プロセッサ１５０２がフラッシュメモリ１５０１に対し消去コマンドを出力すると、フラッシュメモリ１５０１において、メモリセルのしきい値を変更する消去動作が開始され、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を介してフラッシュメモリ１５０１が動作中であることが示される。擬似消去動作においては、データ記憶領域のメモリセル記憶状態を変更することなしに、書込み動作のみで消去動作が完了するため、直ぐにＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を介して動作コマンド受付可能状態又は動作完了であることが示される。このため、プロセッサ１５０２は、他の演算処理等を行うことなしに、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）を取り込み、定期的にフラッシュメモリの動作状態を確認する。フラッシュメモリ１５０１にて消去動作が完了すると、ＲＹ／ＢＹ信号又はデータＤａｔａ（７：０）により、動作コマンド受付可能状態又は動作完了であることが示され、この信号を受けて、プロセッサ１５０２はフラッシュメモリ１５０１に対して次の動作コマンドを実行する。
このように、消去動作コマンド発行に先立って、フラッシュメモリ１５０１からの書換え情報を読出すことにより、消去動作又は、擬似消去動作の異なるタイミングでの消去動作を実行するフラッシュメモリにおいても、プロセッサ１５０２からは、フラッシュメモリ１５０１の効率的な消去動作制御を行うことができる。
（実施形態５）
図１８は本発明の第５の実施形態における信号処理システムの書き換え時の制御方法を示すフローチャート図である。ここで第５の実施形態における信号処理システムは、第４の実施形態における信号処理システムに対し、複数の消去単位に分割されたメモリセルアレイを備えることを特徴とする。
図１８は本発明の第５の実施形態における信号処理システムの書き換え時の制御方法を示すフローチャート図である。ここで第５の実施形態における信号処理システムは、第４の実施形態における信号処理システムに対し、複数の消去単位に分割されたメモリセルアレイを備えることを特徴とする。
図１８において、１８０１は開始端子、１８０２はフラッシュメモリ１５０１から第１の消去単位の書き換え情報として書換え回数（ｉ）を取得する処理、１８０３はフラッシュメモリ１５０１から取得した第１の消去単位の書き換え回数（ｉ）が設定値Ｎ未満であるかを判断する処理、１８０４は第１の消去単位への消去コマンドを出力する処理、１８０５は第１の消去単位への書き込みコマンドを出力する処理、１８０６はフラッシュメモリ１５０１から第２の消去単位の書き換え情報として書換え回数（ｊ）を取得する処理、１８０７は不揮発性メモリから取得した第２の消去単位の書換え回数（ｊ）が設定値Ｎ未満であるかを判断する処理、１８０８は第２の消去単位への消去コマンドを出力する処理、１８０９は第２の消去単位への書き込みコマンドを出力する処理、１８１０は終了端子である。
プロセッサ１５０２がフラッシュメモ１５０１に対し書き換え動作を実行する際の制御方法は、フラッシュメモリ１５０１から第１の消去単位の書き換え回数情報（ｉ）を取得する処理１８０２を経て、この処理１８０２で取得した書き換え回数情報（ｉ）が設定値Ｎ未満であるかの判断１８０３に進む。この判断１８０３の設定値は設定可能なリファレンスレベル数に関連して設定される。
判断１８０３において、処理１８０２で取得した書き換え回数情報（ｉ）が設定値Ｎ未満であると判断した場合は、第１の消去単位への消去コマンドを出力する処理１８０４を経て、第１の消去単位への書き込みコマンドを出力する処理１８０５に進む。その後、終了端子１８１０へ進み、一連の書き換え制御のフローが終了する。
判断１８０３において、処理１８０２で取得した書き換え回数情報（ｉ）が設定値Ｎ未満でないと判断した場合は、フラッシュメモリ１５０１から第２の消去単位の書き換え回数情報（ｊ）を取得する処理１８０６に進む。処理１８０６で取得した書き換え回数情報（ｊ）が設定値Ｎ未満であるかの判断１８０７に進む。
判断１８０７において、処理１８０６で取得した書き換え回数情報（ｊ）が設定値Ｎ未満であると判断した場合は、第２の消去単位への消去コマンドを出力する処理１８０８を経て、第２の消去単位への書き込みコマンドを出力する処理１８０９に進む。その後、終了端子１８１０へ進み一連の書き換え制御のフローが終了する。
判断１８０７において、処理１８０６で取得した書き換え回数情報（ｊ）が設定値未満でないと判断した場合は、第３の消去単位に対し同様の処理を繰り返す。
これにより、不揮発性半導体記憶装置の消去動作が読み出し用リファレンスレベルを切り換えることで完了しないとき、つまりメモリセルの記憶状態を変更する必要があるとき、異なる消去単位への消去コマンドを出力することにより常に高速な書き換え動作が実現できる。メモリセルの記憶状態を変更する必要のある消去単位の消去動作は、不揮発性メモリが動作していないときにバックグランドにて処理すればよい。
（実施形態６）
図１９は本発明の第６の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。実施形態１、実施形態２、実施形態３に示すフラッシュメモリの書換えを行う場合のフローを説明する。
図１９は本発明の第６の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。実施形態１、実施形態２、実施形態３に示すフラッシュメモリの書換えを行う場合のフローを説明する。
図１９のフローチャートにおいて、２００１は開始端子、２００９は終了端子であり、また２００２、２００４、２００５、２００６、２００７、２００８は処理を示し、２００３は判断を示し、２０１０、２０１１はステップの範囲を示す。
２００２及び２００６はフラッシュメモリから書換え情報として、書換え回数（ｉ）を取得する処理であり、２００４はフラッシュメモリの書換え情報記憶領域へ書換え情報として、書換え回数（ｉ）を書込む処理であり、２００５はデータ記憶領域及び書換え情報記憶領域のしきい値を初期状態にする消去を実施する処理であり、２００７は取得した書換え回数（ｉ）から読み出し用リファレンスレベルを決定する処理であり、２００８は決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理である。また２００３は取得した書換え回数（ｉ）が設定値Ｎ未満であるかを判断する処理である。２０１０はデータ記憶領域のデータ消去動作のステップ範囲であり、２０１１はデータ記憶領域のデータ書込みのステップ範囲である。
所定の不揮発メモリセルアレイの書換えを行うフローは開始端子２００１から開始し、書換え回数（ｉ）を取得する処理２００２を経て、処理２００２で取得した書換え回数（ｉ）が設定値未満であるかの判断２００３に進む。
判断２００３の設定値Ｎは設定可能なリファレンスレベル数に関連して設定される。
判断２００３において、書換え回数（ｉ）が設定値Ｎ未満であると判断した場合は、書換え情報記憶領域へ書換え回数（ｉ）を書込む処理２００４へ進む。このとき書き込まれる回数情報は、処理２００２で取得された回数情報に例えば１を加算したものであり、処理２００２で取得された書換え回数が（ｉ）の場合、（ｉ＋１)となる。
判断２００３において、フラッシュメモリから取得した書換え回数（ｉ）が設定値Ｎ未満でないと判断した場合は、データ記憶領域及び書換え情報記憶領域を初期状態にする消去を実施する処理２００５へ進む。
処理２００５は、メモリセルのしきい値を初期状態に設定する、フラッシュメモリにおける消去動作であり、消去パルス印加、消去ベリファイや、消去動作の前に全状態を同一、例えばＡＬＬ“０”の状態とする消去前書込みなどの動作も包含する処理となる。
また、本実施形態の場合、処理２００５により書換え情報記憶領域についても消去されるため、処理２００５の終了時には書換え情報記憶領域は初期化され、例えば書換え回数情報は書換え回数（ｉ）として１回と設定される。
処理２００２から処理２００４又は処理２００５までの範囲２０１０が、本発明における書換え時の消去動作のステップ範囲となる。
処理２００４又は処理２００５終了後はともに、フラッシュメモリから書換え情報として、書換え回数（ｉ）を取得する処理２００６へ進む。処理２００６では、処理２００４又は処理２００５にて情報変更された書換え回数（ｉ）を取得する。すなわち前記の例であれば処理２００４を経由時は（ｉ）＝（ｉ＋１)、処理２００５経由時は（ｉ＝１)である。
処理２００６終了後、フラッシュメモリから取得した書換え回数（ｉ）から読み出し用リファレンスレベルを決定する処理２００７へ進む。処理２００７は複数の読み出し用リファレンスレベルから書換え回数情報と対応したレベルを選択する処理である。
処理２００７終了後、決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理２００８に進む。
処理２００８は書込みパルス印加、書込みベリファイなどの動作も包含する処理となる。
その後、終了端子２００９へ進み、一連の書換え方法フローが終了する。
本発明は消去時にフラッシュメモリセルアレイの書換え情報記憶領域に書換え情報を記憶するフローとすることにより、電源が切断されても、データの読み出しや新たな書換えを本発明の目的を維持して実施できる。
次に、図２０を使って前記の本発明の第６の実施形態におけるフラッシュメモリの書換えフローによるメモリアレイの遷移を説明する。
図２０の（ａ）〜（ｅ）は、フラッシュメモリのメモリセルＶｔの分布を示す図であり、横軸はメモリセルＶｔ、縦軸はメモリセル数を示している。図２０の（ａ）〜（ｅ）において、２０２１、２０２２、２０２３、２０２６、２０２７、２０２８、２０３１、２０３２、２０３３、２０３４、２０３７はメモリセルＶｔ設定領域、２０２４、２０２９、２０３５、は前記第１の論理値、２０２５、２０３０、２０３６は前記第２の論理値、ＲＥＦ１、ＲＥＦ２からＲＥＦＮまでは読み出し用リファレンスレベルを示す。
図２０（ａ）は第１のデータ状態である初期状態であり、書換え情報記憶領域には（ｉ＝１)が記録され、読み出し用リファレンスレベルはＲＥＦ１が選択され、例えばデータはＡＬＬ“１”と判定されるとする。
この状態は図１９の処理２００５を終了した時点であるので、続いて行うデータ書込みの説明をする。
フラッシュメモリから書換え情報として書換え回数（ｉ）を取得すると（ｉ＝１)が取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦ１に決定される。決定したリファレンスレベルＲＥＦ１をもとにデータ記憶領域に書込みを行うと、図２０（ｂ）の状態、すなわち第２のデータ状態となる。第１、第２の論理値２０２４、２０２５は各々“１”、“０”と判定される。
図２０（ｂ）の状態から書換えを行う場合も同様であり、書換え情報として書換え回数（ｉ＝１）が取得され、（ｉ＝１）はＮ未満であるので、書換え情報記憶領域に（ｉ＝２）を書込み、本発明の消去動作を完了する。続いて、書換え情報として書換え回数（ｉ）を取得すると（ｉ＝２）が取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦ２に決定される。決定したリファレンスレベルＲＥＦ２をもとにデータ記憶領域に書込みを行うと、図２０（ｃ）の状態すなわち第２のデータ状態となる。第１、第２の論理値である２０２９と２０３０は各々“１”、“０”と判定される。
選択可能なリファレンスレベルがＮ個の場合、図２０（ｄ）の状態はリファレンスレベルＲＥＦＮが選択されており、第１、第２の論理値である２０３５と２０３６が各々“１”、“０”と判定される最も高いデータ状態である。
この図２０（ｄ）の状態から書換えを行う場合は次の通りとなる。書換え情報として書換え回数（ｉ）を取得し、（ｉ＝Ｎ）が取得され、（ｉ＝Ｎ）はＮ未満ではないので、データ記憶領域及び書換え情報記憶領域を消去する。この時に消去動作の前に全状態を同一のＡＬＬ“０”の状態とする図２０（ｅ）の状態を経て、図２０（ａ）の状態となる。書換え情報記憶領域の書換え回数（ｉ）が（ｉ＝１)に設定されて、本発明の消去動作を完了する。以後のデータ書込みは前述の通りである。
このように、判断２００３の規定値Ｎと同数の選択可能な読み出しリファレンスレベルを備え、書換え回数（ｉ）により読出しリファレンスレベルを選択することにより、書換えに伴うメモリセルのしきい値を初期状態とする消去動作の回数を削減することができ、信頼性の向上、書換え速度の高速化を実現することができる。
図１９に示す書換えフローにおいては、書換え速度の高速化を実現することが可能であるが、規定回数書換え後の書換えにおいては、メモリセルのしきい値を初期状態とする消去動作が実施されるため、高速書換えが可能な書換え回数を任意に設定できないという不都合が生じる。
（実施形態７）
図２１は本発明の第７の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。
図２１は本発明の第７の実施形態におけるフラッシュメモリの書換え方法の一例を示したフローチャートである。
図２１のフローチャートにおいて、２０４０は開始端子、２０４９は終了端子であり、また２０４１、２０４４、２０４５、２０４６、２０４７、２０４８は処理を示し、２０４２、２０４３は判断を示し、２０５０、２０５１はステップの範囲を示す。
２０４１及び２０４６はフラッシュメモリから書換え情報として、書換え回数（ｉ）を取得する処理であり、２０４４はフラッシュメモリの書換え情報記憶領域へ書換え情報として、書換え回数（ｉ）を書込む処理であり、２０４５はデータ記憶領域及び書換え情報記憶領域のしきい値を初期状態にする消去を実施する処理であり、２０４７は取得した書換え回数（ｉ）から読み出し用リファレンスレベルを決定する処理であり、２０４８は決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理である。また２０４２は、書換え情報として取得した書換え回数（ｉ）が第１の設定値Ｎ未満であり且つ高速書込みモード信号が有効であるかを判断する処理であり、２０４３は書換え情報として取得した書換え回数（ｉ）が第２の設定値（Ｎ−ｐ）未満であるかを判断する処理である。２０５０はデータ記憶領域のデータ消去動作のステップ範囲であり、２０５１はデータ記憶領域のデータ書込み動作のステップ範囲である。
所定の不揮発メモリセルアレイの書換えを行うフローは開始端子２０４０から開始し、書換え情報として書換え回数（ｉ）を取得する処理２０４１を経て、処理２０４１で取得した書換え回数（ｉ）が第１の設定値Ｎ未満であり且つ高速書込みモード信号が有効であるかの判断２０４２に進む。
ここで、高速書込みモード信号は、高速書込みを必要とする書換え時に有効“Ｈ”とされ、書換えがメモリセルのしきい値を初期状態にする消去を伴っても構わない場合に無効“Ｌ”に設定される信号である。
判断２０４２の第１の設定値Ｎは設定可能なリファレンスレベル数に関連して設定される。
判断２０４２において、取得した書換え回数（ｉ）が第１の設定値Ｎ未満であり且つ高速書込みモード信号端子が有効であると判断した場合は、書換え情報記憶領域に書換え回数情報として書換え回数（ｉ）を書込む処理２０４４へ進む。このとき書き込まれる回数情報は、処理２０４１で取得された回数情報に例えば１を加算したものであり、処理２０４１で取得された書換え回数が（ｉ）の場合、（ｉ＋１)となる。
判断２０４２において、取得した書換え回数（ｉ）が第１の設定値Ｎ未満でない又は、高速書込みモード信号端子が無効であると判断した場合は、処理２０４１で取得した書換え回数情報が第２の設定値（Ｎ−ｐ）未満であるかの判断２０４３に進む。
判断２０４３の設定値（Ｎ−ｐ）は設定可能なリファレンスレベル数と第１の設定値Ｎに関連して設定される。
判断２０４３において、書換え情報として取得した書換え回数（ｉ）が第２の設定値（Ｎ−ｐ）未満であると判断した場合は、書換え情報記憶領域に書換え回数情報を書込む処理２０４４へ進む。
判断２０４３において、書換え情報として取得した書換え回数（ｉ）が第２の設定値（Ｎ−ｐ）未満でないと判断した場合は、データ記憶領域及び書換え情報記憶領域を初期状態とする消去を実施する処理２０４５へ進む。
処理２０４５は、フラッシュメモリにおける消去動作であり、消去パルス印加、消去ベリファイや、消去動作の前に全状態を同一、例えばＡＬＬ“０”の状態とする消去前書込みなどの動作も包含する処理となる。
また、本実施形態の場合、処理２０４５により書換え情報記憶領域についても消去されるため、処理２０４５終了時には書換え情報記憶領域は初期化され、例えば書換え回数情報は書換え回数（ｉ）として１回と設定される。
処理２０４１から処理２０４４又は処理２０４５までの範囲２０５０が、本発明における書換え時の消去動作のステップ範囲となる。
処理２０４４又は処理２０４５終了後はともに、書換え情報として書換え回数（ｉ）を取得する処理２０４６へ進む。処理２０４６では、処理２０４４又は処理２０４５にて情報変更された書換え回数（ｉ）を取得する。即ち、前記の例であれば処理２０４４を経由時は（ｉ）＝（ｉ＋１)、処理２０４５経由時は（ｉ＝１)である。
処理２０４６の終了後、書換え情報として取得した書換え回数情報から読み出し用リファレンスレベルを決定する処理２０４７へ進む。処理２０４７は複数の読み出し用リファレンスレベルから書換え回数情報と対応したリファレンスレベルを選択する処理である。
処理２０４７の終了後、決定したリファレンスレベルをもとにデータ記憶領域に新たなデータを書込む処理２０４８に進む。
処理２０４８は書込みパルス印加、書込みベリファイなどの動作も包含する処理となる。
その後、終了端子２０４９へ進み一連の書換え方法フローが終了する。
このように、判断２０４２の規定値Ｎと同数の選択可能な読み出しリファレンスレベルを備え、書換え回数（ｉ）により読出しリファレンスレベルを選択することにより、書換えに伴うメモリセルのしきい値を初期状態とする消去動作の回数を削減することができ、信頼性の向上、書換え速度の高速化を実現することができる。
また、データ書換え時に高速書込みモード信号が有効と設定されている場合には、処理２０４５の、メモリセルのしきい値を初期状態に設定する消去動作を経由することが無く、また、第１の規定値をＮ、第２の規定値を（Ｎ−ｐ）とすることにより、仕様上規定されたｐ回であるが、所望の時にデータの高速書換えが実現できる。
次に、図２２を使って前記の本発明の第７の実施形態におけるフラッシュメモリの書換えフローによるメモリアレイの遷移を説明する。
図２２の（ａ）〜（ｆ）は、フラッシュメモリのメモリセルＶｔの分布を示す図であり、横軸はメモリセルＶｔ、縦軸はメモリセル数を示している。図２２の（ａ）〜（ｆ）において、２０６１、２０６２、２０６３、２０６６、２０６７、２０６８、２０６９、２０７２、２０７３、２０７４、２０７５、２０７６、２０７７、２０８０はメモリセルＶｔ設定領域、２０６４、２０７０、２０７８、は前記第１の論理値、２０６５、２０７１、２０７９は前記第２の論理値、ＲＥＦ１、ＲＥＦ２〜ＲＥＦＮ−１、ＲＥＦＮは読み出し用リファレンスレベルを示す。
図２２（ａ）は第１のデータ状態である初期状態であり、書換え情報記憶領域には（ｉ＝１)が記録され、読み出し用リファレンスレベルはＲＥＦ１が選択され、例えばデータはＡＬＬ“１”と判定されるとする。
この状態は図２２の処理２０４５を終了した時点であるので、続いて行うデータ書込みの説明をする。
書換え情報として書換え回数（ｉ）を取得すると（ｉ＝１)が取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦ１に決定される。決定したリファレンスレベルＲＥＦ１をもとにデータ記憶領域に書込みを行うと、図２２（ｂ）の状態、すなわち第２のデータ状態となる。第１、第２の論理値２０６４、２０６５は各々“１”、“０”と判定される。
第１の規定値をＮ、第２の規定値をＮ−１とすると、高速書込みモード信号が無効な場合、図２２（ｃ）の状態はリファレンスレベルＲ（Ｎ−１）が選択されており、第１、第２の論理値２０７０、２０７１が各々“１”、“０”と判定される最も高いデータ状態である。
この図２２（ｃ）の状態からの高速書込みモード信号が無効な場合での書換えは次の通りとなる。書換え情報として書換え回数（ｉ）を取得すると、（ｉ）＝Ｎ−１が取得される。高速書込みモード信号端子が無効であり且つ（ｉ）はＮ未満ではないので、データ記憶領域及び書換え情報記憶領域を消去する。この時に消去動作の前に全てのメモリセルをＡＬＬ“０”の状態とする消去前書込みを行い、図２２（ｄ）の状態を経て、図２２（ａ）の状態となる。書換え情報記憶領域に（ｉ＝１)を書込み、本発明の消去動作を完了する。以後のデータ書込みは前述の通りである。
この図２２（ｃ）の状態からの高速書込みモード信号が有効な場合での書換えは次の通りとなる。書換え情報として書換え回数（ｉ）を取得すると、（ｉ）＝Ｎ−１が取得される。高速書込みモード信号が有効であり、（ｉ）はＮ未満であるので、書換え情報記憶領域に（ｉ）＝Ｎを書込み、本発明の消去動作を完了する。続いて、書換え情報として書換え回数（ｉ）を取得すると（ｉ）＝Ｎが取得され、書換え回数情報から読み出し用リファレンスレベルがＲＥＦＮに決定される。決定したリファレンスレベルＲＥＦＮをもとにデータ記憶領域に書込みを行うと、図２２（ｅ）の状態すなわち第２のデータ状態となる。第１、第２の論理値である２０７８と２０７９は各々“１”、“０”と判定される。
図２２（ｅ）の状態からの書換えにおいては、書換え情報として書換え回数（ｉ）を取得すると、（ｉ）＝Ｎが取得され、（ｉ）はＮ未満で無く、Ｎ−１未満でもないのでので、データ記憶領域及び書換え情報記憶領域を消去する。この時に消去動作の前に全てのメモリセルをＡＬＬ“０”の状態とする消去前書込みを行い、図２２（ｆ）の状態を経て、図２２（ａ）の状態となる。書換え情報記憶領域が（ｉ＝１)に設定され、本発明の消去動作を完了する。以後のデータ書込みは前述の通りである。
このように、メモリセルのしきい値を初期状態に設定する消去動作を、選択可能な読み出し用リファレンスレベル数の最上位の値よりも少ない時点での書換え動作実行時に行うよう設定することにより、選択可能な読み出しリファレンスレベルに予備を確保することができ、所望の書換え動作実行時に、メモリセルのしきい値変更を伴う消去動作を実行することなしに、高速なデータ書換えを実現できることが可能となる。
以上、本発明の実施形態に関して、不揮発性記憶装置としてメモリセルのしきい値を記憶情報とするフラッシュメモリを例に説明を行ってきたが、メモリセルの抵抗値を記憶情報とするＭＲＡＭやＲｅＲＡＭ、その他の不揮発性記憶装置においても本発明を適用することにより同様の効果を得ることができるのは言うまでもない。
また、読み出し用リファレンスレベルを例に説明を行ってきたが、読み出し用基準電流値においても同様の効果を得ることができるのは言うまでもない。更に、書込み状態を論理０、消去状態を論理１として説明を行ってきたが、逆の場合においても同様の効果を得ることができるのは言うまでもない。
以上説明したように、本発明は、データ保持特性の劣化を抑制しつつ、高速読み出し、高速書換えに対応しており、フラッシュメモリなどの不揮発性メモリとして有用である。
１００ フラッシュメモリ
１０２ メモリセルアレイ
１０４ データ領域
１０６ 書換え情報記憶領域
１０８ カラムスイッチ
１１０ ローデコーダ
１１２ カラムデコーダ
１１４ アドレスバッファ
１１６ 読出し回路（第１の読出し回路）
１１８ リファレンスレベル発生回路
１２０ リファレンスレベル切り換え回路
（読み出し用リファレンスレベル選択手段）
１２２ 書込み／消去回路
１２４ 出力バッファ
１２６ 入力バッファ
１２８ 書換え情報保持回路（書換え情報保持手段）
１３０ 制御回路
１３２ 電圧発生回路
２００、２０２、２０４、２０６ レジスタ
２０８、２１０、２１２ リファレンス用メモリセル
２１４、２１６、２１８ トランジスタ（スイッチ）
４００ フラッシュメモリ
４０２ カラムスイッチ
４０４ 読出し回路
５００ フラッシュメモリ
５０２ 読出しブロック
６００、６０２、６０４ 読出し回路
６０６、６０８、６１０ トランジスタ
７００ モードでコーダ
７０２ タイミング信号発生回路
７０４ タイミング制御回路
７０６ ＲＹ／ＢＹ信号制御回路
１００１ 論理１のメモリセルＶｔの分布
１００２ 論理０のメモリセルＶｔの分布
１００３ 読み出し用リファレンスレベル
１００４ 書込み用ベリファイレベル
１００５ 消去用ベリファイレベル
１００６ 論理０のメモリセルＶｔの分布
１００７ 論理１のメモリセルＶｔの分布
１３０１ メモリセルアレイ
１３０２ セクタステータスレジスタ
１３０３ リファレンスレベル発生回路
１３０４ レジスタ制御回路
１３０５ アドレスバッファ
１３０６ ローデコーダ
１３０７ カラムデコーダ
１３０８ カラムセレクター
１３０９ センスアンプ及びライトアンプ
１３１０ （Ｉ）／Ｏバッファ
１３１１ 制御回路
１４０１ 制御信号ＳＲ（１０）を判定する処理
１４０２ リファレンスレベルをセットする処理
１４０３ セットされたリファレンスレベルまで書込む処理
１４０４ 書込みベリファイをする処理
１４０５ 選択セクタを消去する処理
１４０６ レジスタをリセットする処理
１４０７ セットされたリファレンスレベルまで書込む処理
１４０８ 書込みベリファイをする処理
１５０１ メモリ
１５０２ プロセッサ
１８０１ 開始端子
１８０２ 不揮発性メモリから第１の消去単位の
書き換え回数情報を取得する処理
１８０３ 不揮発性メモリから取得した第１の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０４ 第１の消去単位への消去コマンドを出力する処理
１８０５ 第１の消去単位への書き込みコマンドを出力する処理
１８０６ 不揮発性メモリから第２の消去単位の
書き換え回数情報を取得する処理
１８０７ 不揮発性メモリから取得した第２の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０８ 第２の消去単位への消去コマンドを出力する処理
１８０９ 第２の消去単位への書き込みコマンドを出力する処理
１８１０ 終了端子
２００１ 開始端子
２００２、２００６ 書換え情報記憶領域から書換え回数情報を取得する処理
２００３ 書換え回数情報が設定値Ｎ未満であるかを判断する処理
２００４ 書換え情報記憶領域に書換え回数情報を書込む処理
２００５ 消去を実施する処理
２００７ 読み出し用リファレンスレベルを決定する処理
２００８ 新たなデータを書込む処理
２００９ 終了端子
２０１０ データ記憶領域のデータ消去動作の範囲
２０１１ データ記憶領域のデータ書込みの範囲
２０２１、２０２２、２０２３、２０２６、
２０２７、２０２８、２０３１、２０３２、
２０３３、２０３４、２０３７ メモリセルＶｔの分布
２０２４、２０２９、２０３５ 第１の論理値
２０２５、２０３０、２０３６ 第２の論理値
２０４０ 開始端子
２０４１、２０４６ 書換え情報記憶領域から書換え回数情報を取得する処理
２０４２ 書換え回数情報が第１の設定値Ｎ未満かつ
高速書込みモード信号端子が有効であるかを判断する処理
２０４３ 書換え回数情報が第２の設定値Ｎ−ｐ未満であるかを判断する処理
２０４４ 書換え情報記憶領域に書換え回数情報を書込む処理
２０４５ 消去を実施する処理
２０４７ 読み出し用リファレンスレベルを決定する処理
２０４８ 新たなデータを書込む処理
２０４９ 終了端子
２０５０ データ記憶領域のデータ消去動作の範囲
２０５１ データ記憶領域のデータ書込みの範囲
２０６１、２０６２、２０６３、２０６６、
２０６７、２０６８、２０６９、２０７２、
２０７３、２０７４、２０７５、２０７６、
２０７７、２０８０ メモリセルＶｔの分布
２０６４、２０７０、２０７８ 第１の論理値
２０６５、２０７１、２０７９ 第２の論理値
ＲＥＦ１〜ＲＥＦＮ 読み出し用リファレンスレベル
（読み出し用リファレンス信号）
１０２ メモリセルアレイ
１０４ データ領域
１０６ 書換え情報記憶領域
１０８ カラムスイッチ
１１０ ローデコーダ
１１２ カラムデコーダ
１１４ アドレスバッファ
１１６ 読出し回路（第１の読出し回路）
１１８ リファレンスレベル発生回路
１２０ リファレンスレベル切り換え回路
（読み出し用リファレンスレベル選択手段）
１２２ 書込み／消去回路
１２４ 出力バッファ
１２６ 入力バッファ
１２８ 書換え情報保持回路（書換え情報保持手段）
１３０ 制御回路
１３２ 電圧発生回路
２００、２０２、２０４、２０６ レジスタ
２０８、２１０、２１２ リファレンス用メモリセル
２１４、２１６、２１８ トランジスタ（スイッチ）
４００ フラッシュメモリ
４０２ カラムスイッチ
４０４ 読出し回路
５００ フラッシュメモリ
５０２ 読出しブロック
６００、６０２、６０４ 読出し回路
６０６、６０８、６１０ トランジスタ
７００ モードでコーダ
７０２ タイミング信号発生回路
７０４ タイミング制御回路
７０６ ＲＹ／ＢＹ信号制御回路
１００１ 論理１のメモリセルＶｔの分布
１００２ 論理０のメモリセルＶｔの分布
１００３ 読み出し用リファレンスレベル
１００４ 書込み用ベリファイレベル
１００５ 消去用ベリファイレベル
１００６ 論理０のメモリセルＶｔの分布
１００７ 論理１のメモリセルＶｔの分布
１３０１ メモリセルアレイ
１３０２ セクタステータスレジスタ
１３０３ リファレンスレベル発生回路
１３０４ レジスタ制御回路
１３０５ アドレスバッファ
１３０６ ローデコーダ
１３０７ カラムデコーダ
１３０８ カラムセレクター
１３０９ センスアンプ及びライトアンプ
１３１０ （Ｉ）／Ｏバッファ
１３１１ 制御回路
１４０１ 制御信号ＳＲ（１０）を判定する処理
１４０２ リファレンスレベルをセットする処理
１４０３ セットされたリファレンスレベルまで書込む処理
１４０４ 書込みベリファイをする処理
１４０５ 選択セクタを消去する処理
１４０６ レジスタをリセットする処理
１４０７ セットされたリファレンスレベルまで書込む処理
１４０８ 書込みベリファイをする処理
１５０１ メモリ
１５０２ プロセッサ
１８０１ 開始端子
１８０２ 不揮発性メモリから第１の消去単位の
書き換え回数情報を取得する処理
１８０３ 不揮発性メモリから取得した第１の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０４ 第１の消去単位への消去コマンドを出力する処理
１８０５ 第１の消去単位への書き込みコマンドを出力する処理
１８０６ 不揮発性メモリから第２の消去単位の
書き換え回数情報を取得する処理
１８０７ 不揮発性メモリから取得した第２の消去単位の
書き換え回数情報が設定値Ｎ未満であるかを判断する処理
１８０８ 第２の消去単位への消去コマンドを出力する処理
１８０９ 第２の消去単位への書き込みコマンドを出力する処理
１８１０ 終了端子
２００１ 開始端子
２００２、２００６ 書換え情報記憶領域から書換え回数情報を取得する処理
２００３ 書換え回数情報が設定値Ｎ未満であるかを判断する処理
２００４ 書換え情報記憶領域に書換え回数情報を書込む処理
２００５ 消去を実施する処理
２００７ 読み出し用リファレンスレベルを決定する処理
２００８ 新たなデータを書込む処理
２００９ 終了端子
２０１０ データ記憶領域のデータ消去動作の範囲
２０１１ データ記憶領域のデータ書込みの範囲
２０２１、２０２２、２０２３、２０２６、
２０２７、２０２８、２０３１、２０３２、
２０３３、２０３４、２０３７ メモリセルＶｔの分布
２０２４、２０２９、２０３５ 第１の論理値
２０２５、２０３０、２０３６ 第２の論理値
２０４０ 開始端子
２０４１、２０４６ 書換え情報記憶領域から書換え回数情報を取得する処理
２０４２ 書換え回数情報が第１の設定値Ｎ未満かつ
高速書込みモード信号端子が有効であるかを判断する処理
２０４３ 書換え回数情報が第２の設定値Ｎ−ｐ未満であるかを判断する処理
２０４４ 書換え情報記憶領域に書換え回数情報を書込む処理
２０４５ 消去を実施する処理
２０４７ 読み出し用リファレンスレベルを決定する処理
２０４８ 新たなデータを書込む処理
２０４９ 終了端子
２０５０ データ記憶領域のデータ消去動作の範囲
２０５１ データ記憶領域のデータ書込みの範囲
２０６１、２０６２、２０６３、２０６６、
２０６７、２０６８、２０６９、２０７２、
２０７３、２０７４、２０７５、２０７６、
２０７７、２０８０ メモリセルＶｔの分布
２０６４、２０７０、２０７８ 第１の論理値
２０６５、２０７１、２０７９ 第２の論理値
ＲＥＦ１〜ＲＥＦＮ 読み出し用リファレンスレベル
（読み出し用リファレンス信号）
Claims (26)
- 複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、
前記メモリセルアレイのメモリセル記憶状態を判定するための読出し回路と、
前記書き換え情報記憶領域からの読み出しデータを格納する書き換え情報保持手段とを備えると共に、
第１の記憶状態を第１の論理値、第２の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するための第１の読み出し用リファレンス信号と、
前記第１の記憶状態及び前記第２の記憶状態を第１の論理値、第３の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するための第２の読み出し用リファレンス信号とを有し、
更に、前記書き換え情報保持手段の出力により前記第１の読み出し用リファレンス信号又は前記第２の読み出し用リファレンス信号の何れか一方を選択して前記第１の読出し回路に与える読み出し用リファレンス信号選択手段とを備える
ことを特徴とする不揮発性半導体記憶装置。 - 複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、
前記データ記憶領域のメモリセル記憶状態を判定するための第１の読出し回路とを備えると共に、
第１の記憶状態を第１の論理値、第２の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するための第１の読み出し用リファレンス信号と、
前記第１の記憶状態及び前記第２の記憶状態を第１の論理値、第３の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するための第２の読み出し用リファレンス信号とを有し、
更に、前記書き換え情報記憶領域の状態を判定するための第２の読出し回路と、
前記第２の読出し回路の出力により前記第１の読み出し用リファレンス信号又は前記第２の読み出し用リファレンス信号の何れか一方を選択して前記第１の読出し回路に与える読み出し用リファレンス信号選択手段とを備える
ことを特徴とする不揮発性半導体記憶装置。 - 複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、
前記データ記憶領域のメモリセル記憶状態を判定するための第１及び第２の読出し回路と、
前記書き換え情報記憶領域からの読み出しデータを格納する書き換え情報保持手段とを備えると共に、
第１の記憶状態を第１の論理値、第２の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するため前記第１の読出し回路へ与えられる第１の読み出し用リファレンス信号と、
前記第１の記憶状態及び前記第２の記憶状態を第１の論理値、第３の記憶状態を第２の論理値として記憶する前記データ記憶領域のメモリセル記憶状態を判定するため前記第２の読出し回路へ与えられる第２の読み出し用リファレンス信号とを有し、
更に、前記書き換え情報保持手段の出力により前記第１の読出し回路の出力又は前記第２の読出し回路の出力の何れか一方を選択して前記データ記憶領域のメモリセル読み出しデータを出力する
ことを特徴とする不揮発性半導体記憶装置。 - 前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、
前記第１の状態が消去レベル状態、前記第２の状態が第１の書き込みレベル状態であり、
前記第３の状態が前記第１の書き込みレベルとは異なる第２の書き込みレベル状態である
ことを特徴とする不揮発性半導体記憶装置。 - 前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、
前記第１の論理値が論理１、前記第２の論理値が論理０である
ことを特徴とする不揮発性半導体記憶装置。 - 前記請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、
前記第１の論理値が論理０、前記第２の論理値が論理１である
ことを特徴とする不揮発性半導体記憶装置。 - 請求項１、２及び３の何れか１項に記載の不揮発性半導体記憶装置において、
前記書き換え情報保持手段は、前記書き換え情報記憶領域からの読み出しデータを記憶するレジスタより成る
ことを特徴とする不揮発性半導体記憶装置。 - 前記請求項１に記載の不揮発性半導体記憶装置において、
前記読み出し用リファレンス信号選択手段は、前記書き換え情報保持手段の出力により制御されるスイッチにより成る
ことを特徴とする不揮発性半導体記憶装置。 - 前記請求項２に記載の不揮発性半導体記憶装置において、
前記読み出し用リファレンス信号選択手段は、前記第２の読出し回路の出力により制御されるスイッチにより成る
ことを特徴とする不揮発性半導体記憶装置。 - 前記請求項３に記載の不揮発性半導体記憶装置は、更に、
前記書き換え情報保持手段の出力により前記第１の読出し回路の出力又は前記第２の読出し回路の出力の何れか一方を選択する選択手段を備える
ことを特徴とする不揮発性半導体記憶装置。 - 複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、
前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路と、
前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、
データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、
前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、
内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備えると共に、
前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンス信号を有し、
更に、前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段を備え、
前記制御コマンド信号として消去コマンドを受け取ると、前記読み出し用リファレンス信号を選択的に切り換え、
前記状態信号を制御コマンド受付可能状態として出力する
ことを特徴とする不揮発性半導体記憶装置。 - 複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイを備えると共に、
前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンス信号を有し、
更に、前記データ記憶領域のメモリセル記憶状態を判定するため前記複数の読み出し用リファレンス信号が入力される複数の読出し回路と、
前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、
データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、
前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、
内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備え、
前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、
前記状態信号を制御コマンド受付可能状態として出力する
ことを特徴とする不揮発性半導体記憶装置。 - 不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムであって、
前記不揮発性半導体記憶装置は、
複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、
前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路と、
前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、
データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、
前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、
内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備えると共に、
前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンス信号を有し、
更に、前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段を備え、
前記制御コマンド信号として消去コマンドを受け取ると、前記読み出し用リファレンス信号を選択的に切り換え、
前記状態信号を制御コマンド受付可能状態として出力するものであり、
前記プロセッサは、
前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、
データの入出力、及び前記制御コマンド信号を出力するための信号端子と、
前記状態信号を入力するための信号端子とが接続され、
更に、前記プロセッサは、前記不揮発性半導体記憶装置に対して前記消去コマンドを出力し、前記不揮発性半導体記憶装置の前記状態信号を読み取り、前記不揮発性半導体記憶装置の消去動作が終了したかどうかを判定する
ことを特徴とする信号処理システム。 - 不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムであって、
前記不揮発性半導体記憶装置は、
複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイを備えると共に、
前記データ記憶領域のメモリセル記憶状態を読み出すための複数の読み出し用リファレンス信号を有し、
更に、前記データ記憶領域のメモリセル記憶状態を判定するため前記複数の読み出し用リファレンス信号が入力される複数の読出し回路と、
前記データ記憶領域のメモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、
データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、
前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、
内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備え、
前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、
前記状態信号を制御コマンド受付可能状態として出力するものであり、
前記プロセッサは、
前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、
データの入出力、及び前記制御コマンド信号を出力するための信号端子と、
前記状態信号を入力するための信号端子が接続され、
更に、前記プロセッサは、前記不揮発性半導体記憶装置に対して前記消去コマンドを出力し、前記不揮発性半導体記憶装置の前記状態信号を読み取り、前記不揮発性半導体記憶装置の消去動作が終了したかどうかを判定する
ことを特徴とする信号処理システム。 - 前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、
前記メモリセルの複数の記憶状態は、複数のしきい値である
ことを特徴とする不揮発性半導体記憶装置又は信号処理システム。 - 前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、
前記メモリセルの複数の記憶状態は、複数の抵抗値である
ことを特徴とする不揮発性半導体記憶装置又は信号処理システム。 - 前記請求項１〜３及び１１〜１４の何れか１項に記載の不揮発性半導体記憶装置又は信号処理システムにおいて、
前記読み出し用リファレンス信号は、読み出し用基準電流値である
ことを特徴とする不揮発性半導体記憶装置又は信号処理システム。 - 前記請求項１３又は１４に記載の信号処理システムにおいて、
前記状態信号は、動作中又は制御コマンド受付可能として特定信号端子に出力されるレディー/ビジー信号である
ことを特徴とする信号処理システム。 - 前記請求項１３又は１４に記載の信号処理システムにおいて、
前記状態信号は、動作中又は動作完了を表す信号としてデータ端子に出力されるデータポーリング信号である
ことを特徴とする信号処理システム。 - 不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムの制御方法であって、
前記不揮発性半導体記憶装置は、
複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備え、複数の消去単位に分割されたメモリセルアレイと、
前記メモリセルの状態を判定するための読出し回路と、
前記メモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、
データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、
前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、
内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子とを備えると共に、
前記メモリセルの記憶データを読み出すための複数の読み出し用リファレンス信号を有し、
更に、前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段を備え、
前記プロセッサは、
前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、
データの入出力、及び前記制御コマンド信号を出力するための信号端子と、
前記状態信号を入力するための信号端子が接続され、
前記不揮発性半導体記憶装置は、前記制御コマンド信号として前記消去コマンドを受け取ると、前記読み出し用リファレンス信号を選択的に切り換え、前記状態信号を制御コマンド受付可能状態として出力し、
前記プロセッサは、前記不揮発性半導体記憶装置から第１の消去単位の書き換え情報を読み取り、消去コマンド出力時に前記第１の消去単位のメモリセルの記憶状態を変更する必要があるとき、前記第１の消去単位とは異なる第２の消去単位に対する消去コマンドを出力する
ことを特徴とする信号処理システムの制御方法。 - 不揮発性半導体記憶装置と、プロセッサとを備えた信号処理システムの制御方法であって、
前記不揮発性半導体記憶装置は、
複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備え、複数の消去単位に分割されたメモリセルアレイを備え、
前記メモリセルの記憶データを読み出すための複数の読み出し用リファレンス信号を有し、
更に、前記メモリセルの状態を判定するため前記複数の読み出し用リファレンス信号が入力される複数の読出し回路と、
前記メモリセルを特定するためのアドレス信号、及び動作タイミングを制御するための制御信号を入力するための信号端子と、
データの入出力、及び動作モードを設定するための制御コマンド信号を入力するための信号端子と、
前記制御コマンド信号を入力し、内部の動作を制御するための制御回路と、
内部動作状態が動作中又は制御コマンド受付可能状態かを表す状態信号を出力するための信号端子と、
前記複数の読み出し用リファレンス信号を選択的に前記読出し回路へ与える読み出し用リファレンス信号選択手段とを備え、
前記プロセッサは、
前記不揮発性半導体記憶装置の前記アドレス信号、及び前記制御信号を出力するための信号端子と、
データの入出力、及び前記制御コマンド信号を出力するための信号端子と、
前記状態信号を入力するための信号端子とが接続され、
前記不揮発性半導体記憶装置は、前記制御コマンド信号として消去コマンドを受け取ると、前記複数の読出し回路を選択的に切り換えて出力し、前記状態信号を制御コマンド受付可能状態として出力し、
前記プロセッサは、前記不揮発性半導体記憶装置から第１の消去単位の書き換え情報を読み取り、消去コマンド出力時に前記第１の消去単位のメモリセルの記憶状態を変更する必要があるとき、前記第１の消去単位とは異なる第２の消去単位に対する消去コマンドを出力する
ことを特徴とする信号処理システムの制御方法。 - 前記請求項２０又は２１に記載の信号処理システムの制御方法において、
前記プロセッサは、
前記第２の消去単位に対する書き込みコマンドを出力後、
前記不揮発性半導体記憶装置の前記状態信号を読み取り、制御コマンド受付可能状態であれば、前記第１の消去単位を初期状態まで消去する
ことを特徴とする信号処理システムの制御方法。 - 前記請求項２０又は２１に記載の信号処理システムの制御方法において、
前記複数の消去単位は、互いに異なるＮ個(Ｎ≧２)の消去単位であって、
前記プロセッサは、前記書き込みコマンドの出力に対し、Ｎ個の消去単位のうちの何れかの消去単位に対する書き込みコマンドを出力する
ことを特徴とする信号処理システムの制御方法。 - 複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、
前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路とを備えると共に、
複数の読み出し用リファレンス信号を有し、
前記複数の読み出し用リファレンス信号を用いて読み出しを行う不揮発性半導体記憶装置の書き換え方法であって、
前記データ記憶領域に第１の論理値又は第２の論理値が書き込みされた第１のデータ状態からの書き換え動作は、
前記書き換え情報記憶領域の情報が規定値未満の回数の時は、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の書き込み用リファレンス信号を選択し、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、
前記書き換え情報記憶領域の情報が前記規定値の時は、前記データ記憶領域及び前記書き換え情報記憶領域を消去し、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、
前記規定値は、選択可能な前記複数の読み出し用リファレンス信号数と関連付けられて設定される
ことを特徴とする不揮発性半導体記憶装置の書き換え方法。 - 複数の記憶状態が設定可能な複数のメモリセルからなるデータ記憶領域と書き換え情報を記憶する書き換え情報記憶領域を備えるメモリセルアレイと、
高速書き換えモード信号端子と、
前記データ記憶領域のメモリセル記憶状態を判定するための読出し回路とを備えると共に、
複数の読み出し用リファレンス信号を有し、
前記複数の読み出し用リファレンス信号を用いて読み出しを行う不揮発性半導体記憶装置の書き換え方法であって、
前記データ記憶領域に第１の論理値又は第２の論理値が書き込みされた第１のデータ状態からの書き換え動作は、
前記書き換え情報記憶領域の情報が第１の設定値未満で且つ前記高速書き込みモード信号端子が有効な時、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、
前記書き換え情報記憶領域の情報が第１の設定値未満でない、又は、前記高速書き込みモード信号端子が無効な場合に、
前記書き換え情報記憶領域の情報が第２の設定値未満の時は、前記書き換え情報記憶領域に１回を加算した書き換え情報を書き込み、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、
前記書き換え情報記憶領域の情報が第２の設定値の時は、前記データ記憶領域及び前記書き換え情報記憶領域を消去し、前記書き換え情報記憶領域に記憶された書き換え回数をもとに、前記複数の読み出し用リファレンス信号から読み出し用リファレンス信号を選択し、選択した前記読み出し用リファレンス信号を基準に、前記第１のデータ状態とは異なる第２のデータ状態に書き込みし、
前記第1の規定値及び前記第２の規定値は選択可能な前記複数の読み出し用リファレンス信号数と関連付けられて、前記第1の規定値は前記第２の規定値よりも大きな値を設定される
ことを特徴とする不揮発性半導体記憶装置の書き換え方法。 - 前記請求項２４又は２５に記載の不揮発性半導体記憶装置の書き換え方法において、
前記読み出し用リファレンス信号は、互いに異なる２以上の整数Ｍ個の読み出し用リファレンス信号であって、
前記読み出し用リファレンス信号の選択は、Ｍ個の読み出し用リファレンス信号から特定の読み出し用リファレンス信号を選択し、
データ状態は、互いに異なる２以上の整数Ｍ個のデータ状態が存在し、
前記書き込み動作は、Ｍ個のデータ状態のうちの何れかのデータ状態に書き込みする
ことを特徴とする不揮発性半導体記憶装置の書き換え方法。
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